JPH1041480A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH1041480A JPH1041480A JP9113763A JP11376397A JPH1041480A JP H1041480 A JPH1041480 A JP H1041480A JP 9113763 A JP9113763 A JP 9113763A JP 11376397 A JP11376397 A JP 11376397A JP H1041480 A JPH1041480 A JP H1041480A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000012535 impurity Substances 0.000 claims abstract description 108
- 230000002093 peripheral effect Effects 0.000 claims abstract description 50
- 239000002019 doping agent Substances 0.000 claims abstract description 15
- 229910052785 arsenic Inorganic materials 0.000 claims description 25
- 229910052698 phosphorus Inorganic materials 0.000 claims description 23
- 239000011574 phosphorus Substances 0.000 claims description 23
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 22
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 19
- 125000006850 spacer group Chemical group 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 230000002265 prevention Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- -1 for example Substances 0.000 description 9
- 230000007547 defect Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 漏れ電流の防止、パンチスルーマージンの増
加及び電流駆動能力の増加を達成できる半導体メモリ装
置及びその製造方法を提供する。 【解決手段】 トランジスタ構造を有する半導体メモリ
装置は、セルアレー領域、コア領域及び周辺回路領域で
相異なるように形成される。すなわち、セルアレー領域
のトランジスタのソース／ドレインは低濃度の不純物領
域１０６、コア領域のトランジスタのソース／ドレイン
は同一のドープ剤で形成された高濃度の不純物領域１１
２と低濃度の不純物領域１０８、周辺回路領域のトラン
ジスタのソース／ドレイン領域は相異なるドープ剤で形
成された高濃度の不純物領域１１２と低濃度の不純物領
域１０６からなる。特に、コア領域のトランジスタの低
濃度の不純物領域１０８を形成するドープ剤は、周辺回
路領域のトランジスタの低濃度の不純物領域１０６を形
成するドープ剤より拡散度が低い。
加及び電流駆動能力の増加を達成できる半導体メモリ装
置及びその製造方法を提供する。 【解決手段】 トランジスタ構造を有する半導体メモリ
装置は、セルアレー領域、コア領域及び周辺回路領域で
相異なるように形成される。すなわち、セルアレー領域
のトランジスタのソース／ドレインは低濃度の不純物領
域１０６、コア領域のトランジスタのソース／ドレイン
は同一のドープ剤で形成された高濃度の不純物領域１１
２と低濃度の不純物領域１０８、周辺回路領域のトラン
ジスタのソース／ドレイン領域は相異なるドープ剤で形
成された高濃度の不純物領域１１２と低濃度の不純物領
域１０６からなる。特に、コア領域のトランジスタの低
濃度の不純物領域１０８を形成するドープ剤は、周辺回
路領域のトランジスタの低濃度の不純物領域１０６を形
成するドープ剤より拡散度が低い。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロ電子工学に
係り、特に半導体メモリ装置及びその製造方法に関す
る。
係り、特に半導体メモリ装置及びその製造方法に関す
る。
【０００２】
【従来の技術】ＤＲＡＭ素子においては、メモリセルに
貯蔵された情報電荷が時間の経過と共に各種の経路を通
して消失する。したがって、周期的に情報を再生させる
リフレッシュ動作が必要である。このようなリフレッシ
ュ動作の間隔となるリフレッシュタイムの減少は、キャ
パシタの容量を増加させることにより電荷量を増加させ
るか、蓄積している電荷量を消失しないように素子の特
性を改善させることにより解決できる。
貯蔵された情報電荷が時間の経過と共に各種の経路を通
して消失する。したがって、周期的に情報を再生させる
リフレッシュ動作が必要である。このようなリフレッシ
ュ動作の間隔となるリフレッシュタイムの減少は、キャ
パシタの容量を増加させることにより電荷量を増加させ
るか、蓄積している電荷量を消失しないように素子の特
性を改善させることにより解決できる。
【０００３】図１は消失する電荷量を最小化するために
形成した従来の半導体メモリ装置の断面図である。図１
を参照すれば、半導体基板１０の上に形成された素子分
離膜１２によりセルアレー領域、コア領域及び周辺回路
領域がそれぞれ限定されている。セルアレー領域にはデ
ータを貯蔵する複数のメモリセルがマトリックス状に配
列されており、コア領域にはデータを感知するためのセ
ンス増幅器及びデコーダなどが配列されており、周辺回
路領域にはセルアレー領域のメモリセルを駆動させるた
めの回路が配列されている。
形成した従来の半導体メモリ装置の断面図である。図１
を参照すれば、半導体基板１０の上に形成された素子分
離膜１２によりセルアレー領域、コア領域及び周辺回路
領域がそれぞれ限定されている。セルアレー領域にはデ
ータを貯蔵する複数のメモリセルがマトリックス状に配
列されており、コア領域にはデータを感知するためのセ
ンス増幅器及びデコーダなどが配列されており、周辺回
路領域にはセルアレー領域のメモリセルを駆動させるた
めの回路が配列されている。
【０００４】セルアレー領域には、低濃度の不純物領域
１６からなるソース／ドレイン領域とゲート電極１４か
らなるトランジスタが形成されており、ゲート電極１４
には絶縁膜１８が形成されている。コア領域及び周辺回
路領域には、低濃度の不純物領域１６と高濃度の不純物
領域２０からなるＬＤＤ（Lightly Doped Drain ）又は
ＤＤＤ（Double Diffused Drain ）構造のソース／ドレ
イン領域とゲート電極１４からなるトランジスタが形成
されており、ゲート電極１４の側壁にはスペーサ１８ａ
が形成されている。
１６からなるソース／ドレイン領域とゲート電極１４か
らなるトランジスタが形成されており、ゲート電極１４
には絶縁膜１８が形成されている。コア領域及び周辺回
路領域には、低濃度の不純物領域１６と高濃度の不純物
領域２０からなるＬＤＤ（Lightly Doped Drain ）又は
ＤＤＤ（Double Diffused Drain ）構造のソース／ドレ
イン領域とゲート電極１４からなるトランジスタが形成
されており、ゲート電極１４の側壁にはスペーサ１８ａ
が形成されている。
【０００５】図１に示したように、セルアレー領域に形
成されたトランジスタのソース／ドレイン領域は、ＬＤ
Ｄ構造でなく、約１０13／cm2 の低いドーズでｎ型の不
純物、例えば、リンをイオン注入することにより形成さ
れた低濃度の不純物領域１６のみからなる。一方、コア
領域や周辺回路領域のトランジスタは、約１０13／cm2
のドーズでｎ型の不純物、例えば、リンをイオン注入す
ることにより形成された低濃度の不純物領域１６と、ゲ
ート電極の側壁にスペーサを形成した後、約１０15／cm
2 のドーズで再びｎ型の不純物をイオン注入することに
より形成された高濃度の不純物領域２０とから構成され
る二重構造（ＬＤＤ又はＤＤＤ構造）のソース／ドレイ
ン領域からなる。
成されたトランジスタのソース／ドレイン領域は、ＬＤ
Ｄ構造でなく、約１０13／cm2 の低いドーズでｎ型の不
純物、例えば、リンをイオン注入することにより形成さ
れた低濃度の不純物領域１６のみからなる。一方、コア
領域や周辺回路領域のトランジスタは、約１０13／cm2
のドーズでｎ型の不純物、例えば、リンをイオン注入す
ることにより形成された低濃度の不純物領域１６と、ゲ
ート電極の側壁にスペーサを形成した後、約１０15／cm
2 のドーズで再びｎ型の不純物をイオン注入することに
より形成された高濃度の不純物領域２０とから構成され
る二重構造（ＬＤＤ又はＤＤＤ構造）のソース／ドレイ
ン領域からなる。
【０００６】ところが、最近、素子のデザインルールが
０．２μｍ以下に縮小することにより、デザインルール
に直接影響を受けるコア領域に形成されるトランジスタ
のゲート電極の長さは引き続き小さくなるが、デザイン
ルールに直接影響を受けず、電流の駆動能力の増加がさ
らに重要な要素と考慮される周辺回路領域に形成される
トランジスタのゲート電極は一定の長さ以上を保持す
る。しかしながら、図１に示した従来の半導体メモリ装
置では、コア領域のゲート電極の長さが周辺回路領域の
長さより短く形成されているので、有効チャンネルの長
さは著しく短くなる。しかしながら、ソース／ドレイン
領域は周辺回路領域と同じく形成されている。したがっ
て、デザインルールが減少すると、周辺回路領域とは異
なり、コア領域では、有効チャンネルの長さが短くな
り、トランジスタのパンチスルーマージンが低減すると
いう問題がある。
０．２μｍ以下に縮小することにより、デザインルール
に直接影響を受けるコア領域に形成されるトランジスタ
のゲート電極の長さは引き続き小さくなるが、デザイン
ルールに直接影響を受けず、電流の駆動能力の増加がさ
らに重要な要素と考慮される周辺回路領域に形成される
トランジスタのゲート電極は一定の長さ以上を保持す
る。しかしながら、図１に示した従来の半導体メモリ装
置では、コア領域のゲート電極の長さが周辺回路領域の
長さより短く形成されているので、有効チャンネルの長
さは著しく短くなる。しかしながら、ソース／ドレイン
領域は周辺回路領域と同じく形成されている。したがっ
て、デザインルールが減少すると、周辺回路領域とは異
なり、コア領域では、有効チャンネルの長さが短くな
り、トランジスタのパンチスルーマージンが低減すると
いう問題がある。
【０００７】したがって、このようなパンチスルー特性
を改善させるためには、有効チャンネルの長さを増加さ
せる方法が求められる。トランジスタの構造も従来の方
式よりさらに細分化して変更させる必要がある。すなわ
ち、セルアレー領域のトランジスタを漏れ電流の発生を
防止するように形成しなければならない。セルのデザイ
ンルールに直接影響を受けるコア領域のトランジスタは
非常に短いゲートから構成されるので、有効チャンネル
の長さを最大としてパンチスルーを防止すると共に、電
流の駆動能力も向上させるように形成すべきである。周
辺回路領域のトランジスタは最小のデザインルールで形
成しなくてもよいため、パンチスルーの問題よりは純粋
な電流駆動能力を増加させるように形成する必要があ
る。
を改善させるためには、有効チャンネルの長さを増加さ
せる方法が求められる。トランジスタの構造も従来の方
式よりさらに細分化して変更させる必要がある。すなわ
ち、セルアレー領域のトランジスタを漏れ電流の発生を
防止するように形成しなければならない。セルのデザイ
ンルールに直接影響を受けるコア領域のトランジスタは
非常に短いゲートから構成されるので、有効チャンネル
の長さを最大としてパンチスルーを防止すると共に、電
流の駆動能力も向上させるように形成すべきである。周
辺回路領域のトランジスタは最小のデザインルールで形
成しなくてもよいため、パンチスルーの問題よりは純粋
な電流駆動能力を増加させるように形成する必要があ
る。
【０００８】
【発明が解決しようとする課題】本発明の目的は、セル
アレー、コア領域及び周辺回路領域に形成されるトラン
ジスタの構造を相異なるように形成することにより、そ
れぞれの領域で求められる漏れ電流の防止、パンチスル
ーマージンの増加及び電流駆動能力の増加を達成できる
半導体メモリ装置を提供することにある。
アレー、コア領域及び周辺回路領域に形成されるトラン
ジスタの構造を相異なるように形成することにより、そ
れぞれの領域で求められる漏れ電流の防止、パンチスル
ーマージンの増加及び電流駆動能力の増加を達成できる
半導体メモリ装置を提供することにある。
【０００９】本発明の他の目的は、前記半導体メモリ装
置の製造に好適な半導体メモリ装置の製造方法を提供す
ることにある。
置の製造に好適な半導体メモリ装置の製造方法を提供す
ることにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に本発明は、相異なる構造の第１スイッチング素子、第
２スイッチング素子及び第３スイッチング素子を含む。
この際、前記第１スイッチング素子は、データを貯蔵す
る複数のセルが配列されるセルアレー領域に形成され、
ソース／ドレイン領域が低濃度の不純物領域のみからな
る。前記第２スイッチング素子は、前記データを感知す
るための回路が配列されるコア領域に形成され、ソース
／ドレイン領域が同一のドープ剤で形成された高濃度の
不純物領域と低濃度の不純物領域からなる。前記第３ス
イッチング素子は、前記複数のセルを駆動させるための
回路が配列される周辺回路領域に形成され、ソース／ド
レイン領域が相異なるドープ剤で形成された高濃度の不
純物領域と低濃度の不純物領域からなる。
に本発明は、相異なる構造の第１スイッチング素子、第
２スイッチング素子及び第３スイッチング素子を含む。
この際、前記第１スイッチング素子は、データを貯蔵す
る複数のセルが配列されるセルアレー領域に形成され、
ソース／ドレイン領域が低濃度の不純物領域のみからな
る。前記第２スイッチング素子は、前記データを感知す
るための回路が配列されるコア領域に形成され、ソース
／ドレイン領域が同一のドープ剤で形成された高濃度の
不純物領域と低濃度の不純物領域からなる。前記第３ス
イッチング素子は、前記複数のセルを駆動させるための
回路が配列される周辺回路領域に形成され、ソース／ド
レイン領域が相異なるドープ剤で形成された高濃度の不
純物領域と低濃度の不純物領域からなる。
【００１１】本発明の半導体メモリ装置において、前記
コア領域のトランジスタの低い濃度の不純物領域を形成
するドープ剤は、周辺回路領域のトランジスタの低濃度
の不純物領域を形成するドープ剤よりも低い拡散度を有
する。前記第１スイッチング素子の不純物領域はリンで
形成される。かつ、前記第２スイッチング素子の高濃度
と低濃度の不純物領域は砒素で形成される。前記第３ス
イッチング素子の高濃度の不純物領域は砒素で、低濃度
の不純物領域はリンで形成される。
コア領域のトランジスタの低い濃度の不純物領域を形成
するドープ剤は、周辺回路領域のトランジスタの低濃度
の不純物領域を形成するドープ剤よりも低い拡散度を有
する。前記第１スイッチング素子の不純物領域はリンで
形成される。かつ、前記第２スイッチング素子の高濃度
と低濃度の不純物領域は砒素で形成される。前記第３ス
イッチング素子の高濃度の不純物領域は砒素で、低濃度
の不純物領域はリンで形成される。
【００１２】前記他の目的を達成するために本発明によ
る半導体メモリ装置の製造方法によれば、素子分離領域
を形成してデータを貯蔵する複数のセルが配列されるセ
ルアレー領域、前記データを感知するための回路が配列
されるコア領域及び前記複数のセルを駆動させるための
回路が配列される周辺回路領域をそれぞれ分離した後、
前記半導体の基板上にゲート絶縁膜及び導電膜を積層し
てから順次に食刻してゲート電極を形成する。次いで、
写真工程により前記セルアレー領域及び周辺回路領域を
オープンさせ、第１不純物をイオン注入することによ
り、前記セルアレー領域及び周辺回路領域に第１不純物
領域を形成する。次に、写真工程により前記コア領域を
オープンさせ、第２不純物をイオン注入することによ
り、前記コア領域に第２不純物領域を形成する。その
後、前段階の結果物の全面に絶縁膜を蒸着し、これを異
方性食刻することにより、前記ゲート電極の側壁にスペ
ーサを形成した後、写真工程により前記コア領域及び周
辺回路領域をオープンさせ、第３不純物をイオン注入す
ることにより、前記コア領域及び周辺回路領域に前記第
２不純物領域よりも高い不純物の濃度を有する第３不純
物領域を形成する。
る半導体メモリ装置の製造方法によれば、素子分離領域
を形成してデータを貯蔵する複数のセルが配列されるセ
ルアレー領域、前記データを感知するための回路が配列
されるコア領域及び前記複数のセルを駆動させるための
回路が配列される周辺回路領域をそれぞれ分離した後、
前記半導体の基板上にゲート絶縁膜及び導電膜を積層し
てから順次に食刻してゲート電極を形成する。次いで、
写真工程により前記セルアレー領域及び周辺回路領域を
オープンさせ、第１不純物をイオン注入することによ
り、前記セルアレー領域及び周辺回路領域に第１不純物
領域を形成する。次に、写真工程により前記コア領域を
オープンさせ、第２不純物をイオン注入することによ
り、前記コア領域に第２不純物領域を形成する。その
後、前段階の結果物の全面に絶縁膜を蒸着し、これを異
方性食刻することにより、前記ゲート電極の側壁にスペ
ーサを形成した後、写真工程により前記コア領域及び周
辺回路領域をオープンさせ、第３不純物をイオン注入す
ることにより、前記コア領域及び周辺回路領域に前記第
２不純物領域よりも高い不純物の濃度を有する第３不純
物領域を形成する。
【００１３】本発明において、前記第１不純物領域はリ
ンから構成され、その濃度は１０17〜１０19cm-3であ
り、前記第２不純物領域は砒素から構成され、その濃度
は１０ 17〜１０19cm-3であり、前記第３不純物領域は砒
素から構成され、その濃度は１０18〜１０21cm-3であ
る。さらに、前記第２不純物領域が形成された結果物の
全面に絶縁膜を蒸着した後、写真工程により前記コア領
域及び周辺回路領域に形成された絶縁膜を露出させる。
次に、前記露出された絶縁膜を異方性食刻して前記コア
領域及び周辺回路領域に形成されたゲート電極の側壁に
スペーサを形成する。
ンから構成され、その濃度は１０17〜１０19cm-3であ
り、前記第２不純物領域は砒素から構成され、その濃度
は１０ 17〜１０19cm-3であり、前記第３不純物領域は砒
素から構成され、その濃度は１０18〜１０21cm-3であ
る。さらに、前記第２不純物領域が形成された結果物の
全面に絶縁膜を蒸着した後、写真工程により前記コア領
域及び周辺回路領域に形成された絶縁膜を露出させる。
次に、前記露出された絶縁膜を異方性食刻して前記コア
領域及び周辺回路領域に形成されたゲート電極の側壁に
スペーサを形成する。
【００１４】本発明によれば、セルアレー領域、コア領
域及び周辺回路領域を構成するトランジスタを相異なる
構造で形成することにより、各領域で求められる素子の
特性を最適化させうる。すなわち、セルアレー領域のト
ランジスタのソース／ドレイン領域は低濃度のリン不純
物のみで形成されるため、結晶欠陥の発生が最小とな
り、漏れ電流の発生を防ぐことができる。コア領域のト
ランジスタのｎ- ソース／ドレイン領域は拡散度がリン
より低い砒素で形成されるため、ソース／ドレインの側
面拡散による有効チャンネルの長さの減少を最小として
パンチスルーのマージンを増加させることができる。か
つ、周辺回路領域のトランジスタのソース／ドレインは
リンから構成されたｎ- ソース／ドレイン領域と砒素か
ら構成されたｎ+ ソース／ドレイン領域のＬＤＤ又はＤ
ＤＤ構造で形成されるため、電流の駆動能力を最適化さ
せうる。
域及び周辺回路領域を構成するトランジスタを相異なる
構造で形成することにより、各領域で求められる素子の
特性を最適化させうる。すなわち、セルアレー領域のト
ランジスタのソース／ドレイン領域は低濃度のリン不純
物のみで形成されるため、結晶欠陥の発生が最小とな
り、漏れ電流の発生を防ぐことができる。コア領域のト
ランジスタのｎ- ソース／ドレイン領域は拡散度がリン
より低い砒素で形成されるため、ソース／ドレインの側
面拡散による有効チャンネルの長さの減少を最小として
パンチスルーのマージンを増加させることができる。か
つ、周辺回路領域のトランジスタのソース／ドレインは
リンから構成されたｎ- ソース／ドレイン領域と砒素か
ら構成されたｎ+ ソース／ドレイン領域のＬＤＤ又はＤ
ＤＤ構造で形成されるため、電流の駆動能力を最適化さ
せうる。
【００１５】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳しく説明する。本発明は以下で開示
される実施例に限るものでなく、相異なる様々な形態で
具現される。ただし、本実施例は本発明の開示が完全に
なるようにし、通常の知識を持つ者により発明の範囲を
完全に知らせるために提供される。添付図面において
は、各種の膜と領域の厚さは明瞭性のために強調してい
る。かつ、ある一つの膜が他の膜又は基板の上に存在す
るとするとき、他の膜又は基板の真上に存在するか、層
間膜が存在することもある。トランジスタは広い意味で
スイッチング素子と言える。
明の実施の形態を詳しく説明する。本発明は以下で開示
される実施例に限るものでなく、相異なる様々な形態で
具現される。ただし、本実施例は本発明の開示が完全に
なるようにし、通常の知識を持つ者により発明の範囲を
完全に知らせるために提供される。添付図面において
は、各種の膜と領域の厚さは明瞭性のために強調してい
る。かつ、ある一つの膜が他の膜又は基板の上に存在す
るとするとき、他の膜又は基板の真上に存在するか、層
間膜が存在することもある。トランジスタは広い意味で
スイッチング素子と言える。
【００１６】図２は本発明の第１実施例による半導体メ
モリ装置の構造を示す断面図である。図３は図２に示し
たセルアレー領域のトランジスタを、図４はコア領域の
トランジスタを、図５は周辺回路領域のトランジスタを
示す拡大断面図である。図２を参照すれば、半導体基板
１００に形成されたトレンチ型の素子分離酸化膜１０２
によりセルアレー領域、コア領域及び周辺回路領域の活
性領域がそれぞれ定義されている。それぞれの活性領域
内にはソース／ドレイン用の不純物領域１０６，１０
８，１１２が、活性領域にはゲート絶縁膜１０３、ゲー
ト電極１０４及びキャッピング膜１０５が形成されてい
る。セルアレー領域、コア領域及び周辺回路領域に形成
されたゲート電極１０４の側面にはスペーサ１１０ａが
形成されている。
モリ装置の構造を示す断面図である。図３は図２に示し
たセルアレー領域のトランジスタを、図４はコア領域の
トランジスタを、図５は周辺回路領域のトランジスタを
示す拡大断面図である。図２を参照すれば、半導体基板
１００に形成されたトレンチ型の素子分離酸化膜１０２
によりセルアレー領域、コア領域及び周辺回路領域の活
性領域がそれぞれ定義されている。それぞれの活性領域
内にはソース／ドレイン用の不純物領域１０６，１０
８，１１２が、活性領域にはゲート絶縁膜１０３、ゲー
ト電極１０４及びキャッピング膜１０５が形成されてい
る。セルアレー領域、コア領域及び周辺回路領域に形成
されたゲート電極１０４の側面にはスペーサ１１０ａが
形成されている。
【００１７】図３を参照すれば、セルアレー領域のトラ
ンジスタは低濃度のｎ- 不純物領域１０６のみからなる
ソース／ドレイン領域で構成される。このようにソース
／ドレイン領域が低濃度のｎ- 不純物領域１０６のみで
形成されると、基板１００内に微量の結晶欠陥のみが存
在する。したがって、漏れ電流の増加を防ぐことによ
り、リフレッシュ特性を最大とする。ｎ- 不純物領域１
０６はリンイオンで構成されることが望ましく、リンイ
オンの濃度は１０17〜１０19cm-3程度のものが望まし
い。
ンジスタは低濃度のｎ- 不純物領域１０６のみからなる
ソース／ドレイン領域で構成される。このようにソース
／ドレイン領域が低濃度のｎ- 不純物領域１０６のみで
形成されると、基板１００内に微量の結晶欠陥のみが存
在する。したがって、漏れ電流の増加を防ぐことによ
り、リフレッシュ特性を最大とする。ｎ- 不純物領域１
０６はリンイオンで構成されることが望ましく、リンイ
オンの濃度は１０17〜１０19cm-3程度のものが望まし
い。
【００１８】図４を参照すれば、コア領域のトランジス
タは低濃度のｎ- 不純物領域１０８がチャンネルを向け
て高濃度のｎ+ 不純物領域１１２より拡張されたＬＤＤ
構造で形成されている。本実施例では、ソース／ドレイ
ン領域をＬＤＤ構造としたが、低濃度のｎ- 不純物領域
１０８が高濃度のｎ+ 不純物領域１１２を取り囲むＤＤ
Ｄ構造で形成することもできる。
タは低濃度のｎ- 不純物領域１０８がチャンネルを向け
て高濃度のｎ+ 不純物領域１１２より拡張されたＬＤＤ
構造で形成されている。本実施例では、ソース／ドレイ
ン領域をＬＤＤ構造としたが、低濃度のｎ- 不純物領域
１０８が高濃度のｎ+ 不純物領域１１２を取り囲むＤＤ
Ｄ構造で形成することもできる。
【００１９】この際、低濃度のｎ- 不純物領域１０８は
１０17〜１０19cm-3の濃度を有する砒素イオンから構成
され、高濃度のｎ+ 不純物領域１１２は１０18〜１０21
cm-3の濃度を有する砒素イオンから構成される。図５を
参照すれば、周辺回路領域のトランジスタはコア領域の
トランジスタのようにＬＤＤ構造で形成されているが、
コア領域のトランジスタのゲート電極よりゲート電極が
長く、低濃度のｎ- 不純物領域１０６は１０17〜１０19
cm-3の濃度を有するリンイオンから構成され、高濃度の
ｎ+ 不純物領域１１２は１０18〜１０21cm-3の濃度を有
する砒素イオンから構成される。
１０17〜１０19cm-3の濃度を有する砒素イオンから構成
され、高濃度のｎ+ 不純物領域１１２は１０18〜１０21
cm-3の濃度を有する砒素イオンから構成される。図５を
参照すれば、周辺回路領域のトランジスタはコア領域の
トランジスタのようにＬＤＤ構造で形成されているが、
コア領域のトランジスタのゲート電極よりゲート電極が
長く、低濃度のｎ- 不純物領域１０６は１０17〜１０19
cm-3の濃度を有するリンイオンから構成され、高濃度の
ｎ+ 不純物領域１１２は１０18〜１０21cm-3の濃度を有
する砒素イオンから構成される。
【００２０】すなわち、コア領域トランジスタのｎ- 不
純物領域１０８を構成する不純物は、周辺回路領域のｎ
- 不純物領域１０６より拡散度の低い不純物から構成さ
れる。言い換えれば、周辺回路領域のｎ- 不純物領域１
０６はリンイオンから構成されるが、コア領域のトラン
ジスタのｎ- 不純物領域１０８はリンより拡散度の低い
砒素で形成される。したがって、コア領域のトランジス
タのソース／ドレイン領域はＬＤＤ又はＤＤＤ構造で形
成されるため、電流の駆動能力を向上させると共に、ｎ
- 不純物領域１０６は拡散度の低い不純物で形成される
ため、不純物イオンの側面拡散による有効チャンネルの
長さの減少を最小とすることができる。したがって、最
小のデザインルールに応じてゲートの長さを周辺回路部
のものより短く形成しても、パンチスルーを防ぐことが
できる。
純物領域１０８を構成する不純物は、周辺回路領域のｎ
- 不純物領域１０６より拡散度の低い不純物から構成さ
れる。言い換えれば、周辺回路領域のｎ- 不純物領域１
０６はリンイオンから構成されるが、コア領域のトラン
ジスタのｎ- 不純物領域１０８はリンより拡散度の低い
砒素で形成される。したがって、コア領域のトランジス
タのソース／ドレイン領域はＬＤＤ又はＤＤＤ構造で形
成されるため、電流の駆動能力を向上させると共に、ｎ
- 不純物領域１０６は拡散度の低い不純物で形成される
ため、不純物イオンの側面拡散による有効チャンネルの
長さの減少を最小とすることができる。したがって、最
小のデザインルールに応じてゲートの長さを周辺回路部
のものより短く形成しても、パンチスルーを防ぐことが
できる。
【００２１】図６〜図８は、本発明の第１実施例による
半導体メモリ装置の製造方法を説明するための断面図で
ある。図６を参照すれば、第１導電型、例えばｐ型の半
導体基板１００の上に通常の素子分離工程、例えば浅い
トレンチ素子分離工程を通して素子分離領域１０２を形
成することにより、活性領域と非活性領域を区分する。
次いで、素子分離領域１０２が形成された基板の全面に
ゲート絶縁膜１０３、ゲート電極用の導電膜及び絶縁膜
を順次に形成する。次に、絶縁膜及び導電膜をパタニン
グしてゲートキャッピング層１０５及びゲート電極１０
４を形成する。ゲート電極１０４は単一の多結晶シリコ
ン構造又は多結晶シリコンの上に高融点の金属シリサイ
ドが積層されているポリサイド構造のうち、いずれか一
つで形成される。その後、ゲート電極１０４及びゲート
キャッピング層１０５が形成された結果物の全面にフォ
トレジストを塗布した後、写真工程により前記フォトレ
ジストを食刻してセルアレー領域と周辺回路領域を露出
させる第１フォトレジストパターン１０７を形成する。
第１フォトレジストパターン１０７をマスクとして用い
て第１導電型の不純物をイオン注入することにより、セ
ルアレー領域及び周辺回路領域に１０17〜１０19cm-3の
濃度を有するリン不純物からなるｎ- 型の第１不純物領
域１０６を形成する。
半導体メモリ装置の製造方法を説明するための断面図で
ある。図６を参照すれば、第１導電型、例えばｐ型の半
導体基板１００の上に通常の素子分離工程、例えば浅い
トレンチ素子分離工程を通して素子分離領域１０２を形
成することにより、活性領域と非活性領域を区分する。
次いで、素子分離領域１０２が形成された基板の全面に
ゲート絶縁膜１０３、ゲート電極用の導電膜及び絶縁膜
を順次に形成する。次に、絶縁膜及び導電膜をパタニン
グしてゲートキャッピング層１０５及びゲート電極１０
４を形成する。ゲート電極１０４は単一の多結晶シリコ
ン構造又は多結晶シリコンの上に高融点の金属シリサイ
ドが積層されているポリサイド構造のうち、いずれか一
つで形成される。その後、ゲート電極１０４及びゲート
キャッピング層１０５が形成された結果物の全面にフォ
トレジストを塗布した後、写真工程により前記フォトレ
ジストを食刻してセルアレー領域と周辺回路領域を露出
させる第１フォトレジストパターン１０７を形成する。
第１フォトレジストパターン１０７をマスクとして用い
て第１導電型の不純物をイオン注入することにより、セ
ルアレー領域及び周辺回路領域に１０17〜１０19cm-3の
濃度を有するリン不純物からなるｎ- 型の第１不純物領
域１０６を形成する。
【００２２】図７を参照すれば、第１フォトレジストパ
ターン１０７を取り除いた後、再び結果物の全面にフォ
トレジストを塗布する。写真工程により前記フォトレジ
ストを食刻してコア領域を露出させる第２フォトレジス
トパターン１０９を形成する。第２フォトレジストパタ
ーン１０９をマスクとして用いて第１導電型の不純物、
例えばｎ型の砒素不純物をイオン注入することにより、
コア領域に１０17〜１０19cm-3の濃度を有する砒素不純
物からなるｎ- 型の第２不純物領域１０８を形成する。
ターン１０７を取り除いた後、再び結果物の全面にフォ
トレジストを塗布する。写真工程により前記フォトレジ
ストを食刻してコア領域を露出させる第２フォトレジス
トパターン１０９を形成する。第２フォトレジストパタ
ーン１０９をマスクとして用いて第１導電型の不純物、
例えばｎ型の砒素不純物をイオン注入することにより、
コア領域に１０17〜１０19cm-3の濃度を有する砒素不純
物からなるｎ- 型の第２不純物領域１０８を形成する。
【００２３】図８を参照すれば、第２フォトレジストパ
ターン１０９を取り除いた後、結果物の全面に、例えば
シリコン窒化物やシリコン酸化物を蒸着してスペーサ用
の絶縁膜１１０を形成する。次いで、その絶縁膜１１０
を異方性食刻してゲート電極１０４の側壁にスペーサ１
１０ａを形成する。次に、結果物の全面にフォトレジス
トを塗布し、これを食刻してコア領域及び周辺回路領域
を露出させる第３フォトレジストパターン１１１を形成
する。前記第３フォトレジストパターン１１１をマスク
として用いて第１導電型の不純物、例えばｎ型の砒素不
純物をイオン注入することにより、前記コア領域及び周
辺回路領域に１０18〜１０21cm-3の濃度を有するｎ+ 型
の第３不純物領域１１２を形成する。
ターン１０９を取り除いた後、結果物の全面に、例えば
シリコン窒化物やシリコン酸化物を蒸着してスペーサ用
の絶縁膜１１０を形成する。次いで、その絶縁膜１１０
を異方性食刻してゲート電極１０４の側壁にスペーサ１
１０ａを形成する。次に、結果物の全面にフォトレジス
トを塗布し、これを食刻してコア領域及び周辺回路領域
を露出させる第３フォトレジストパターン１１１を形成
する。前記第３フォトレジストパターン１１１をマスク
として用いて第１導電型の不純物、例えばｎ型の砒素不
純物をイオン注入することにより、前記コア領域及び周
辺回路領域に１０18〜１０21cm-3の濃度を有するｎ+ 型
の第３不純物領域１１２を形成する。
【００２４】すなわち、図６〜図８に示した製造方法に
よれば、セルアレー領域を構成するトランジスタは、リ
ン不純物から構成されるｎ- ソース／ドレイン領域のみ
で形成される。コア領域を構成するトランジスタは、砒
素不純物から構成されるｎ-ソース／ドレイン領域と砒
素不純物から構成されるｎ+ ソース／ドレイン領域で形
成される。かつ、周辺回路を構成するトランジスタは、
リン不純物から構成されるｎ- ソース／ドレイン領域と
砒素不純物から構成されるｎ+ ソース／ドレイン領域で
形成される。したがって、セルアレー領域を構成するト
ランジスタは、漏れ電流の増加を防止することにより、
リフレッシュの特性を最大とすることができ、周辺回路
領域及びコア領域のトランジスタのソース／ドレイン領
域はＬＤＤ又はＤＤＤ構造で形成されているので、電流
の駆動能力を向上させうる。かつ、コア領域のｎ- 不純
物領域１０８は周辺回路領域のｎ- 不純物領域１０６よ
りも拡散度の低い不純物で形成されるので、不純物イオ
ンの側面拡散による有効チャンネルの長さの減少を最小
とすることができる。したがって、最小のデザインルー
ルに応じてゲートの長さを周辺回路領域のものより短く
形成しても、パンチスルーを防止できる。
よれば、セルアレー領域を構成するトランジスタは、リ
ン不純物から構成されるｎ- ソース／ドレイン領域のみ
で形成される。コア領域を構成するトランジスタは、砒
素不純物から構成されるｎ-ソース／ドレイン領域と砒
素不純物から構成されるｎ+ ソース／ドレイン領域で形
成される。かつ、周辺回路を構成するトランジスタは、
リン不純物から構成されるｎ- ソース／ドレイン領域と
砒素不純物から構成されるｎ+ ソース／ドレイン領域で
形成される。したがって、セルアレー領域を構成するト
ランジスタは、漏れ電流の増加を防止することにより、
リフレッシュの特性を最大とすることができ、周辺回路
領域及びコア領域のトランジスタのソース／ドレイン領
域はＬＤＤ又はＤＤＤ構造で形成されているので、電流
の駆動能力を向上させうる。かつ、コア領域のｎ- 不純
物領域１０８は周辺回路領域のｎ- 不純物領域１０６よ
りも拡散度の低い不純物で形成されるので、不純物イオ
ンの側面拡散による有効チャンネルの長さの減少を最小
とすることができる。したがって、最小のデザインルー
ルに応じてゲートの長さを周辺回路領域のものより短く
形成しても、パンチスルーを防止できる。
【００２５】図９は、本発明の第２実施例による半導体
メモリ装置の製造方法を説明するための断面図である。
第２実施例による製造方法は、第２不純物領域１０８の
形成工程までは第１実施例と同様である。ただし、第２
実施例はスペーサの形成段階及びスペーサの形態におい
て第１実施例と異なる。第２実施例では、スペーサ用の
絶縁膜１１０を形成した後、セルアレー領域のみを覆う
第３フォトレジストパターン１１１を形成する。次い
で、第３フォトレジストパターン１１１を食刻マスクと
して用いて絶縁膜１１０を異方性食刻することにより、
コア領域及び周辺回路領域のゲート電極１０４及びキャ
ッピング絶縁膜１０５の側壁にのみスペーサ１１０ａを
形成し、セルアレー領域には絶縁膜をそのまま残す。し
かしながら、第１実施例では、絶縁膜１１０の全体を異
方性食刻することにより、図８に示したように、全領域
にかけてスペーサ１１０ａを形成する。その他の後続く
工程は第１実施例と同様に行われる。このように第３フ
ォトレジストパターン１１１でセルアレー領域を覆った
後、絶縁膜１１０を異方性食刻してスペーサを形成する
ことにより、セルアレー領域に発生する基板の損傷を最
小として漏れ電流の発生を防ぐことができる。
メモリ装置の製造方法を説明するための断面図である。
第２実施例による製造方法は、第２不純物領域１０８の
形成工程までは第１実施例と同様である。ただし、第２
実施例はスペーサの形成段階及びスペーサの形態におい
て第１実施例と異なる。第２実施例では、スペーサ用の
絶縁膜１１０を形成した後、セルアレー領域のみを覆う
第３フォトレジストパターン１１１を形成する。次い
で、第３フォトレジストパターン１１１を食刻マスクと
して用いて絶縁膜１１０を異方性食刻することにより、
コア領域及び周辺回路領域のゲート電極１０４及びキャ
ッピング絶縁膜１０５の側壁にのみスペーサ１１０ａを
形成し、セルアレー領域には絶縁膜をそのまま残す。し
かしながら、第１実施例では、絶縁膜１１０の全体を異
方性食刻することにより、図８に示したように、全領域
にかけてスペーサ１１０ａを形成する。その他の後続く
工程は第１実施例と同様に行われる。このように第３フ
ォトレジストパターン１１１でセルアレー領域を覆った
後、絶縁膜１１０を異方性食刻してスペーサを形成する
ことにより、セルアレー領域に発生する基板の損傷を最
小として漏れ電流の発生を防ぐことができる。
【００２６】
【発明の効果】したがって、上述したように、本発明に
よれば、次のような効果が得られる。第一に、ソース／
ドレイン領域が高濃度の砒素不純物で形成されれば、基
板に結晶の欠陥が誘発される。特に、熱酸化工程又はイ
オン注入のような後続く工程時、その欠陥が深化して接
合漏れ電流をもたらす。したがって、本発明のメモリ装
置では、セルアレー領域のソース／ドレイン領域は低濃
度（１０17〜１０19cm -3）のリン不純物のみで形成され
るため、結晶欠陥の発生が最小となり、漏れ電流の発生
を防ぐことができる。
よれば、次のような効果が得られる。第一に、ソース／
ドレイン領域が高濃度の砒素不純物で形成されれば、基
板に結晶の欠陥が誘発される。特に、熱酸化工程又はイ
オン注入のような後続く工程時、その欠陥が深化して接
合漏れ電流をもたらす。したがって、本発明のメモリ装
置では、セルアレー領域のソース／ドレイン領域は低濃
度（１０17〜１０19cm -3）のリン不純物のみで形成され
るため、結晶欠陥の発生が最小となり、漏れ電流の発生
を防ぐことができる。
【００２７】第二に、デザインルールに直接影響を受け
るコア回路領域のトランジスタにおいては、パンチスル
ーの改善が強く求められるため、拡散度がリンより低い
砒素を用いてｎ- ソース／ドレイン領域を形成する。し
たがって、ソース／ドレインの側面拡散による有効チャ
ンネルの長さの減少を最小としてパンチスルーマージン
を増加させうる。
るコア回路領域のトランジスタにおいては、パンチスル
ーの改善が強く求められるため、拡散度がリンより低い
砒素を用いてｎ- ソース／ドレイン領域を形成する。し
たがって、ソース／ドレインの側面拡散による有効チャ
ンネルの長さの減少を最小としてパンチスルーマージン
を増加させうる。
【００２８】第三に、周辺回路領域を従来の方法のよう
に、リンから構成されるｎ- ソース／ドレイン領域と砒
素から構成されるｎ+ ソース／ドレイン領域のＬＤＤ又
はＤＤＤ構造で形成することにより、電流の駆動能力を
最適化させる。本発明は前記実施例に限るものでなく、
多くの変形が本発明の技術的な思想内で当分野の通常の
知識を持つ者により可能なのは明らかである。
に、リンから構成されるｎ- ソース／ドレイン領域と砒
素から構成されるｎ+ ソース／ドレイン領域のＬＤＤ又
はＤＤＤ構造で形成することにより、電流の駆動能力を
最適化させる。本発明は前記実施例に限るものでなく、
多くの変形が本発明の技術的な思想内で当分野の通常の
知識を持つ者により可能なのは明らかである。
【図１】従来の半導体メモリ装置の断面図である。
【図２】本発明の第１実施例による半導体メモリ装置の
断面図である。
断面図である。
【図３】図２のセルアレー領域のトランジスタの拡大断
面図である。
面図である。
【図４】コア領域のトランジスタの拡大断面図である。
【図５】周辺回路領域のトランジスタの拡大断面図であ
る。
る。
【図６】本発明の第１実施例による半導体メモリ装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図７】本発明の第１実施例による半導体メモリ装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図８】本発明の第１実施例による半導体メモリ装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図９】本発明の第２実施例による半導体メモリ装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
１００ 半導体基板 １０２ 素子分離酸化膜 １０３ ゲート絶縁膜 １０４ ゲート電極 １０５ キャッピング膜 １０６ 不純物領域 １０７ 第１フォトレジストパターン １０８ 不純物領域 １０９ 第２フォトレジストパターン １１０ 絶縁膜 １１０ａ スペーサ １１１ 第３フォトレジストパターン １１２ 不純物領域
Claims (11)
- 【請求項１】 データを貯蔵する複数のセルが配列され
るセルアレー領域に形成され、ソース／ドレイン領域が
低濃度の不純物領域のみからなる複数の第１スイッチン
グ素子と、 前記データを感知するための回路が配列されるコア領域
に形成され、ソース／ドレイン領域が同一のドープ剤で
形成された高濃度の不純物領域と低濃度の不純物領域か
らなる複数の第２スイッチング素子と、 前記複数のセルを駆動させるための回路が配列される周
辺回路領域に形成され、ソース／ドレイン領域が相異な
るドープ剤で形成された高濃度の不純物領域と低濃度の
不純物領域からなる複数の第３スイッチング素子とを含
むことを特徴とする半導体メモリ装置。 - 【請求項２】 前記第２スイッチング素子の低濃度の不
純物領域を形成するドープ剤は、前記第３スイッチング
素子の低濃度の不純物領域を形成するドープ剤よりも拡
散度が低いことを特徴とする請求項１に記載の半導体メ
モリ装置。 - 【請求項３】 前記第１スイッチング素子の不純物領域
はリンで形成されることを特徴とする請求項１に記載の
半導体メモリ装置。 - 【請求項４】 前記第２スイッチング素子の高濃度と低
濃度の不純物領域を形成するドープ剤は砒素であること
を特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項５】 前記第３スイッチング素子の高濃度の不
純物領域を形成するドープ剤は砒素であり、低濃度の不
純物領域を形成するドープ剤はリンであることを特徴と
する請求項１に記載の半導体メモリ装置。 - 【請求項６】 データを貯蔵する複数のセルが配列され
るセルアレー領域に形成され、ソース／ドレイン領域が
低濃度のリン領域のみからなる複数の第１スイッチング
素子と、 前記データを感知するための回路が配列されるコア領域
に形成され、ソース／ドレイン領域が高濃度の砒素領域
と低濃度の砒素領域からなる複数の第２スイッチング素
子と、 前記複数のセルを駆動させるための回路が配列される周
辺回路領域に形成され、ソース／ドレイン領域が高濃度
の砒素領域と低濃度のリン領域からなる複数の第３スイ
ッチング素子とを含むことを特徴とする半導体メモリ装
置。 - 【請求項７】 データを貯蔵する複数のセルが配列され
るセルアレー領域、前記データを感知するための回路が
配列されるコア領域及び前記複数のセルを駆動させるた
めの回路が配列される周辺回路領域をそれぞれ分離する
ための素子分離領域を半導体の基板上に形成する段階
と、 前記半導体の基板上にゲート絶縁膜及び導電膜を積層し
た後、順次に食刻してゲート電極を形成する段階と、 写真工程により前記セルアレー領域及び周辺回路領域を
オープンさせ、第１不純物をイオン注入することによ
り、前記セルアレー領域及び周辺回路領域に第１不純物
領域を形成する段階と、 写真工程により前記コア領域をオープンさせ、第２不純
物をイオン注入することにより、前記コア領域に第２不
純物領域を形成する段階と、 前段階の結果物の全面に絶縁膜を蒸着し、これを異方性
食刻することにより、前記ゲート電極の側壁にスペーサ
を形成する段階と、 写真工程により前記コア領域及び周辺回路領域をオープ
ンさせ、第３不純物をイオン注入することにより、前記
コア領域及び周辺回路領域に前記第２不純物領域よりも
高い不純物の濃度を有する第３不純物領域を形成する段
階とを備えることを特徴とする半導体メモリ装置の製造
方法。 - 【請求項８】 前記第１不純物領域はリンから構成さ
れ、その濃度は１０17〜１０19cm-3であることを特徴と
する請求項７に記載の半導体メモリ装置の製造方法。 - 【請求項９】 前記第２不純物領域は砒素から構成さ
れ、その濃度は１０17〜１０19cm-3であることを特徴と
する請求項７に記載の半導体メモリ装置の製造方法。 - 【請求項１０】 前記第３不純物領域は砒素から構成さ
れ、その濃度は１０ 18〜１０21cm-3であることを特徴と
する請求項７に記載の半導体メモリ装置の製造方法。 - 【請求項１１】 前記スペーサを形成する段階は、 前記第２不純物領域が形成された前記結果物の全面に絶
縁膜を蒸着する段階と、 写真工程により前記コア領域及び周辺回路領域に形成さ
れた絶縁膜を露出させる段階と、 露出された前記絶縁膜を異方性食刻して前記コア領域及
び周辺回路領域に形成されたゲート電極の側壁にスペー
サを形成する段階とからなることを特徴とする請求項７
に記載の半導体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P16252 | 1996-05-15 | ||
| KR1019960016252A KR100195209B1 (ko) | 1996-05-15 | 1996-05-15 | 반도체 메모리장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041480A true JPH1041480A (ja) | 1998-02-13 |
| JP3902831B2 JP3902831B2 (ja) | 2007-04-11 |
Family
ID=19458794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11376397A Expired - Fee Related JP3902831B2 (ja) | 1996-05-15 | 1997-05-01 | 半導体メモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5969395A (ja) |
| JP (1) | JP3902831B2 (ja) |
| KR (1) | KR100195209B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999033113A1 (de) * | 1997-12-18 | 1999-07-01 | Siemens Aktiengesellschaft | Halbleiterspeicher, herstellverfahren für den halbleiterspeicher und implantationsmaske |
| WO2001020666A1 (en) * | 1999-09-10 | 2001-03-22 | Koninklijke Philips Electronics N.V. | Integrated circuit |
| KR20020007848A (ko) * | 2000-07-19 | 2002-01-29 | 박종섭 | 반도체 소자 및 그의 제조 방법 |
| US6352891B1 (en) | 1998-05-27 | 2002-03-05 | Nec Corporation | Method of manufacturing semiconductor device in which hot carrier resistance can be improved and silicide layer can be formed with high reliability |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222254B1 (en) * | 1997-03-31 | 2001-04-24 | Intel Corporation | Thermal conducting trench in a semiconductor structure and method for forming the same |
| US7067406B2 (en) * | 1997-03-31 | 2006-06-27 | Intel Corporation | Thermal conducting trench in a semiconductor structure and method for forming the same |
| US6207491B1 (en) * | 1999-02-25 | 2001-03-27 | Vanguard International Semiconductor Corporation | Method for preventing silicon substrate loss in fabricating semiconductor device |
| KR100609557B1 (ko) * | 2000-06-30 | 2006-08-04 | 주식회사 하이닉스반도체 | 트랜지스터의 제조방법 |
| US20020123180A1 (en) * | 2001-03-01 | 2002-09-05 | Peter Rabkin | Transistor and memory cell with ultra-short gate feature and method of fabricating the same |
| US6312999B1 (en) * | 2001-03-29 | 2001-11-06 | Chartered Semiconductor Manufacturing Ltd. | Method for forming PLDD structure with minimized lateral dopant diffusion |
| JP2003124339A (ja) * | 2001-10-11 | 2003-04-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100467357B1 (ko) * | 2002-09-24 | 2005-01-24 | 삼성전자주식회사 | 모오스 트랜지스터 제조 방법 |
| US6716709B1 (en) * | 2002-12-31 | 2004-04-06 | Texas Instruments Incorporated | Transistors formed with grid or island implantation masks to form reduced diffusion-depth regions without additional masks and process steps |
| US6794254B1 (en) * | 2003-05-15 | 2004-09-21 | Taiwan Semiconductor Manufacturing Company | Embedded dual-port DRAM process |
| TWI312192B (en) * | 2006-09-18 | 2009-07-11 | Promos Technologies Inc | Semiconductor device and manufacture method thereof |
| US7948050B2 (en) | 2007-01-11 | 2011-05-24 | International Business Machines Corporation | Core-shell nanowire transistor |
| KR20140108982A (ko) * | 2013-03-04 | 2014-09-15 | 삼성전자주식회사 | 메모리 장치 및 그 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4878100A (en) * | 1988-01-19 | 1989-10-31 | Texas Instruments Incorporated | Triple-implanted drain in transistor made by oxide sidewall-spacer method |
| US5021851A (en) * | 1988-05-03 | 1991-06-04 | Texas Instruments Incorporated | NMOS source/drain doping with both P and As |
| KR930009131B1 (ko) * | 1991-04-24 | 1993-09-23 | 삼성전자 주식회사 | 초고집적 반도체 메모리장치의 제조방법 |
| US5324680A (en) * | 1991-05-22 | 1994-06-28 | Samsung Electronics, Co. Ltd. | Semiconductor memory device and the fabrication method thereof |
-
1996
- 1996-05-15 KR KR1019960016252A patent/KR100195209B1/ko not_active IP Right Cessation
-
1997
- 1997-05-01 JP JP11376397A patent/JP3902831B2/ja not_active Expired - Fee Related
- 1997-05-12 US US08/854,874 patent/US5969395A/en not_active Expired - Lifetime
-
1999
- 1999-01-19 US US09/233,412 patent/US6162672A/en not_active Expired - Lifetime
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| US6352891B1 (en) | 1998-05-27 | 2002-03-05 | Nec Corporation | Method of manufacturing semiconductor device in which hot carrier resistance can be improved and silicide layer can be formed with high reliability |
| WO2001020666A1 (en) * | 1999-09-10 | 2001-03-22 | Koninklijke Philips Electronics N.V. | Integrated circuit |
| KR20020007848A (ko) * | 2000-07-19 | 2002-01-29 | 박종섭 | 반도체 소자 및 그의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970077653A (ko) | 1997-12-12 |
| JP3902831B2 (ja) | 2007-04-11 |
| US5969395A (en) | 1999-10-19 |
| KR100195209B1 (ko) | 1999-06-15 |
| US6162672A (en) | 2000-12-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041001 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061117 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061211 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070105 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |