JP2000156419A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
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Abstract
(57)【要約】
【課題】 電界効果トランジスタの性能劣化を招くこと
なく、素子集積度を向上させる。 【解決手段】 短チャネル効果抑制用の不純物を半導体
基板１の主面に対して斜めに導入する場合に、互いに隣
接するゲート電極３に対して交差する方向から導入され
るその不純物が、そのゲート電極３、３の間には導入さ
れないようにそのゲート電極３、３を配置し、かつ、そ
のゲート電極３、３の間にＭＩＳＦＥＴのソース領域が
配置されるようにする。
なく、素子集積度を向上させる。 【解決手段】 短チャネル効果抑制用の不純物を半導体
基板１の主面に対して斜めに導入する場合に、互いに隣
接するゲート電極３に対して交差する方向から導入され
るその不純物が、そのゲート電極３、３の間には導入さ
れないようにそのゲート電極３、３を配置し、かつ、そ
のゲート電極３、３の間にＭＩＳＦＥＴのソース領域が
配置されるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置技術に関し、特に、半導体基板上
に電界効果トランジスタを設けている半導体装置の製造
方法および半導体装置技術に適用して有効な技術に関す
るものである。
方法および半導体装置技術に関し、特に、半導体基板上
に電界効果トランジスタを設けている半導体装置の製造
方法および半導体装置技術に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】電界効果トランジスタの集積度および駆
動能力を向上させるには、その寸法の縮小が有効である
ことから、近年は、その微細化が急速に進められている
が、その一方で、電源電圧は一定であるため素子内部の
電界強度が増大する結果、短チャネル効果等、素子特性
に悪影響を及ぼす問題が発生している。この短チャネル
効果は、チャネル長の縮小に伴いドレイン電圧の影響が
ゲート電極直下にも及ぶことにより、半導体基板表面の
ポテンシャルが引き下げられ、しきい値電圧の変動（低
下）や実行チャネル長の減少を招く等、種々の悪影響を
及ぼす現象である。この短チャネル効果がさらに著しく
なると、ドレイン電流をゲート電圧により制御できなく
なる、いわゆるパンチスルーが生じ、ソース・ドレイン
間のリーク電流が増大する問題が生じる。このパンチス
ルーは、例えばＤＲＡＭ（DynamicRandom Access Memor
y）の転送ゲートにおいて、記憶保持の劣化を引き起こ
すことが知られている。この問題を回避する技術として
は、例えば特開平５−１３６４０４号公報に記載があ
り、短チャネル効果を抑制すべく、電界効果トランジス
タのソース領域およびドレイン領域のチャネル側端部
に、チャネルの不純物と同一導電形の高不純物濃度の半
導体領域（以下、ポケット領域という）を設ける技術に
ついて開示されている。
動能力を向上させるには、その寸法の縮小が有効である
ことから、近年は、その微細化が急速に進められている
が、その一方で、電源電圧は一定であるため素子内部の
電界強度が増大する結果、短チャネル効果等、素子特性
に悪影響を及ぼす問題が発生している。この短チャネル
効果は、チャネル長の縮小に伴いドレイン電圧の影響が
ゲート電極直下にも及ぶことにより、半導体基板表面の
ポテンシャルが引き下げられ、しきい値電圧の変動（低
下）や実行チャネル長の減少を招く等、種々の悪影響を
及ぼす現象である。この短チャネル効果がさらに著しく
なると、ドレイン電流をゲート電圧により制御できなく
なる、いわゆるパンチスルーが生じ、ソース・ドレイン
間のリーク電流が増大する問題が生じる。このパンチス
ルーは、例えばＤＲＡＭ（DynamicRandom Access Memor
y）の転送ゲートにおいて、記憶保持の劣化を引き起こ
すことが知られている。この問題を回避する技術として
は、例えば特開平５−１３６４０４号公報に記載があ
り、短チャネル効果を抑制すべく、電界効果トランジス
タのソース領域およびドレイン領域のチャネル側端部
に、チャネルの不純物と同一導電形の高不純物濃度の半
導体領域（以下、ポケット領域という）を設ける技術に
ついて開示されている。
【０００３】
【発明が解決しようとする課題】上述のように、微細な
電界効果トランジスタの動作信頼性を確保するには一般
的にポケット領域を設けることが有効であるが、その構
造を採用することが、益々進められる高集積化やゲート
電極の構造の変化によって、素子や配線の高密度配置を
阻害するという課題があるこを本発明者は見出した。
電界効果トランジスタの動作信頼性を確保するには一般
的にポケット領域を設けることが有効であるが、その構
造を採用することが、益々進められる高集積化やゲート
電極の構造の変化によって、素子や配線の高密度配置を
阻害するという課題があるこを本発明者は見出した。
【０００４】すなわち、ポケット領域を設ける場合に隣
接素子の間隔があまり狭いと、その隣接間において、一
方の電界効果トランジスタの形成領域に導入する短チャ
ネル抑制用の不純物が、隣接する他方の電界効果トラン
ジスタのゲート電極に邪魔されて、一方の電界効果トラ
ンジスタのゲート電極の端部下の半導体基板まで到達で
きなくなってしまうからである。したがって、この短チ
ャネル効果抑制用の不純物の導入技術では、互いに隣接
するゲート電極の間隔を、ある程度確保しておかなけれ
ばならない。特に、近年は、ゲート電極を複数の導体膜
で構成したり、ゲート電極上にキャップ絶縁膜を設けた
りする構造が採用されており、その場合には、ゲート電
極（キャップ絶縁膜を含む）が高くなるので、互いに隣
接するゲート電極の間隔をさらに広げざるを得ない。ま
た、例えばＤＲＡＭにおけるセンスアンプ等のような直
接周辺回路のレイアウトはメモリセルのレイアウトピッ
チで決定されるため、同一半導体基板におけるその他の
周辺回路やロジック回路よりも加工寸法やレイアウトの
間隔を小さくしなければならないが、ポケット領域を形
成するための不純物イオンの打ち込みが困難となり、微
細化を阻害している。
接素子の間隔があまり狭いと、その隣接間において、一
方の電界効果トランジスタの形成領域に導入する短チャ
ネル抑制用の不純物が、隣接する他方の電界効果トラン
ジスタのゲート電極に邪魔されて、一方の電界効果トラ
ンジスタのゲート電極の端部下の半導体基板まで到達で
きなくなってしまうからである。したがって、この短チ
ャネル効果抑制用の不純物の導入技術では、互いに隣接
するゲート電極の間隔を、ある程度確保しておかなけれ
ばならない。特に、近年は、ゲート電極を複数の導体膜
で構成したり、ゲート電極上にキャップ絶縁膜を設けた
りする構造が採用されており、その場合には、ゲート電
極（キャップ絶縁膜を含む）が高くなるので、互いに隣
接するゲート電極の間隔をさらに広げざるを得ない。ま
た、例えばＤＲＡＭにおけるセンスアンプ等のような直
接周辺回路のレイアウトはメモリセルのレイアウトピッ
チで決定されるため、同一半導体基板におけるその他の
周辺回路やロジック回路よりも加工寸法やレイアウトの
間隔を小さくしなければならないが、ポケット領域を形
成するための不純物イオンの打ち込みが困難となり、微
細化を阻害している。
【０００５】また、本発明者は、本発明の結果に基づい
て、短チャネル効果抑制用の不純物導入技術について公
知例を調査した。その結果、その種の技術については、
例えば特開平６−３５００４０号公報に記載があり、こ
こには、短チャネル効果抑制用の不純物を半導体基板に
導入する前に、ゲート電極とその周囲が露出するような
開口を持つフォトレジスト膜を設け、そのフォトレジス
ト膜とゲート電極とにより短チャネル効果抑制用の不純
物がゲート電極から所定の範囲内の領域に導入されない
ようにすることで、ポケット層の有るトランジスタと無
いトランジスタとを形成し、そのポケット層の有無によ
ってしきい値電圧の異なるトランジスタを形成する技術
が開示されている。
て、短チャネル効果抑制用の不純物導入技術について公
知例を調査した。その結果、その種の技術については、
例えば特開平６−３５００４０号公報に記載があり、こ
こには、短チャネル効果抑制用の不純物を半導体基板に
導入する前に、ゲート電極とその周囲が露出するような
開口を持つフォトレジスト膜を設け、そのフォトレジス
ト膜とゲート電極とにより短チャネル効果抑制用の不純
物がゲート電極から所定の範囲内の領域に導入されない
ようにすることで、ポケット層の有るトランジスタと無
いトランジスタとを形成し、そのポケット層の有無によ
ってしきい値電圧の異なるトランジスタを形成する技術
が開示されている。
【０００６】本発明の目的は、電界効果トランジスタの
性能劣化を招くことなく、素子集積度を向上させること
のできる技術を提供することにある。
性能劣化を招くことなく、素子集積度を向上させること
のできる技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】本発明の半導体装置の製造方法は、互いに
隣接するゲート電極のシャドウィング効果により、その
互いに隣接するゲート電極間における半導体基板に電界
効果トランジスタの短チャネル効果抑制用の不純物が導
入されないようにしたものである。
隣接するゲート電極のシャドウィング効果により、その
互いに隣接するゲート電極間における半導体基板に電界
効果トランジスタの短チャネル効果抑制用の不純物が導
入されないようにしたものである。
【００１０】本発明の半導体装置の製造方法は、半導体
基板に複数の電界効果トランジスタを設ける半導体装置
の製造方法であって、（ａ）前記半導体基板上に、前記
複数の電界効果トランジスタのゲート電極であって、第
１の辺とこれに交差する第２の辺とを持つ第１のゲート
電極と、第３の辺とこれに交差する第４の辺とを持つ第
２のゲート電極とを形成する工程と、（ｂ）前記（ａ）
工程後、前記電界効果トランジスタの短チャネル効果抑
制用の不純物を前記半導体基板に対して斜めに導入する
工程とを有し、前記第１の辺および第３の辺に対して平
面的に交差する第１方向から前記半導体基板に入射され
る前記短チャネル効果抑制用の不純物が、前記第１のゲ
ート電極および第２のゲート電極に阻まれて前記第１の
ゲート電極と第２のゲート電極との間の第１の領域にお
ける半導体基板には導入されないように、前記第１のゲ
ート電極および第２のゲート電極を前記第１の辺と第３
の辺とが向かい合うように互いに隣接させた状態で形成
するものである。
基板に複数の電界効果トランジスタを設ける半導体装置
の製造方法であって、（ａ）前記半導体基板上に、前記
複数の電界効果トランジスタのゲート電極であって、第
１の辺とこれに交差する第２の辺とを持つ第１のゲート
電極と、第３の辺とこれに交差する第４の辺とを持つ第
２のゲート電極とを形成する工程と、（ｂ）前記（ａ）
工程後、前記電界効果トランジスタの短チャネル効果抑
制用の不純物を前記半導体基板に対して斜めに導入する
工程とを有し、前記第１の辺および第３の辺に対して平
面的に交差する第１方向から前記半導体基板に入射され
る前記短チャネル効果抑制用の不純物が、前記第１のゲ
ート電極および第２のゲート電極に阻まれて前記第１の
ゲート電極と第２のゲート電極との間の第１の領域にお
ける半導体基板には導入されないように、前記第１のゲ
ート電極および第２のゲート電極を前記第１の辺と第３
の辺とが向かい合うように互いに隣接させた状態で形成
するものである。
【００１１】また、本発明の半導体装置の製造方法は、
半導体基板に複数の電界効果トランジスタを設ける半導
体装置の製造方法であって、（ａ）前記半導体基板上
に、前記複数の電界効果トランジスタのゲート電極であ
って、第１の辺とこれに交差する第２の辺とを持つ第１
のゲート電極と、第３の辺とこれに交差する第４の辺と
を持つ第２のゲート電極とを形成する工程と、（ｂ）前
記（ａ）工程後、前記電界効果トランジスタの短チャネ
ル効果抑制用の不純物を前記半導体基板に対して斜めに
導入する工程とを有し、前記第１の辺および第３の辺に
対して平面的に交差する第１方向から半導体基板に入射
される前記短チャネル効果抑制用の不純物が、前記第１
のゲート電極および第２のゲート電極に阻まれて前記第
１のゲート電極と第２のゲート電極との間の第１の領域
における半導体基板には導入されず、かつ、前記第１の
領域から第１のゲート電極を隔てて平面的に配置された
第２の領域および前記第１の領域から第２のゲート電極
を隔てて平面的に配置された第３の領域における半導体
基板には導入されるように、前記第１のゲート電極およ
び第２のゲート電極を前記第１の辺と第３の辺とが向か
い合うように互いに隣接させた状態で形成するものであ
る。
半導体基板に複数の電界効果トランジスタを設ける半導
体装置の製造方法であって、（ａ）前記半導体基板上
に、前記複数の電界効果トランジスタのゲート電極であ
って、第１の辺とこれに交差する第２の辺とを持つ第１
のゲート電極と、第３の辺とこれに交差する第４の辺と
を持つ第２のゲート電極とを形成する工程と、（ｂ）前
記（ａ）工程後、前記電界効果トランジスタの短チャネ
ル効果抑制用の不純物を前記半導体基板に対して斜めに
導入する工程とを有し、前記第１の辺および第３の辺に
対して平面的に交差する第１方向から半導体基板に入射
される前記短チャネル効果抑制用の不純物が、前記第１
のゲート電極および第２のゲート電極に阻まれて前記第
１のゲート電極と第２のゲート電極との間の第１の領域
における半導体基板には導入されず、かつ、前記第１の
領域から第１のゲート電極を隔てて平面的に配置された
第２の領域および前記第１の領域から第２のゲート電極
を隔てて平面的に配置された第３の領域における半導体
基板には導入されるように、前記第１のゲート電極およ
び第２のゲート電極を前記第１の辺と第３の辺とが向か
い合うように互いに隣接させた状態で形成するものであ
る。
【００１２】また、本発明の半導体装置の製造方法は、
前記第１のゲート電極を持つ第１の電界効果トランジス
タと、前記第２のゲート電極を持つ第２の電界効果トラ
ンジスタとのそれぞれのチャネルと、前記第１の電界効
果トランジスタおよび第２の電界効果トランジスタに共
有のソース領域との間には前記短チャネル効果抑制用の
不純物が導入されてなる半導体領域を形成せず、前記第
１の電界効果トランジスタおよび第２の電界効果トラン
ジスタのそれぞれのチャネルとそれぞれのドレイン領域
との間には前記短チャネル効果抑制用の不純物が導入さ
れてなる半導体領域を形成するものである。
前記第１のゲート電極を持つ第１の電界効果トランジス
タと、前記第２のゲート電極を持つ第２の電界効果トラ
ンジスタとのそれぞれのチャネルと、前記第１の電界効
果トランジスタおよび第２の電界効果トランジスタに共
有のソース領域との間には前記短チャネル効果抑制用の
不純物が導入されてなる半導体領域を形成せず、前記第
１の電界効果トランジスタおよび第２の電界効果トラン
ジスタのそれぞれのチャネルとそれぞれのドレイン領域
との間には前記短チャネル効果抑制用の不純物が導入さ
れてなる半導体領域を形成するものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００１４】また、以下の説明では、半導体基板に形成
された短チャネル効果抑制用の半導体領域をポケット領
域という。また、ｎチャネル型のＭＩＳＦＥＴ（Metal
Insulator Semiconductor Field Effect Transistor ）
をｎＭＩＳＦＥＴと略し、ｐチャネル型のＭＩＳＦＥＴ
をｐＭＩＳＦＥＴと略す。
された短チャネル効果抑制用の半導体領域をポケット領
域という。また、ｎチャネル型のＭＩＳＦＥＴ（Metal
Insulator Semiconductor Field Effect Transistor ）
をｎＭＩＳＦＥＴと略し、ｐチャネル型のＭＩＳＦＥＴ
をｐＭＩＳＦＥＴと略す。
【００１５】（実施の形態１）まず、本発明の技術思想
を説明する前に、本発明者が検討したＭＩＳＦＥＴの形
成技術を図６０および図６１によって説明する。なお、
図６０（ａ）および図６１（ａ）においては、それぞれ
の不純物が導入された領域に異なる網掛けのハッチング
を付している。これは、図面を見易くするためのもの
で、不純物濃度の高低を示すものではない。
を説明する前に、本発明者が検討したＭＩＳＦＥＴの形
成技術を図６０および図６１によって説明する。なお、
図６０（ａ）および図６１（ａ）においては、それぞれ
の不純物が導入された領域に異なる網掛けのハッチング
を付している。これは、図面を見易くするためのもの
で、不純物濃度の高低を示すものではない。
【００１６】まず、図６０（ａ）、（ｂ）は短チャネル
効果抑制用の不純物の導入工程時における半導体基板１
００の平面図およびそのＡ−Ａ線の断面図を示してい
る。半導体基板１００上にはゲート絶縁膜１０１を介し
て平面帯状にパターニングされた２つのゲート電極１０
２が互いに平行に配置されている。この不純物の導入工
程では、その不純物を、同図（ａ）の矢印で示すように
平面的には互いに交差する４つの方向（ゲート電極１０
２の延在方向に対して平行な方向と、交差する方向）か
ら導入し、かつ、同図（ｂ）の矢印で示すように断面的
には半導体基板１００の主面に対して斜めに導入する。
これにより、ポケット領域１０３を半導体基板１００に
形成する。このポケット領域１０３は、その不純物を半
導体基板１００の主面に対して斜めに導入するので、そ
の端部がゲート電極１０２の端部下に入り込むように形
成される。平面的にはポケット領域１０３のパターンの
一部がゲート電極１０２のパターンの一部に重なる。
効果抑制用の不純物の導入工程時における半導体基板１
００の平面図およびそのＡ−Ａ線の断面図を示してい
る。半導体基板１００上にはゲート絶縁膜１０１を介し
て平面帯状にパターニングされた２つのゲート電極１０
２が互いに平行に配置されている。この不純物の導入工
程では、その不純物を、同図（ａ）の矢印で示すように
平面的には互いに交差する４つの方向（ゲート電極１０
２の延在方向に対して平行な方向と、交差する方向）か
ら導入し、かつ、同図（ｂ）の矢印で示すように断面的
には半導体基板１００の主面に対して斜めに導入する。
これにより、ポケット領域１０３を半導体基板１００に
形成する。このポケット領域１０３は、その不純物を半
導体基板１００の主面に対して斜めに導入するので、そ
の端部がゲート電極１０２の端部下に入り込むように形
成される。平面的にはポケット領域１０３のパターンの
一部がゲート電極１０２のパターンの一部に重なる。
【００１７】続く、図６１（ａ）、（ｂ）はＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor ）のソース・ドレインを形成するための不純物
導入工程時における半導体基板１００の部分平面図およ
びそのＡ−Ａ線の断面図を示している。この不純物の導
入工程では、その不純物を、ゲート電極１０２をマスク
とし、かつ、同図（ｂ）の矢印で示すように半導体基板
１００の主面に対して垂直に導入する。これにより、ソ
ース・ドレイン用の半導体領域１０４をゲート電極１０
２に対して自己整合的に半導体基板１００に形成する。
このソース・ドレイン用の半導体領域１０４は、ゲート
電極１０２をマスクとして形成するので、その端部がゲ
ート電極１０４の端部下に入り込まず、ソース・ドレイ
ン両方の半導体領域１０４のチャネル側の端部にポケッ
ト領域１０３を残した状態で形成できる（あるいは半導
体領域１０４は、その不純物がその後の熱処理でゲート
電極１０２の端部下に若干拡散したとしてもポケット領
域１０３を残す程度に形成できる）。これにより、ＭＩ
ＳＦＥＴの微細化に伴う短チャネル効果を抑制でき、Ｍ
ＩＳＦＥＴの動作信頼性を向上できる。
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor ）のソース・ドレインを形成するための不純物
導入工程時における半導体基板１００の部分平面図およ
びそのＡ−Ａ線の断面図を示している。この不純物の導
入工程では、その不純物を、ゲート電極１０２をマスク
とし、かつ、同図（ｂ）の矢印で示すように半導体基板
１００の主面に対して垂直に導入する。これにより、ソ
ース・ドレイン用の半導体領域１０４をゲート電極１０
２に対して自己整合的に半導体基板１００に形成する。
このソース・ドレイン用の半導体領域１０４は、ゲート
電極１０２をマスクとして形成するので、その端部がゲ
ート電極１０４の端部下に入り込まず、ソース・ドレイ
ン両方の半導体領域１０４のチャネル側の端部にポケッ
ト領域１０３を残した状態で形成できる（あるいは半導
体領域１０４は、その不純物がその後の熱処理でゲート
電極１０２の端部下に若干拡散したとしてもポケット領
域１０３を残す程度に形成できる）。これにより、ＭＩ
ＳＦＥＴの微細化に伴う短チャネル効果を抑制でき、Ｍ
ＩＳＦＥＴの動作信頼性を向上できる。
【００１８】ところで、短チャネル効果抑制用の不純物
の導入工程では、その不純物を半導体基板１００の主面
に対して斜めに導入することにより、ポケット領域１０
３がソース・ドレイン用の半導体領域１０４のチャネル
側の端部に形成されるようにしている。しかし、そのた
めに、互いに隣接するゲート電極１０２の間隔をあまり
狭くできない。これは、その間隔があまり狭いと、その
隣接間において、一方のＭＩＳＦＥＴの形成領域に導入
する短チャネル抑制用の不純物が、隣接する他方のＭＩ
ＳＦＥＴのゲート電極１０２に邪魔されて、一方のＭＩ
ＳＦＥＴのゲート電極１０２の端部下の半導体基板１０
０まで到達できなくなってしまうからである。したがっ
て、この短チャネル効果抑制用の不純物の導入技術で
は、互いに隣接するゲート電極１０２の間隔を、ゲート
電極１０２が影となること（シャドウィング効果）を考
慮して、ある程度確保しておかなければならない。特
に、近年は、ゲート電極１０２を複数の導体膜で構成し
たり、ゲート電極１０２上にキャップ絶縁膜を設けたり
する構造が採用されており、その場合には、ゲート電極
１０２（キャップ絶縁膜を含む）の高さが高くなるの
で、互いに隣接するゲート電極の間隔をさらに広げざる
を得ない。すなわち、微細なＭＩＳＦＥＴの動作信頼性
を確保しようとする構造が、微細化やゲート電極構造の
変化等に応じて、一見何ら関係のない素子や配線の高密
度配置を阻害するという課題があるこを本発明者は見出
した。
の導入工程では、その不純物を半導体基板１００の主面
に対して斜めに導入することにより、ポケット領域１０
３がソース・ドレイン用の半導体領域１０４のチャネル
側の端部に形成されるようにしている。しかし、そのた
めに、互いに隣接するゲート電極１０２の間隔をあまり
狭くできない。これは、その間隔があまり狭いと、その
隣接間において、一方のＭＩＳＦＥＴの形成領域に導入
する短チャネル抑制用の不純物が、隣接する他方のＭＩ
ＳＦＥＴのゲート電極１０２に邪魔されて、一方のＭＩ
ＳＦＥＴのゲート電極１０２の端部下の半導体基板１０
０まで到達できなくなってしまうからである。したがっ
て、この短チャネル効果抑制用の不純物の導入技術で
は、互いに隣接するゲート電極１０２の間隔を、ゲート
電極１０２が影となること（シャドウィング効果）を考
慮して、ある程度確保しておかなければならない。特
に、近年は、ゲート電極１０２を複数の導体膜で構成し
たり、ゲート電極１０２上にキャップ絶縁膜を設けたり
する構造が採用されており、その場合には、ゲート電極
１０２（キャップ絶縁膜を含む）の高さが高くなるの
で、互いに隣接するゲート電極の間隔をさらに広げざる
を得ない。すなわち、微細なＭＩＳＦＥＴの動作信頼性
を確保しようとする構造が、微細化やゲート電極構造の
変化等に応じて、一見何ら関係のない素子や配線の高密
度配置を阻害するという課題があるこを本発明者は見出
した。
【００１９】そこで、本発明者は、微細なＭＩＳＦＥＴ
の動作信頼性を確保しようとすると素子の高密度配置が
阻害され、素子や配線の高密度配置を優先すると動作信
頼性が劣化する場合が生じるという相対する要求につい
て検討した結果、次のような技術思想を発明するに到っ
た。これを図１〜図３により説明する。なお、図１
（ａ）および図２（ａ）においては、それぞれの不純物
が導入された領域に異なる網掛けのハッチングを付して
いるが、これは図面を見易くするためのもので、不純物
濃度の高低を示すものではない。
の動作信頼性を確保しようとすると素子の高密度配置が
阻害され、素子や配線の高密度配置を優先すると動作信
頼性が劣化する場合が生じるという相対する要求につい
て検討した結果、次のような技術思想を発明するに到っ
た。これを図１〜図３により説明する。なお、図１
（ａ）および図２（ａ）においては、それぞれの不純物
が導入された領域に異なる網掛けのハッチングを付して
いるが、これは図面を見易くするためのもので、不純物
濃度の高低を示すものではない。
【００２０】まず、図１（ａ）、（ｂ）は、短チャネル
効果抑制用の不純物の導入工程時における半導体基板１
のＭＩＳＦＥＴ形成領域における平面図およびそのＡ−
Ａ線の断面図を示している。半導体基板１上にはゲート
絶縁膜２を介して平面帯状にパターニングされた２つの
ゲート電極３が互いに平行に配置されている。ここで
は、互いに隣接するゲート電極３の間隔が図６０および
図６１で示した場合よりも狭くなっている。すなわち、
高密度配置となっている。そして、その隣接するゲート
電極３、３の間に各々のＭＩＳＦＥＴのソース形成領域
が配置されている。すなわち、互いに隣接する２つのＭ
ＩＳＦＥＴが１つのソース領域を共有するように配置さ
れている。なお、各々のＭＩＳＦＥＴのドレイン形成領
域はそれぞれ別々である。また、図１（ｂ）の符号４は
溝型の分離部（トレンチアイソレーション）を示してい
る。
効果抑制用の不純物の導入工程時における半導体基板１
のＭＩＳＦＥＴ形成領域における平面図およびそのＡ−
Ａ線の断面図を示している。半導体基板１上にはゲート
絶縁膜２を介して平面帯状にパターニングされた２つの
ゲート電極３が互いに平行に配置されている。ここで
は、互いに隣接するゲート電極３の間隔が図６０および
図６１で示した場合よりも狭くなっている。すなわち、
高密度配置となっている。そして、その隣接するゲート
電極３、３の間に各々のＭＩＳＦＥＴのソース形成領域
が配置されている。すなわち、互いに隣接する２つのＭ
ＩＳＦＥＴが１つのソース領域を共有するように配置さ
れている。なお、各々のＭＩＳＦＥＴのドレイン形成領
域はそれぞれ別々である。また、図１（ｂ）の符号４は
溝型の分離部（トレンチアイソレーション）を示してい
る。
【００２１】この短チャネル効果抑制用の不純物の導入
工程でも、その不純物を、同図（ａ）の矢印で示すよう
に平面的には、例えばゲート電極３の延在方向（ゲート
幅）に対して交差する２つの方向（以下、第１方向とい
う）とゲート電極３の延在方向に沿う２つの方向（以
下、第２方向という）との４つの方向から導入し、か
つ、同図（ｂ）の矢印で示すように断面的には、半導体
基板１の主面に対して斜めに導入してポケット領域５を
半導体基板１に形成する。この場合、ＭＩＳＦＥＴのド
レイン形成領域では、上記と同様にポケット領域５の端
部（チャネル方向の端部）がゲート電極３のゲート幅方
向に沿ってゲート電極３の端部（チャネル方向の端部）
下にも入り込んでいるが、ＭＩＳＦＥＴのソース形成領
域では、上記と異なりポケット領域５の端部がゲート電
極３の端部下に入り込んでいない。すなわち、ソース形
成領域におけるポケット領域５のパターンは、ゲート電
極３のパターンと平面的に重ならない。あるいはポケッ
ト領域５の端部がゲート電極３の端部下に入り込んでい
たとしても、後述するソース・ドレイン用の半導体領域
からの不純物拡散によって相殺されてしまう程度しか入
り込まない。これは、そのソース形成領域側では、上記
第２方向からの不純物は半導体基板１に導入されるが、
上記第１方向（ゲート電極３の延在方向（ゲート幅）に
交差する方向）からの不純物はゲート電極３が影となり
半導体基板１まで到達しないからである（図１（ｂ）参
照）。すなわち、この段階においてＭＩＳＦＥＴのソー
ス形成領域に形成されるポケット領域５は、その幅方向
の寸法が、互いに隣接するゲート電極３、３の間隔で規
定されている。
工程でも、その不純物を、同図（ａ）の矢印で示すよう
に平面的には、例えばゲート電極３の延在方向（ゲート
幅）に対して交差する２つの方向（以下、第１方向とい
う）とゲート電極３の延在方向に沿う２つの方向（以
下、第２方向という）との４つの方向から導入し、か
つ、同図（ｂ）の矢印で示すように断面的には、半導体
基板１の主面に対して斜めに導入してポケット領域５を
半導体基板１に形成する。この場合、ＭＩＳＦＥＴのド
レイン形成領域では、上記と同様にポケット領域５の端
部（チャネル方向の端部）がゲート電極３のゲート幅方
向に沿ってゲート電極３の端部（チャネル方向の端部）
下にも入り込んでいるが、ＭＩＳＦＥＴのソース形成領
域では、上記と異なりポケット領域５の端部がゲート電
極３の端部下に入り込んでいない。すなわち、ソース形
成領域におけるポケット領域５のパターンは、ゲート電
極３のパターンと平面的に重ならない。あるいはポケッ
ト領域５の端部がゲート電極３の端部下に入り込んでい
たとしても、後述するソース・ドレイン用の半導体領域
からの不純物拡散によって相殺されてしまう程度しか入
り込まない。これは、そのソース形成領域側では、上記
第２方向からの不純物は半導体基板１に導入されるが、
上記第１方向（ゲート電極３の延在方向（ゲート幅）に
交差する方向）からの不純物はゲート電極３が影となり
半導体基板１まで到達しないからである（図１（ｂ）参
照）。すなわち、この段階においてＭＩＳＦＥＴのソー
ス形成領域に形成されるポケット領域５は、その幅方向
の寸法が、互いに隣接するゲート電極３、３の間隔で規
定されている。
【００２２】続く、図２（ａ）、（ｂ）はＭＩＳＦＥＴ
のソース・ドレインを形成するための不純物導入工程時
における半導体基板１のＭＩＳＦＥＴ形成領域の平面図
およびそのＡ−Ａ線の断面図を示している。この不純物
の導入工程では、その不純物を、ゲート電極３をマスク
とし、かつ、同図（ｂ）の矢印で示すように半導体基板
１の主面に対して垂直に導入することにより、ＭＩＳＦ
ＥＴＱのソース用の半導体領域６Ｓおよびドレイン用の
半導体領域６Ｄをゲート電極３に対して自己整合的に位
置合わせ良く半導体基板１に形成する。この場合も、ゲ
ート電極３をマスクとしているので、ソース用の半導体
領域６Ｓもドレイン用の半導体領域６Ｄもその端部がゲ
ート電極３の端部下に入り込むことはない。
のソース・ドレインを形成するための不純物導入工程時
における半導体基板１のＭＩＳＦＥＴ形成領域の平面図
およびそのＡ−Ａ線の断面図を示している。この不純物
の導入工程では、その不純物を、ゲート電極３をマスク
とし、かつ、同図（ｂ）の矢印で示すように半導体基板
１の主面に対して垂直に導入することにより、ＭＩＳＦ
ＥＴＱのソース用の半導体領域６Ｓおよびドレイン用の
半導体領域６Ｄをゲート電極３に対して自己整合的に位
置合わせ良く半導体基板１に形成する。この場合も、ゲ
ート電極３をマスクとしているので、ソース用の半導体
領域６Ｓもドレイン用の半導体領域６Ｄもその端部がゲ
ート電極３の端部下に入り込むことはない。
【００２３】ソース用の半導体領域６Ｓは、各ＭＩＳＦ
ＥＴＱに共有の領域となっている。また、ソース形成領
域に形成されたポケット領域の導電型は、ソース形成領
域に導入されたソース・ドレイン形成用の不純物の導電
型によて相殺されている。すなわち、ソース用の半導体
領域６Ｓのチャネル側の端部にはポケット領域５が残さ
れない。これは、ソース形成領域側では短チャネル効果
抑制用の不純物導入工程時にゲート電極３の端部下に不
純物が導入されないからである。
ＥＴＱに共有の領域となっている。また、ソース形成領
域に形成されたポケット領域の導電型は、ソース形成領
域に導入されたソース・ドレイン形成用の不純物の導電
型によて相殺されている。すなわち、ソース用の半導体
領域６Ｓのチャネル側の端部にはポケット領域５が残さ
れない。これは、ソース形成領域側では短チャネル効果
抑制用の不純物導入工程時にゲート電極３の端部下に不
純物が導入されないからである。
【００２４】一方、ドレイン用の半導体領域６Ｄのチャ
ネル側の端部にはポケット領域５が残される（あるいは
ドレイン用の半導体領域６Ｄは、その不純物がその後の
熱処理でゲート電極３の端部下に若干拡散したとしても
ポケット領域５を残す程度に形成できる）。したがっ
て、ソース用の半導体領域６Ｓ側にポケット領域５を設
けなくても、ドレイン用の半導体領域６Ｄ側からの空乏
層の広がりを抑えることができるので、ＭＩＳＦＥＴＱ
の動作信頼性を損なうことはない。すなわち、本発明の
技術思想によれば、ＭＩＳＦＥＴの動作上の信頼性を損
なうことなく、ゲート電極３の隣接間隔を狭くすること
が可能である。また、特に、製造工程を追加したり、複
雑な製造工程を導入したりする必要がない。
ネル側の端部にはポケット領域５が残される（あるいは
ドレイン用の半導体領域６Ｄは、その不純物がその後の
熱処理でゲート電極３の端部下に若干拡散したとしても
ポケット領域５を残す程度に形成できる）。したがっ
て、ソース用の半導体領域６Ｓ側にポケット領域５を設
けなくても、ドレイン用の半導体領域６Ｄ側からの空乏
層の広がりを抑えることができるので、ＭＩＳＦＥＴＱ
の動作信頼性を損なうことはない。すなわち、本発明の
技術思想によれば、ＭＩＳＦＥＴの動作上の信頼性を損
なうことなく、ゲート電極３の隣接間隔を狭くすること
が可能である。また、特に、製造工程を追加したり、複
雑な製造工程を導入したりする必要がない。
【００２５】図３は、本発明の技術思想における短チャ
ネル効果抑制用の不純物の導入角度θ、ゲート電極高さ
ｈおよび最小ゲート隣接間隔ｓの関係を説明したもので
ある。なお、ここで不純物の導入角度θとは、半導体基
板１の主面に垂直な軸に対する不純物イオンの入射角度
をいう。また、ゲート電極高さｈとは、ゲート電極３上
に形成されたキャップ絶縁膜７が形成された場合を一例
として、半導体基板１の主面からキャップ絶縁膜７の上
面までの高さをいう。さらに、最小ゲート隣接間隔ｓ
は、互いに隣接するゲート電極の間隔であって、短チャ
ネル効果抑制用の不純物がゲート電極３の端部下の半導
体基板１に導入される得る最小の間隔をいう。
ネル効果抑制用の不純物の導入角度θ、ゲート電極高さ
ｈおよび最小ゲート隣接間隔ｓの関係を説明したもので
ある。なお、ここで不純物の導入角度θとは、半導体基
板１の主面に垂直な軸に対する不純物イオンの入射角度
をいう。また、ゲート電極高さｈとは、ゲート電極３上
に形成されたキャップ絶縁膜７が形成された場合を一例
として、半導体基板１の主面からキャップ絶縁膜７の上
面までの高さをいう。さらに、最小ゲート隣接間隔ｓ
は、互いに隣接するゲート電極の間隔であって、短チャ
ネル効果抑制用の不純物がゲート電極３の端部下の半導
体基板１に導入される得る最小の間隔をいう。
【００２６】短チャネル効果抑制用の不純物が半導体基
板１に打ち込まれる場合の最小ゲート隣接間隔ｓは、ゲ
ート電極高さｈ、短チャネル効果抑制用の不純物の導入
角度θにより、ｓ＝ｈ×ｔａｎθで表すことができる。
したがって、互いに隣接するゲート電極３の隣接間隔を
その最小ゲート隣接間隔ｓよりも小さくすれば、短チャ
ネル効果抑制用の不純物が互いに隣接するゲート電極３
によりゲート電極３の端部下の半導体基板１に導入され
ないことになる。すなわち、本発明の技術思想では、互
いに隣接するＭＩＳＦＥＴのゲート電極をその隣接間隔
が最小ゲート隣接間隔ｓよりも小さくなるように配置す
れば良い。
板１に打ち込まれる場合の最小ゲート隣接間隔ｓは、ゲ
ート電極高さｈ、短チャネル効果抑制用の不純物の導入
角度θにより、ｓ＝ｈ×ｔａｎθで表すことができる。
したがって、互いに隣接するゲート電極３の隣接間隔を
その最小ゲート隣接間隔ｓよりも小さくすれば、短チャ
ネル効果抑制用の不純物が互いに隣接するゲート電極３
によりゲート電極３の端部下の半導体基板１に導入され
ないことになる。すなわち、本発明の技術思想では、互
いに隣接するＭＩＳＦＥＴのゲート電極をその隣接間隔
が最小ゲート隣接間隔ｓよりも小さくなるように配置す
れば良い。
【００２７】次に、本発明の技術思想を、例えばｎＭＩ
ＳＦＥＴおよびｐＭＩＳＦＥＴで構成されるＣＭＩＳ
（Complimentary MIS ）回路を有する半導体装置の製造
方法に適用した場合について説明する。なお、この説明
で用いる図４〜図１８中のｎＭＩＳＦＥＴはｎＭＩＳＦ
ＥＴの形成領域を示し、ｐＭＩＳＦＥＴはｐＭＩＳＦＥ
Ｔの形成領域を示している。
ＳＦＥＴおよびｐＭＩＳＦＥＴで構成されるＣＭＩＳ
（Complimentary MIS ）回路を有する半導体装置の製造
方法に適用した場合について説明する。なお、この説明
で用いる図４〜図１８中のｎＭＩＳＦＥＴはｎＭＩＳＦ
ＥＴの形成領域を示し、ｐＭＩＳＦＥＴはｐＭＩＳＦＥ
Ｔの形成領域を示している。
【００２８】図４に示す半導体基板（この段階では複数
の半導体チップの形成領域を一体として持つ半導体ウエ
ハ）１は、例えばｐ- 形のシリコン単結晶からなり、そ
の主面には溝型の分離部４が形成されている。この分離
部４は、半導体基板１の厚さ方向に分離溝４ａを形成し
た後、例えば酸化シリコン膜からなる分離膜４ｂをＣＶ
Ｄ法等により被着し、さらにその分離膜４ｂが分離膜４
ｂ内のみに残されるようにＣＭＰ（Chemical Mechanica
l Polishing ）法等によって削ることで形成されてい
る。
の半導体チップの形成領域を一体として持つ半導体ウエ
ハ）１は、例えばｐ- 形のシリコン単結晶からなり、そ
の主面には溝型の分離部４が形成されている。この分離
部４は、半導体基板１の厚さ方向に分離溝４ａを形成し
た後、例えば酸化シリコン膜からなる分離膜４ｂをＣＶ
Ｄ法等により被着し、さらにその分離膜４ｂが分離膜４
ｂ内のみに残されるようにＣＭＰ（Chemical Mechanica
l Polishing ）法等によって削ることで形成されてい
る。
【００２９】まず、図５に示すように、ｐウエル形成領
域が露出され、かつ、それ以外の領域が被覆されるよう
なフォトレジスト膜８ａを半導体基板１の主面上に形成
した後、これをマスクとして、例えばホウ素（Ｂ）また
は２フッ化ホウ素（ＢＦ2 ）を半導体基板１の主面に対
して垂直またはそれに近い角度でイオン注入することに
より、ｐウエル９を半導体基板１に形成する。
域が露出され、かつ、それ以外の領域が被覆されるよう
なフォトレジスト膜８ａを半導体基板１の主面上に形成
した後、これをマスクとして、例えばホウ素（Ｂ）また
は２フッ化ホウ素（ＢＦ2 ）を半導体基板１の主面に対
して垂直またはそれに近い角度でイオン注入することに
より、ｐウエル９を半導体基板１に形成する。
【００３０】その後、フォトレジスト膜８ａを除去した
後、半導体基板１に対して熱処理を施すことにより半導
体基板１に導入した不純物を電気的に活性化させる。
後、半導体基板１に対して熱処理を施すことにより半導
体基板１に導入した不純物を電気的に活性化させる。
【００３１】続いて、フォトレジスト膜８ａを除去した
後、図６に示すように、ｎウエル形成領域が露出され、
かつ、それ以外の領域が被覆されるようなフォトレジス
ト膜８ｂを半導体基板１の主面上に形成した後、これを
マスクとして、例えばリン（Ｐ）またはヒ素（Ａｓ）を
半導体基板１の主面に対して垂直またはそれに近い角度
でイオン注入することにより、ｎウエル１０を半導体基
板１に形成する。また、同じフォトレジスト膜８ｂをマ
スクとして、例えばホウ素または２フッ化ホウ素をｐＭ
ＩＳＦＥＴのしきい値調整のために半導体基板１にイオ
ン注入する。
後、図６に示すように、ｎウエル形成領域が露出され、
かつ、それ以外の領域が被覆されるようなフォトレジス
ト膜８ｂを半導体基板１の主面上に形成した後、これを
マスクとして、例えばリン（Ｐ）またはヒ素（Ａｓ）を
半導体基板１の主面に対して垂直またはそれに近い角度
でイオン注入することにより、ｎウエル１０を半導体基
板１に形成する。また、同じフォトレジスト膜８ｂをマ
スクとして、例えばホウ素または２フッ化ホウ素をｐＭ
ＩＳＦＥＴのしきい値調整のために半導体基板１にイオ
ン注入する。
【００３２】半導体基板１に対してゲート酸化処理を施
すことにより、図７に示すように、半導体基板１の主面
上に、例えば酸化シリコン膜からなるゲート絶縁膜２を
形成する。特に限定はされないが、上記ゲート絶縁膜２
を形成した後、半導体基板１をＮＯ（酸化窒素）あるい
はＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理することによ
って、ゲート絶縁膜２と半導体基板１との界面に窒素を
偏析させても良い（酸窒化処理）。ゲート絶縁膜２が７
nm程度までに薄くなると、半導体基板１との熱膨張係数
差に起因して両者の界面に生じる歪みが顕在化し、ホッ
トキャリアの発生を誘発する。半導体基板１との界面に
偏析した窒素はこの歪みを緩和するので、上記の酸窒化
処理は、極薄のゲート絶縁膜２を有するＭＩＳＦＥＴの
信頼性を向上できる。
すことにより、図７に示すように、半導体基板１の主面
上に、例えば酸化シリコン膜からなるゲート絶縁膜２を
形成する。特に限定はされないが、上記ゲート絶縁膜２
を形成した後、半導体基板１をＮＯ（酸化窒素）あるい
はＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理することによ
って、ゲート絶縁膜２と半導体基板１との界面に窒素を
偏析させても良い（酸窒化処理）。ゲート絶縁膜２が７
nm程度までに薄くなると、半導体基板１との熱膨張係数
差に起因して両者の界面に生じる歪みが顕在化し、ホッ
トキャリアの発生を誘発する。半導体基板１との界面に
偏析した窒素はこの歪みを緩和するので、上記の酸窒化
処理は、極薄のゲート絶縁膜２を有するＭＩＳＦＥＴの
信頼性を向上できる。
【００３３】続いて、ゲート絶縁膜２上に、例えば低抵
抗ポリシリコンからなるゲート電極形成用の導体膜をＣ
ＶＤ法等によって形成した後、これをフォトレジストパ
ターン技術およびドライエッチング技術によってパター
ニングすることにより、図８に示すようにゲート電極３
（３Ａ、３Ｂ）を形成する。ただし、ゲート電極形成用
の導体膜は低抵抗ポリシリコンの単体膜に限定されるも
のではなく種々変更可能である。例えば低抵抗ポリシリ
コン膜上にタングステンシリサイド膜等を形成すること
で構成しても良いし、低抵抗ポリシリコン膜上に窒化タ
ングステンまたは窒化チタン等のようなバリア金属膜を
介してタングステン等のような金属膜を形成することで
構成しても良い。また、その導体膜上に、例えば窒化シ
リコン膜等からなるキャップ絶縁膜をＣＶＤ法等によっ
て形成しても良い。この場合、キャップ絶縁膜はゲート
電極のパターニング工程時にパターニングしても良い。
また、キャップ絶縁膜をパターニングした後、その時、
エッチングマスクとして使用したフォトレジスト膜を除
去し、さらにパターニングされたキャップ絶縁膜をエッ
チングマスクとしてゲート電極形成用の導体膜をパター
ニングしてゲート電極３を形成しても良い。
抗ポリシリコンからなるゲート電極形成用の導体膜をＣ
ＶＤ法等によって形成した後、これをフォトレジストパ
ターン技術およびドライエッチング技術によってパター
ニングすることにより、図８に示すようにゲート電極３
（３Ａ、３Ｂ）を形成する。ただし、ゲート電極形成用
の導体膜は低抵抗ポリシリコンの単体膜に限定されるも
のではなく種々変更可能である。例えば低抵抗ポリシリ
コン膜上にタングステンシリサイド膜等を形成すること
で構成しても良いし、低抵抗ポリシリコン膜上に窒化タ
ングステンまたは窒化チタン等のようなバリア金属膜を
介してタングステン等のような金属膜を形成することで
構成しても良い。また、その導体膜上に、例えば窒化シ
リコン膜等からなるキャップ絶縁膜をＣＶＤ法等によっ
て形成しても良い。この場合、キャップ絶縁膜はゲート
電極のパターニング工程時にパターニングしても良い。
また、キャップ絶縁膜をパターニングした後、その時、
エッチングマスクとして使用したフォトレジスト膜を除
去し、さらにパターニングされたキャップ絶縁膜をエッ
チングマスクとしてゲート電極形成用の導体膜をパター
ニングしてゲート電極３を形成しても良い。
【００３４】ここには１つのＭＩＳＦＥＴ形成領域に２
個のＭＩＳＦＥＴが形成される場合が示されている。し
たがって、１つのＭＩＳＦＥＴ形成領域内に２つのゲー
ト電極３が互いに隣接して配置されている。このうち、
図８の左側のｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴの形
成領域の各々においては、互いに隣接するゲート電極３
Ｂ、３Ｂの隣接間隔が上記した最小ゲート隣接間隔より
も大きくなるように形成されている。そして、このｐＭ
ＩＳＦＥＴおよびｎＭＩＳＦＥＴでは、ソース形成領域
やドレイン形成領域の配置指定は特にされていない。一
方、図８の右側の側のｐＭＩＳＦＥＴおよびｎＭＩＳＦ
ＥＴの形成領域の各々においては、互いに隣接するゲー
ト電極（第１のゲート電極、第２のゲート電極）３Ａ、
３Ａの隣接間隔が上記した最小ゲート隣接間隔よりも小
さくなるように形成されている。本実施の形態では、そ
のゲート電極３Ａ、３Ａの間隔が、例えば0.３μｍ程度
である。また、このｐＭＩＳＦＥＴおよびｎＭＩＳＦＥ
Ｔの形成領域のそれぞれにおいては、互いに隣接するゲ
ート電極３Ａ、３Ａの間が互いに隣接するＭＩＳＦＥＴ
に共有のソース領域となる。
個のＭＩＳＦＥＴが形成される場合が示されている。し
たがって、１つのＭＩＳＦＥＴ形成領域内に２つのゲー
ト電極３が互いに隣接して配置されている。このうち、
図８の左側のｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴの形
成領域の各々においては、互いに隣接するゲート電極３
Ｂ、３Ｂの隣接間隔が上記した最小ゲート隣接間隔より
も大きくなるように形成されている。そして、このｐＭ
ＩＳＦＥＴおよびｎＭＩＳＦＥＴでは、ソース形成領域
やドレイン形成領域の配置指定は特にされていない。一
方、図８の右側の側のｐＭＩＳＦＥＴおよびｎＭＩＳＦ
ＥＴの形成領域の各々においては、互いに隣接するゲー
ト電極（第１のゲート電極、第２のゲート電極）３Ａ、
３Ａの隣接間隔が上記した最小ゲート隣接間隔よりも小
さくなるように形成されている。本実施の形態では、そ
のゲート電極３Ａ、３Ａの間隔が、例えば0.３μｍ程度
である。また、このｐＭＩＳＦＥＴおよびｎＭＩＳＦＥ
Ｔの形成領域のそれぞれにおいては、互いに隣接するゲ
ート電極３Ａ、３Ａの間が互いに隣接するＭＩＳＦＥＴ
に共有のソース領域となる。
【００３５】その後、図９に示すように、ｎＭＩＳＦＥ
Ｔの形成領域が露出され、それ以外の領域が被覆される
ようなフォトレジスト膜８ｃを半導体基板１の主面上に
形成した後、これをマスクとして、例えばｎＭＩＳＦＥ
Ｔの短チャネル効果抑制用の不純物であるホウ素等を、
上記発明の技術思想等で説明したように、例えば平面的
には４つの方向（上記第１方向および第２方向）から、
かつ、断面的には半導体基板１の主面に対して斜めにイ
オン注入してｐ- 型の半導体領域で構成されるポケット
領域５ｐａ、５ｐｂ（５）を形成する。この場合の不純
物の導入角度は、例えば半導体基板（半導体ウエハ）１
に垂直な面に対して３０度程度である。
Ｔの形成領域が露出され、それ以外の領域が被覆される
ようなフォトレジスト膜８ｃを半導体基板１の主面上に
形成した後、これをマスクとして、例えばｎＭＩＳＦＥ
Ｔの短チャネル効果抑制用の不純物であるホウ素等を、
上記発明の技術思想等で説明したように、例えば平面的
には４つの方向（上記第１方向および第２方向）から、
かつ、断面的には半導体基板１の主面に対して斜めにイ
オン注入してｐ- 型の半導体領域で構成されるポケット
領域５ｐａ、５ｐｂ（５）を形成する。この場合の不純
物の導入角度は、例えば半導体基板（半導体ウエハ）１
に垂直な面に対して３０度程度である。
【００３６】このような工程を経た場合、互いに隣接す
るゲート電極３Ａ、３Ａが配置された方では、本発明の
技術思想で説明したように、上記第１方向の不純物が互
いに隣接するゲート電極３Ａ、３Ａに阻まれ、その隣接
するゲート電極３Ａ、３Ａ間には導入されない。すなわ
ち、互いに隣接するゲート電極３Ａの端部下にはその不
純物が導入されない。このため、そのゲート電極３Ａ、
３Ａ間におけるポケット領域５ｐａの端部はゲート電極
３Ａ、３Ａの端部下には入り込んでいない。すなわち、
ポケット領域５ｐａのパターンの一部がゲート電極３Ａ
のパターンの一部に平面的に重なっていない。あるいは
入り込んでいたとしてもソース・ドレイン用の半導体領
域からの不純物拡散で消されてしまう程度にしか入り込
んでいない。また、そのゲート電極３Ａが配置された方
でもＭＩＳＦＥＴのドレイン形成領域側に形成されたポ
ケット領域５ｐａは、不純物導入時に特に障害となるも
のもないので、その端部がゲート電極３Ａの端部下に若
干入り込んでいる。すなわち、そのポケット領域５ｐａ
のパターンの一部がゲート電極３Ａのパターンの一部に
平面的に重なっている。一方、互いに隣接するゲート電
極３Ｂ、３Ｂが配置された方では、その間のポケット領
域５ｐｂも両側のポケット領域５ｐｂもその端部がゲー
ト電極３Ｂの端部下に若干入り込んでいる。すなわち、
そのポケット領域５ｐｂのパターンの一部がゲート電極
３Ａのパターンの一部に平面的に重なっている。
るゲート電極３Ａ、３Ａが配置された方では、本発明の
技術思想で説明したように、上記第１方向の不純物が互
いに隣接するゲート電極３Ａ、３Ａに阻まれ、その隣接
するゲート電極３Ａ、３Ａ間には導入されない。すなわ
ち、互いに隣接するゲート電極３Ａの端部下にはその不
純物が導入されない。このため、そのゲート電極３Ａ、
３Ａ間におけるポケット領域５ｐａの端部はゲート電極
３Ａ、３Ａの端部下には入り込んでいない。すなわち、
ポケット領域５ｐａのパターンの一部がゲート電極３Ａ
のパターンの一部に平面的に重なっていない。あるいは
入り込んでいたとしてもソース・ドレイン用の半導体領
域からの不純物拡散で消されてしまう程度にしか入り込
んでいない。また、そのゲート電極３Ａが配置された方
でもＭＩＳＦＥＴのドレイン形成領域側に形成されたポ
ケット領域５ｐａは、不純物導入時に特に障害となるも
のもないので、その端部がゲート電極３Ａの端部下に若
干入り込んでいる。すなわち、そのポケット領域５ｐａ
のパターンの一部がゲート電極３Ａのパターンの一部に
平面的に重なっている。一方、互いに隣接するゲート電
極３Ｂ、３Ｂが配置された方では、その間のポケット領
域５ｐｂも両側のポケット領域５ｐｂもその端部がゲー
ト電極３Ｂの端部下に若干入り込んでいる。すなわち、
そのポケット領域５ｐｂのパターンの一部がゲート電極
３Ａのパターンの一部に平面的に重なっている。
【００３７】次いで、図１０に示すように、前の短チャ
ネル効果抑制用の不純物導入工程で用いたフォトレジス
ト膜８ｃをマスクとして、例えばリンまたはヒ素を半導
体基板１の主面に対して垂直またはそれに近い角度でイ
オン注入法等によって半導体基板１に注入することによ
り、ｎ- 型の半導体領域６ｎａ（６ｎａ1 ）を半導体基
板１に形成する。このｎ- 型の半導体領域６ｎａ1 は、
例えばｎＭＩＳＦＥＴのホットエレクトロン効果を抑制
し、かつ、寄生抵抗を低減する機能を有している。この
工程により、ゲート電極３Ａ、３Ａ間に形成されたポケ
ット領域５ｐａの導電型はｎ- 型の半導体領域６ｎａ1
により打ち消されてしまうが、それ以外のポケット領域
５ｐａ、５ｐｂはｎ- 型の半導体領域６ｎａのチャネル
側の端部およびｎ- 型の半導体領域６ｎａの下方に残さ
れる。なお、ｎ- 型の半導体領域６ｎａは、その不純物
濃度がポケット領域５ｐａ、５ｐｂよりは高く、後述の
ｎ+ 型の半導体領域よりも低くなるように形成されてい
る。
ネル効果抑制用の不純物導入工程で用いたフォトレジス
ト膜８ｃをマスクとして、例えばリンまたはヒ素を半導
体基板１の主面に対して垂直またはそれに近い角度でイ
オン注入法等によって半導体基板１に注入することによ
り、ｎ- 型の半導体領域６ｎａ（６ｎａ1 ）を半導体基
板１に形成する。このｎ- 型の半導体領域６ｎａ1 は、
例えばｎＭＩＳＦＥＴのホットエレクトロン効果を抑制
し、かつ、寄生抵抗を低減する機能を有している。この
工程により、ゲート電極３Ａ、３Ａ間に形成されたポケ
ット領域５ｐａの導電型はｎ- 型の半導体領域６ｎａ1
により打ち消されてしまうが、それ以外のポケット領域
５ｐａ、５ｐｂはｎ- 型の半導体領域６ｎａのチャネル
側の端部およびｎ- 型の半導体領域６ｎａの下方に残さ
れる。なお、ｎ- 型の半導体領域６ｎａは、その不純物
濃度がポケット領域５ｐａ、５ｐｂよりは高く、後述の
ｎ+ 型の半導体領域よりも低くなるように形成されてい
る。
【００３８】続いて、図１１に示すように、ｐＭＩＳＦ
ＥＴの形成領域が露出され、それ以外の領域が被覆され
るようなフォトレジスト膜８ｄを半導体基板１の主面上
に形成した後、これをマスクとして、例えばｐＭＩＳＦ
ＥＴの短チャネル効果抑制用の不純物であるリン等を、
上記のｎＭＩＳＦＥＴの短チャネル効果抑制用の不純物
のイオン注入と同じ条件でイオン注入してｎ- 型の半導
体領域で構成されるポケット領域５ｎａ、５ｎｂ（５）
を形成する。
ＥＴの形成領域が露出され、それ以外の領域が被覆され
るようなフォトレジスト膜８ｄを半導体基板１の主面上
に形成した後、これをマスクとして、例えばｐＭＩＳＦ
ＥＴの短チャネル効果抑制用の不純物であるリン等を、
上記のｎＭＩＳＦＥＴの短チャネル効果抑制用の不純物
のイオン注入と同じ条件でイオン注入してｎ- 型の半導
体領域で構成されるポケット領域５ｎａ、５ｎｂ（５）
を形成する。
【００３９】この場合、ｎＭＩＳＦＥＴの短チャネル効
果抑制用の不純物の導入において説明したのと同様に、
ｐＭＩＳＦＥＴの形成領域において互いに隣接するゲー
ト電極３Ａ間におけるポケット領域５ｎａの端部はゲー
ト電極３Ａ、３Ａの端部下には入り込んでいない。ある
いは入り込んでいたとしてもソース・ドレイン用の半導
体領域からの不純物拡散で消されてしまう程度にしか入
り込んでいない。また、そのゲート電極３Ａが配置され
た方でもＭＩＳＦＥＴのドレイン形成領域側に形成され
たポケット領域５ｎａは、その端部がゲート電極３Ａの
端部下に若干入り込んでいる。一方、ｐＭＩＳＦＥＴの
形成領域において互いに隣接するゲート電極３Ｂ、３Ｂ
が配置された方では、その間のポケット領域５ｎｂも両
側のポケット領域５ｎｂもその端部がゲート電極３Ｂの
端部下に若干入り込んでいる。
果抑制用の不純物の導入において説明したのと同様に、
ｐＭＩＳＦＥＴの形成領域において互いに隣接するゲー
ト電極３Ａ間におけるポケット領域５ｎａの端部はゲー
ト電極３Ａ、３Ａの端部下には入り込んでいない。ある
いは入り込んでいたとしてもソース・ドレイン用の半導
体領域からの不純物拡散で消されてしまう程度にしか入
り込んでいない。また、そのゲート電極３Ａが配置され
た方でもＭＩＳＦＥＴのドレイン形成領域側に形成され
たポケット領域５ｎａは、その端部がゲート電極３Ａの
端部下に若干入り込んでいる。一方、ｐＭＩＳＦＥＴの
形成領域において互いに隣接するゲート電極３Ｂ、３Ｂ
が配置された方では、その間のポケット領域５ｎｂも両
側のポケット領域５ｎｂもその端部がゲート電極３Ｂの
端部下に若干入り込んでいる。
【００４０】この工程後に、同じフォトレジスト膜８ｄ
をマスクとして、ｎＭＩＳＦＥＴのｎ- 型の半導体領域
６ｎａと同様に、ｐ- 型の半導体領域を形成するための
不純物の導入工程を行っても良い。その際の不純物に
は、例えばホウ素または２フッ化ホウ素が用いられる
が、不純物濃度が後述するｐ+ 型の半導体領域よりも高
くなるようにする。そして、これにより、ゲート電極３
Ａ、３Ａ間のポケット領域５ｎａの導電型を打ち消して
も良い。このようなｐ- 型の半導体領域を設けることで
ｐＭＩＳＦＥＴの動作信頼性を向上させることが可能と
なる。
をマスクとして、ｎＭＩＳＦＥＴのｎ- 型の半導体領域
６ｎａと同様に、ｐ- 型の半導体領域を形成するための
不純物の導入工程を行っても良い。その際の不純物に
は、例えばホウ素または２フッ化ホウ素が用いられる
が、不純物濃度が後述するｐ+ 型の半導体領域よりも高
くなるようにする。そして、これにより、ゲート電極３
Ａ、３Ａ間のポケット領域５ｎａの導電型を打ち消して
も良い。このようなｐ- 型の半導体領域を設けることで
ｐＭＩＳＦＥＴの動作信頼性を向上させることが可能と
なる。
【００４１】その後、フォトレジスト膜８ｄを除去して
図１２に示す構造を得た後、半導体基板１に対して熱処
理を施し、半導体基板１に導入された不純物を活性化さ
せる。その後、例えば酸化シリコン膜からなる絶縁膜
を、ゲート電極３（３Ａ、３Ｂ）の表面を被覆するよう
に、半導体基板１の主面上にＣＶＤ法等で被着した後、
その絶縁膜を異方性のドライエッチング法等によってエ
ッチバックすることにより、図１３に示すように、ゲー
ト電極３の側面にサイドウォール１１を形成する。な
お、ゲート電極３上にキャップ絶縁膜を形成した場合、
サイドウォール１１は、ゲート電極３およびキャップ絶
縁膜の側面に形成されることになる。
図１２に示す構造を得た後、半導体基板１に対して熱処
理を施し、半導体基板１に導入された不純物を活性化さ
せる。その後、例えば酸化シリコン膜からなる絶縁膜
を、ゲート電極３（３Ａ、３Ｂ）の表面を被覆するよう
に、半導体基板１の主面上にＣＶＤ法等で被着した後、
その絶縁膜を異方性のドライエッチング法等によってエ
ッチバックすることにより、図１３に示すように、ゲー
ト電極３の側面にサイドウォール１１を形成する。な
お、ゲート電極３上にキャップ絶縁膜を形成した場合、
サイドウォール１１は、ゲート電極３およびキャップ絶
縁膜の側面に形成されることになる。
【００４２】その後、図１４に示すように、ｎＭＩＳＦ
ＥＴの形成領域およびｎウエル給電領域が露出し、それ
以外が被覆されるようなフォトレジスト膜８ｅを形成し
た後、これをマスクとして、例えばｎＭＩＳＦＥＴのソ
ース・ドレイン形成用のリンまたはヒ素を半導体基板１
の主面に対して垂直またはそれに近い角度で半導体基板
１にイオン注入することにより、ｎＭＩＳＦＥＴＱｎの
ｎ+ 型の半導体領域６ｎｂおよびｎウエル給電用のｎ+
型の半導体領域１０ａを形成する。
ＥＴの形成領域およびｎウエル給電領域が露出し、それ
以外が被覆されるようなフォトレジスト膜８ｅを形成し
た後、これをマスクとして、例えばｎＭＩＳＦＥＴのソ
ース・ドレイン形成用のリンまたはヒ素を半導体基板１
の主面に対して垂直またはそれに近い角度で半導体基板
１にイオン注入することにより、ｎＭＩＳＦＥＴＱｎの
ｎ+ 型の半導体領域６ｎｂおよびｎウエル給電用のｎ+
型の半導体領域１０ａを形成する。
【００４３】このような工程を経て、ｎＭＩＳＦＥＴＱ
ｎを形成する。ゲート電極３Ａを持つｎＭＩＳＦＥＴＱ
ｎ、Ｑｎは、そのゲート電極３Ａ、３Ａ間の半導体領域
６ｎを共有のソース用の半導体領域６ｎＳとし、それ以
外の半導体領域６ｎをドレイン用の半導体領域６ｎＤと
している。このソース用の半導体領域６ｎＳおよびドレ
イン用の半導体領域６ｎＤは、ｎ- 型の半導体領域６ｎ
ａとｎ+ 型の半導体領域６ｎｂとを有している。このド
レイン用の半導体領域６ｎＤ側にはポケット領域５ｐａ
（５）が形成されているが、ソース用の半導体領域６ｎ
Ｓ側にはポケット領域が形成されていない。一方、ゲー
ト電極３Ｂを持つｎＭＩＳＦＥＴＱｎ、Ｑｎは、一対の
半導体領域６ｎを有しており、そのゲート電極３Ｂ、３
Ｂ間の半導体領域６ｎを共有領域としている。この一対
の半導体領域６ｎのそれぞれは、ｎ- 型の半導体領域６
ｎａとｎ+ 型の半導体領域６ｎｂとを有している。この
場合、一対の半導体領域６ｎの両方のチャネル側の端部
近傍にポケット領域５ｐｂ（５）が形成されている。
ｎを形成する。ゲート電極３Ａを持つｎＭＩＳＦＥＴＱ
ｎ、Ｑｎは、そのゲート電極３Ａ、３Ａ間の半導体領域
６ｎを共有のソース用の半導体領域６ｎＳとし、それ以
外の半導体領域６ｎをドレイン用の半導体領域６ｎＤと
している。このソース用の半導体領域６ｎＳおよびドレ
イン用の半導体領域６ｎＤは、ｎ- 型の半導体領域６ｎ
ａとｎ+ 型の半導体領域６ｎｂとを有している。このド
レイン用の半導体領域６ｎＤ側にはポケット領域５ｐａ
（５）が形成されているが、ソース用の半導体領域６ｎ
Ｓ側にはポケット領域が形成されていない。一方、ゲー
ト電極３Ｂを持つｎＭＩＳＦＥＴＱｎ、Ｑｎは、一対の
半導体領域６ｎを有しており、そのゲート電極３Ｂ、３
Ｂ間の半導体領域６ｎを共有領域としている。この一対
の半導体領域６ｎのそれぞれは、ｎ- 型の半導体領域６
ｎａとｎ+ 型の半導体領域６ｎｂとを有している。この
場合、一対の半導体領域６ｎの両方のチャネル側の端部
近傍にポケット領域５ｐｂ（５）が形成されている。
【００４４】続いて、図１５に示すように、ｐＭＩＳＦ
ＥＴの形成領域およびｐウエル給電領域が露出され、そ
れ以外の領域が被覆されるようなフォトレジスト膜８ｆ
を半導体基板１の主面上に形成した後、これをマスクと
して、例えばｐＭＩＳＦＥＴのソース・ドレイン形成用
のホウ素を半導体基板１の主面に対して垂直またはそれ
に近い角度で半導体基板１にイオン注入することによ
り、ｐＭＩＳＦＥＴＱｐのｐ+ 型の半導体領域６ｐおよ
びｐウエル給電用のｐ+ 型の半導体領域９ａを形成す
る。この際、ゲート電極３Ａ、３Ａ間に形成されたポケ
ット領域５ｎａの導電型はｐ+ 型の半導体領域６ｐによ
り打ち消されてしまうが、それ以外のポケット領域５ｎ
ａ、５ｎｂはｐ+ 型の半導体領域６ｐのチャネル側の端
部に近接して残される。
ＥＴの形成領域およびｐウエル給電領域が露出され、そ
れ以外の領域が被覆されるようなフォトレジスト膜８ｆ
を半導体基板１の主面上に形成した後、これをマスクと
して、例えばｐＭＩＳＦＥＴのソース・ドレイン形成用
のホウ素を半導体基板１の主面に対して垂直またはそれ
に近い角度で半導体基板１にイオン注入することによ
り、ｐＭＩＳＦＥＴＱｐのｐ+ 型の半導体領域６ｐおよ
びｐウエル給電用のｐ+ 型の半導体領域９ａを形成す
る。この際、ゲート電極３Ａ、３Ａ間に形成されたポケ
ット領域５ｎａの導電型はｐ+ 型の半導体領域６ｐによ
り打ち消されてしまうが、それ以外のポケット領域５ｎ
ａ、５ｎｂはｐ+ 型の半導体領域６ｐのチャネル側の端
部に近接して残される。
【００４５】このような工程を経て、ｐＭＩＳＦＥＴＱ
ｐを形成する。ゲート電極３Ａを持つｎＭＩＳＦＥＴＱ
ｐ、Ｑｐは、そのゲート電極３Ａ、３Ａ間のｐ+ 型の半
導体領域６ｐを共有のソース用の半導体領域６ｐＳと
し、それ以外の半導体領域６ｐをドレイン用の半導体領
域６ｐＤとしている。このソース用の半導体領域６ｐＳ
側にはポケット領域が形成されていないが、ドレイン用
の半導体領域６ｐＤ側にはポケット領域５ｎａ（５）が
形成されている。一方、ゲート電極３Ｂを持つｐＭＩＳ
ＦＥＴＱｐ、Ｑｐは、一対のｐ+ 型の半導体領域６ｐを
有しており、そのゲート電極３Ａ、３Ａ間のｐ+ 型の半
導体領域６ｐを共有領域としている。この一対のｐ+ 型
の半導体領域６ｐの両方のチャネル側の端部近傍にポケ
ット領域５ｎｂ（５）が形成されている。
ｐを形成する。ゲート電極３Ａを持つｎＭＩＳＦＥＴＱ
ｐ、Ｑｐは、そのゲート電極３Ａ、３Ａ間のｐ+ 型の半
導体領域６ｐを共有のソース用の半導体領域６ｐＳと
し、それ以外の半導体領域６ｐをドレイン用の半導体領
域６ｐＤとしている。このソース用の半導体領域６ｐＳ
側にはポケット領域が形成されていないが、ドレイン用
の半導体領域６ｐＤ側にはポケット領域５ｎａ（５）が
形成されている。一方、ゲート電極３Ｂを持つｐＭＩＳ
ＦＥＴＱｐ、Ｑｐは、一対のｐ+ 型の半導体領域６ｐを
有しており、そのゲート電極３Ａ、３Ａ間のｐ+ 型の半
導体領域６ｐを共有領域としている。この一対のｐ+ 型
の半導体領域６ｐの両方のチャネル側の端部近傍にポケ
ット領域５ｎｂ（５）が形成されている。
【００４６】その後、フォトレジスト膜８ｆを除去した
後、半導体基板１に熱処理を施すことにより、半導体基
板１に導入した不純物の電気的活性化を図り、図１６に
示すように、半導体基板１にｎＭＩＳＦＥＴＱｎとｐＭ
ＩＳＦＥＴＱｐとを形成する。ここで、ドレイン用の半
導体領域側だけにポケット領域５が形成されるＭＩＳＦ
ＥＴと、ソース・ドレインの両方の半導体領域側にポケ
ット領域５が形成されるＭＩＳＦＥＴとではしきい値電
圧が異なり、ポケット領域５がドレイン側だけにある方
がソース・ドレインの両方にある場合に比べてしきい値
電圧が低くなる。これを利用して、各ＭＩＳＦＥＴに応
じてしきい値電圧を設定しても良い。すなわち、しきい
値電圧を相対的に低くしたいＭＩＳＦＥＴは、そのゲー
ト電極をゲート電極３Ａ、３Ａのように配置し、しきい
値電圧を相対的に高くしたいＭＩＳＦＥＴは、そのゲー
ト電極をゲート電極３Ｂ、３Ｂのように配置すれば良
い。これにより、ＭＩＳＦＥＴのしきい値電圧を調整す
ることが可能となる。
後、半導体基板１に熱処理を施すことにより、半導体基
板１に導入した不純物の電気的活性化を図り、図１６に
示すように、半導体基板１にｎＭＩＳＦＥＴＱｎとｐＭ
ＩＳＦＥＴＱｐとを形成する。ここで、ドレイン用の半
導体領域側だけにポケット領域５が形成されるＭＩＳＦ
ＥＴと、ソース・ドレインの両方の半導体領域側にポケ
ット領域５が形成されるＭＩＳＦＥＴとではしきい値電
圧が異なり、ポケット領域５がドレイン側だけにある方
がソース・ドレインの両方にある場合に比べてしきい値
電圧が低くなる。これを利用して、各ＭＩＳＦＥＴに応
じてしきい値電圧を設定しても良い。すなわち、しきい
値電圧を相対的に低くしたいＭＩＳＦＥＴは、そのゲー
ト電極をゲート電極３Ａ、３Ａのように配置し、しきい
値電圧を相対的に高くしたいＭＩＳＦＥＴは、そのゲー
ト電極をゲート電極３Ｂ、３Ｂのように配置すれば良
い。これにより、ＭＩＳＦＥＴのしきい値電圧を調整す
ることが可能となる。
【００４７】次いで、図１７に示すように、半導体基板
１の主面上に、例えば酸化シリコン膜からなる絶縁膜１
２ａをＣＶＤ法等によって被着した後、それをＣＭＰ法
等によって研磨する。続いて、図１８に示すように、そ
の絶縁膜１２ａに、半導体領域６ｎ、６ｐが露出するよ
うな接続孔１３a を形成した後、その絶縁膜１２ａ上お
よび接続孔１３ａ内に、例えばアルミニウムまたはアル
ミニウム合金からなる導体膜あるいはチタン系の金属膜
とアルミニウムとを順にスパッタリング法等によって被
着し、さらに、それをフォトリソグラフィ技術およびド
ライエッチング技術によってパターニングすることによ
り、第１層配線１４ａを形成する。その後、通常の半導
体装置の製造工程を経て、半導体基板１にｎＭＩＳＦＥ
ＴＱｎとｐＭＩＳＦＥＴＱｐとを設けている半導体装置
を製造する。
１の主面上に、例えば酸化シリコン膜からなる絶縁膜１
２ａをＣＶＤ法等によって被着した後、それをＣＭＰ法
等によって研磨する。続いて、図１８に示すように、そ
の絶縁膜１２ａに、半導体領域６ｎ、６ｐが露出するよ
うな接続孔１３a を形成した後、その絶縁膜１２ａ上お
よび接続孔１３ａ内に、例えばアルミニウムまたはアル
ミニウム合金からなる導体膜あるいはチタン系の金属膜
とアルミニウムとを順にスパッタリング法等によって被
着し、さらに、それをフォトリソグラフィ技術およびド
ライエッチング技術によってパターニングすることによ
り、第１層配線１４ａを形成する。その後、通常の半導
体装置の製造工程を経て、半導体基板１にｎＭＩＳＦＥ
ＴＱｎとｐＭＩＳＦＥＴＱｐとを設けている半導体装置
を製造する。
【００４８】このように、本実施の形態によれば、ｐＭ
ＩＳＦＥＴＱｐおよびｎＭＩＳＦＥＴＱｎの動作信頼性
を損なうことなく、また、製造工程を追加したり、複雑
な製造技術を導入したりすることなく、素子や配線の配
置間隔を狭めることができる。このための、小型で高性
能な半導体装置を低コストで提供することが可能とな
る。
ＩＳＦＥＴＱｐおよびｎＭＩＳＦＥＴＱｎの動作信頼性
を損なうことなく、また、製造工程を追加したり、複雑
な製造技術を導入したりすることなく、素子や配線の配
置間隔を狭めることができる。このための、小型で高性
能な半導体装置を低コストで提供することが可能とな
る。
【００４９】（実施の形態２）次に、本発明の他の実施
の形態を説明する前に、本実施の形態にかかる本発明の
技術思想を図１９〜図２２によって説明する。なお、図
１９においては図面を見易くするためゲート電極に斜線
のハッチングを付す。また、図２０〜図２２の（ａ）は
図１９のＡ−Ａ線の断面に対応し、図２０〜図２２の
（ｂ）は図１９のＢ−Ｂ線の断面に対応している。
の形態を説明する前に、本実施の形態にかかる本発明の
技術思想を図１９〜図２２によって説明する。なお、図
１９においては図面を見易くするためゲート電極に斜線
のハッチングを付す。また、図２０〜図２２の（ａ）は
図１９のＡ−Ａ線の断面に対応し、図２０〜図２２の
（ｂ）は図１９のＢ−Ｂ線の断面に対応している。
【００５０】ここで説明する本発明の技術思想は、基本
的に前記実施の形態１で説明した技術思想と同じで、短
チャネル効果抑制用の不純物をＭＩＳＦＥＴのドレイン
側だけに設けることでゲート電極の配置密度の向上を図
るものであるが、ここでは、その技術思想を半導体装置
に適用した場合におけるゲート電極の配置について説明
する。図１９は、それを示した図である。各ゲート電極
３は、例えば平面コの字状に形成され、例えば図１９の
縦方向に３個、同図の横方向に２個並んで配置されてい
る。図１９の縦方向に並ぶ３個のゲート電極３のパター
ンは、それぞれが同じ方向を向いて配置されており、そ
の隣接間隔が、前記実施の形態１で説明した最小ゲート
隣接間隔よりも狭くなっている。これにより、ゲート電
極３の高密度配置が可能となっている。したがって、図
１９の縦方向の寸法を縮小することができる。
的に前記実施の形態１で説明した技術思想と同じで、短
チャネル効果抑制用の不純物をＭＩＳＦＥＴのドレイン
側だけに設けることでゲート電極の配置密度の向上を図
るものであるが、ここでは、その技術思想を半導体装置
に適用した場合におけるゲート電極の配置について説明
する。図１９は、それを示した図である。各ゲート電極
３は、例えば平面コの字状に形成され、例えば図１９の
縦方向に３個、同図の横方向に２個並んで配置されてい
る。図１９の縦方向に並ぶ３個のゲート電極３のパター
ンは、それぞれが同じ方向を向いて配置されており、そ
の隣接間隔が、前記実施の形態１で説明した最小ゲート
隣接間隔よりも狭くなっている。これにより、ゲート電
極３の高密度配置が可能となっている。したがって、図
１９の縦方向の寸法を縮小することができる。
【００５１】一方、図１９の横方向に並ぶ２個のゲート
電極３のパターンは、その開口側が逆方向を向くよう
に、活性領域Ｌにおける図１９の横方向の中心線を境と
して左右に対称に配置されており、その隣接間隔が、最
小ゲート隣接間隔よりも広くなっている。各ゲート電極
３は活性領域Ｌに平面的に重なるように配置されてい
る。ゲート電極３と活性領域Ｌとが平面的に重なる領域
にＭＩＳＦＥＴＱのチャネルが形成される。ゲート電極
３の平面形状を、例えばコの字状としたのは、例えば次
の通りである。第１は、小さな占有面積で、大きなゲー
ト幅をかせぎ、大きな駆動能力を得るためである。第２
は、活性領域Ｌの一部をゲート電極３のパターンにより
平面的に分離してその分離領域にＭＩＳＦＥＴＱのドレ
イン用の半導体領域６Ｄを形成することで、ドレイン用
の半導体領域６Ｄを孤立させるためである。ゲート電極
３の平面形状は、このような要求を満足すれば良く、例
えば平面環状でも良い。このように活性領域Ｌにおいて
はゲート電極３に取り囲まれた位置にドレイン用の半導
体領域６Ｄが形成される。そして、それ以外の領域に
は、ＭＩＳＦＥＴのソース用の半導体領域６Ｓが形成さ
れている。すなわち、ソース用の半導体領域６Ｓは、各
ＭＩＳＦＥＴＱに共有のソース用の半導体領域となって
いる。これにより、ＭＩＳＦＥＴの各々が別々にソース
用の半導体領域を持つ場合に比べてＭＩＳＦＥＴの占有
面積を小さくできる。したがって、図１９の横方向の寸
法を縮小できる。符号の１３ｇはゲート電極３と第１層
配線とを接続する接続孔を示している。この接続孔１３
ｇはゲート電極３の端部に形成されている。また、符号
の１３ｄはドレイン用の半導体領域と第１層配線とを接
続する接続孔を示している。また、符号の１３ｓはソー
ス用の半導体領域１３Ｓと第１層配線との接続孔を示し
ている。この接続孔１３ｓは、ゲート電極３毎（ＭＩＳ
ＦＥＴＱ毎）に対応して配置されている。これにより、
各ＭＩＳＦＥＴＱに供給されるソースの電位を安定させ
ることが可能となる。また、この接続孔１３ｓは、図１
９の横方向に隣接するゲート電極３の間に配置されてい
る。図１９の縦方向に隣接するゲート電極３間は上記の
ように最小ゲート隣接間隔よりも狭くしてあり、ソース
用の半導体領域６Ｓとの導通を取るのが難しいからであ
る。
電極３のパターンは、その開口側が逆方向を向くよう
に、活性領域Ｌにおける図１９の横方向の中心線を境と
して左右に対称に配置されており、その隣接間隔が、最
小ゲート隣接間隔よりも広くなっている。各ゲート電極
３は活性領域Ｌに平面的に重なるように配置されてい
る。ゲート電極３と活性領域Ｌとが平面的に重なる領域
にＭＩＳＦＥＴＱのチャネルが形成される。ゲート電極
３の平面形状を、例えばコの字状としたのは、例えば次
の通りである。第１は、小さな占有面積で、大きなゲー
ト幅をかせぎ、大きな駆動能力を得るためである。第２
は、活性領域Ｌの一部をゲート電極３のパターンにより
平面的に分離してその分離領域にＭＩＳＦＥＴＱのドレ
イン用の半導体領域６Ｄを形成することで、ドレイン用
の半導体領域６Ｄを孤立させるためである。ゲート電極
３の平面形状は、このような要求を満足すれば良く、例
えば平面環状でも良い。このように活性領域Ｌにおいて
はゲート電極３に取り囲まれた位置にドレイン用の半導
体領域６Ｄが形成される。そして、それ以外の領域に
は、ＭＩＳＦＥＴのソース用の半導体領域６Ｓが形成さ
れている。すなわち、ソース用の半導体領域６Ｓは、各
ＭＩＳＦＥＴＱに共有のソース用の半導体領域となって
いる。これにより、ＭＩＳＦＥＴの各々が別々にソース
用の半導体領域を持つ場合に比べてＭＩＳＦＥＴの占有
面積を小さくできる。したがって、図１９の横方向の寸
法を縮小できる。符号の１３ｇはゲート電極３と第１層
配線とを接続する接続孔を示している。この接続孔１３
ｇはゲート電極３の端部に形成されている。また、符号
の１３ｄはドレイン用の半導体領域と第１層配線とを接
続する接続孔を示している。また、符号の１３ｓはソー
ス用の半導体領域１３Ｓと第１層配線との接続孔を示し
ている。この接続孔１３ｓは、ゲート電極３毎（ＭＩＳ
ＦＥＴＱ毎）に対応して配置されている。これにより、
各ＭＩＳＦＥＴＱに供給されるソースの電位を安定させ
ることが可能となる。また、この接続孔１３ｓは、図１
９の横方向に隣接するゲート電極３の間に配置されてい
る。図１９の縦方向に隣接するゲート電極３間は上記の
ように最小ゲート隣接間隔よりも狭くしてあり、ソース
用の半導体領域６Ｓとの導通を取るのが難しいからであ
る。
【００５２】このような配置において本発明の技術思想
を適用した場合について説明する。まず、図２０
（ａ）、（ｂ）は短チャネル効果抑制用の不純物の導入
工程を示している。導入条件については前記本発明の技
術思想と同じなので説明を省略する。ここでは、ゲート
電極３上にキャップ絶縁膜７が形成されている場合が示
されている。図２０（ａ）に示すように、ＭＩＳＦＥＴ
のドレイン形成領域Ｄに形成されるポケット領域５はそ
の端部がゲート電極３の端部下に入り込むように形成さ
れるが、ＭＩＳＦＥＴのソース形成領域Ｓに形成される
ポケット領域５はその端部がゲート電極３の端部下に入
り込むことなく（あるいは入り込んでもその後のソース
・ドレイン用の半導体領域からの不純物拡散で消えてし
まう程度に）形成される。しかし、図２０（ｂ）に示す
ように、同じＭＩＳＦＥＴのソース形成領域Ｓであって
も図１９のＢ−Ｂ線の断面ではポケット領域５の端部が
ゲート電極３の端部下に若干入り込むように形成され
る。すなわち、１つのＭＩＳＦＥＴのソース用の半導体
領域でもそれに近接してポケット領域５が形成される部
分と形成されない部分とが存在することになる。なお、
図２０（ｂ）でのドレイン形成領域Ｄについては同図
（ａ）と同じなので説明を省略する。
を適用した場合について説明する。まず、図２０
（ａ）、（ｂ）は短チャネル効果抑制用の不純物の導入
工程を示している。導入条件については前記本発明の技
術思想と同じなので説明を省略する。ここでは、ゲート
電極３上にキャップ絶縁膜７が形成されている場合が示
されている。図２０（ａ）に示すように、ＭＩＳＦＥＴ
のドレイン形成領域Ｄに形成されるポケット領域５はそ
の端部がゲート電極３の端部下に入り込むように形成さ
れるが、ＭＩＳＦＥＴのソース形成領域Ｓに形成される
ポケット領域５はその端部がゲート電極３の端部下に入
り込むことなく（あるいは入り込んでもその後のソース
・ドレイン用の半導体領域からの不純物拡散で消えてし
まう程度に）形成される。しかし、図２０（ｂ）に示す
ように、同じＭＩＳＦＥＴのソース形成領域Ｓであって
も図１９のＢ−Ｂ線の断面ではポケット領域５の端部が
ゲート電極３の端部下に若干入り込むように形成され
る。すなわち、１つのＭＩＳＦＥＴのソース用の半導体
領域でもそれに近接してポケット領域５が形成される部
分と形成されない部分とが存在することになる。なお、
図２０（ｂ）でのドレイン形成領域Ｄについては同図
（ａ）と同じなので説明を省略する。
【００５３】続いて、図２１（ａ）、（ｂ）は低不純物
濃度の半導体領域（前記実施の形態１で説明したｎ- 型
の半導体領域６ｎａに対応する）を形成するための不純
物の導入工程を示している。導入条件については前記実
施の形態１で説明したのと同じなので説明を省略する。
低不純物濃度の半導体領域はホットエレクトロン効果の
抑制や寄生抵抗の低減に有効であるが、その他に、例え
ば次のような場合に有効である。後述するようにソース
・ドレイン形成用の不純物はゲート電極３とその側面に
形成されたサイドウォールをマスクとして半導体基板１
に打ち込まれる。このため、それによって形成される半
導体領域はゲート電極３から平面的に離れている。その
場合に、その後の熱処理等による不純物拡散でゲート電
極３とソース・ドレイン用の半導体領域との平面的な距
離が動作上問題無い程度まで縮まれば良いが、縮まらな
い場合には動作不良となる場合が生じる。近年は熱処理
温度が低くなる傾向にあるので、その場合に問題とな
る。このような場合には、そのソース・ドレイン用の半
導体領域とゲート電極３との間に、ソース・ドレイン用
の半導体領域と同一導電型の低不純物濃度の半導体領域
を設ければ、そのような動作不良を回避できる。
濃度の半導体領域（前記実施の形態１で説明したｎ- 型
の半導体領域６ｎａに対応する）を形成するための不純
物の導入工程を示している。導入条件については前記実
施の形態１で説明したのと同じなので説明を省略する。
低不純物濃度の半導体領域はホットエレクトロン効果の
抑制や寄生抵抗の低減に有効であるが、その他に、例え
ば次のような場合に有効である。後述するようにソース
・ドレイン形成用の不純物はゲート電極３とその側面に
形成されたサイドウォールをマスクとして半導体基板１
に打ち込まれる。このため、それによって形成される半
導体領域はゲート電極３から平面的に離れている。その
場合に、その後の熱処理等による不純物拡散でゲート電
極３とソース・ドレイン用の半導体領域との平面的な距
離が動作上問題無い程度まで縮まれば良いが、縮まらな
い場合には動作不良となる場合が生じる。近年は熱処理
温度が低くなる傾向にあるので、その場合に問題とな
る。このような場合には、そのソース・ドレイン用の半
導体領域とゲート電極３との間に、ソース・ドレイン用
の半導体領域と同一導電型の低不純物濃度の半導体領域
を設ければ、そのような動作不良を回避できる。
【００５４】図２１（ａ）に示すように、低不純物濃度
の半導体領域６ａは、ポケット領域５よりは断面的には
浅く、かつ、平面的には狭い不純物分布を持つように形
成される。この場合、ドレイン形成領域では、ポケット
領域５が低不純物濃度の半導体領域６ａの周囲（側面お
よび底面）を取り囲むように残されるが、最小ゲート隣
接間隔におけるソース形成領域Ｓでは、ポケット領域５
の導電型が打ち消されほぼ消失している（この段階では
低不純物濃度の半導体領域６ａの底面側には残され
る）。しかし、図２１（ｂ）に示すように、同じＭＩＳ
ＦＥＴのソース形成領域Ｓであっても図１９のＢ−Ｂ線
の断面では、ポケット領域５が低不純物濃度の半導体領
域６ａの一側面および底面側に残されている。なお、図
２１（ｂ）でのドレイン形成領域Ｄ側については同図
（ａ）と同じなので説明を省略する。
の半導体領域６ａは、ポケット領域５よりは断面的には
浅く、かつ、平面的には狭い不純物分布を持つように形
成される。この場合、ドレイン形成領域では、ポケット
領域５が低不純物濃度の半導体領域６ａの周囲（側面お
よび底面）を取り囲むように残されるが、最小ゲート隣
接間隔におけるソース形成領域Ｓでは、ポケット領域５
の導電型が打ち消されほぼ消失している（この段階では
低不純物濃度の半導体領域６ａの底面側には残され
る）。しかし、図２１（ｂ）に示すように、同じＭＩＳ
ＦＥＴのソース形成領域Ｓであっても図１９のＢ−Ｂ線
の断面では、ポケット領域５が低不純物濃度の半導体領
域６ａの一側面および底面側に残されている。なお、図
２１（ｂ）でのドレイン形成領域Ｄ側については同図
（ａ）と同じなので説明を省略する。
【００５５】続いて、図２２（ａ）、（ｂ）は低不純物
濃度の半導体領域６ａよりも高い不純物濃度を有し、か
つ、同一導電型の高不純物濃度の半導体領域（前記実施
の形態１で説明したｎ+ 型の半導体領域６ｎａやｐ+ 型
の半導体領域６ｐに対応する）を形成するための不純物
の導入工程を示している。導入条件については前記実施
の形態１で説明したのと同じなので説明を省略する。ま
た、不純物導入に先立って、前記実施の形態１で説明し
たようにしてゲート電極３およびキャップ絶縁膜７の側
面にサイドウォール１１が形成されている。
濃度の半導体領域６ａよりも高い不純物濃度を有し、か
つ、同一導電型の高不純物濃度の半導体領域（前記実施
の形態１で説明したｎ+ 型の半導体領域６ｎａやｐ+ 型
の半導体領域６ｐに対応する）を形成するための不純物
の導入工程を示している。導入条件については前記実施
の形態１で説明したのと同じなので説明を省略する。ま
た、不純物導入に先立って、前記実施の形態１で説明し
たようにしてゲート電極３およびキャップ絶縁膜７の側
面にサイドウォール１１が形成されている。
【００５６】図２２（ａ）に示すように、高不純物濃度
の半導体領域６ｂは、低不純物濃度の半導体領域６ａお
よびポケット領域５よりも断面的には深いが、平面的に
は狭い不純物分布を持つように形成される。この場合、
ドレイン形成領域Ｄでは、ポケット領域５が低不純物濃
度の半導体領域６ａを囲むように残されるが、最小ゲー
ト隣接間隔におけるソース形成領域Ｓでは、ポケット領
域５の導電型が打ち消され消失している。しかし、図２
２（ｂ）に示すように、同じＭＩＳＦＥＴのソース形成
領域Ｓであっても図１９のＢ−Ｂ線の断面では、ポケッ
ト領域５が高不純物濃度の半導体領域６ａの一側面側
に、低不純物濃度の半導体領域６ａを囲むように残され
ている。なお、図２２（ｂ）でのドレイン形成領域Ｄ側
については同図（ａ）と同じなので説明を省略する。
の半導体領域６ｂは、低不純物濃度の半導体領域６ａお
よびポケット領域５よりも断面的には深いが、平面的に
は狭い不純物分布を持つように形成される。この場合、
ドレイン形成領域Ｄでは、ポケット領域５が低不純物濃
度の半導体領域６ａを囲むように残されるが、最小ゲー
ト隣接間隔におけるソース形成領域Ｓでは、ポケット領
域５の導電型が打ち消され消失している。しかし、図２
２（ｂ）に示すように、同じＭＩＳＦＥＴのソース形成
領域Ｓであっても図１９のＢ−Ｂ線の断面では、ポケッ
ト領域５が高不純物濃度の半導体領域６ａの一側面側
に、低不純物濃度の半導体領域６ａを囲むように残され
ている。なお、図２２（ｂ）でのドレイン形成領域Ｄ側
については同図（ａ）と同じなので説明を省略する。
【００５７】次に、本発明の技術思想を、例えばＤＲＡ
Ｍ（Dynamic Random Access Memory）に適用した場合に
ついて説明する。
Ｍ（Dynamic Random Access Memory）に適用した場合に
ついて説明する。
【００５８】図２３はそのＤＲＡＭ要部の等価回路図を
示している。図示のように、このＤＲＡＭのメモリ領域
Ｍは、行方向に延在する複数のワード線ＷＬ（ＷＬn-1
、ＷＬn 、ＷＬn+1 …）と列方向に延在する複数のビ
ット線ＢＬおよびそれらの交点に配置された複数のメモ
リセルＭＣによって構成されている。１ビットの情報を
記憶する１個のメモリセルＭＣは、１個の情報蓄積用容
量素子Ｃとこれに直列に接続された１個のメモリセル選
択ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選
択ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報
蓄積用容量素子Ｃと電気的に接続され、他方はビット線
ＢＬと電気的に接続されている。ワード線ＷＬの一端
は、ワードドライバＷＤに接続されている。
示している。図示のように、このＤＲＡＭのメモリ領域
Ｍは、行方向に延在する複数のワード線ＷＬ（ＷＬn-1
、ＷＬn 、ＷＬn+1 …）と列方向に延在する複数のビ
ット線ＢＬおよびそれらの交点に配置された複数のメモ
リセルＭＣによって構成されている。１ビットの情報を
記憶する１個のメモリセルＭＣは、１個の情報蓄積用容
量素子Ｃとこれに直列に接続された１個のメモリセル選
択ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選
択ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報
蓄積用容量素子Ｃと電気的に接続され、他方はビット線
ＢＬと電気的に接続されている。ワード線ＷＬの一端
は、ワードドライバＷＤに接続されている。
【００５９】ビット線ＢＬの一端には、直接周辺回路領
域（図２３の左側）のセンスアンプ回路ＳＡ、プリチャ
ージ回路ＰＣおよびＩ／Ｏスイッチ回路ＳＷ等が電気的
に接続されている。センスアンプ回路ＳＡは、メモリセ
ルＭＣに記憶された情報を検出し、かつ、増幅して出力
回路に伝送する回路である。各センスアンプＳＡは、Ｃ
ＭＩＳ（Complimentary MIS ）構造となっており、２つ
のｎＭＩＳＦＥＴＱｎｓと２つのｐＭＩＳＦＥＴＱｐｓ
とで構成されている。この２つのｎＭＩＳＦＥＴＱｎｓ
と２つのｐＭＩＳＦＥＴＱｐｓとは隣接するビット線Ｂ
Ｌ間に電気的に接続されている。
域（図２３の左側）のセンスアンプ回路ＳＡ、プリチャ
ージ回路ＰＣおよびＩ／Ｏスイッチ回路ＳＷ等が電気的
に接続されている。センスアンプ回路ＳＡは、メモリセ
ルＭＣに記憶された情報を検出し、かつ、増幅して出力
回路に伝送する回路である。各センスアンプＳＡは、Ｃ
ＭＩＳ（Complimentary MIS ）構造となっており、２つ
のｎＭＩＳＦＥＴＱｎｓと２つのｐＭＩＳＦＥＴＱｐｓ
とで構成されている。この２つのｎＭＩＳＦＥＴＱｎｓ
と２つのｐＭＩＳＦＥＴＱｐｓとは隣接するビット線Ｂ
Ｌ間に電気的に接続されている。
【００６０】また、プリチャージ回路ＰＣは、動作時に
ビット線ＢＬの電位の所定の電位に設定する回路で、３
つのｎＭＩＳＦＥＴＱｎｐで構成されており、互いに隣
接するビット線ＢＬ間に電気的に接続されている。さら
に、Ｉ／Ｏスイッチ回路ＳＷは、列選択線ＹＳからの信
号に基づいて所定のビット線ＢＬからの信号を入出力回
路に伝送する回路であり、２つのｎＭＩＳＦＥＴＱｎｙ
で構成されている。なお、ＶBBは基板電位を示してい
る。また、ＱｓｈはシェアードＭＩＳＦＥＴを示してい
る。
ビット線ＢＬの電位の所定の電位に設定する回路で、３
つのｎＭＩＳＦＥＴＱｎｐで構成されており、互いに隣
接するビット線ＢＬ間に電気的に接続されている。さら
に、Ｉ／Ｏスイッチ回路ＳＷは、列選択線ＹＳからの信
号に基づいて所定のビット線ＢＬからの信号を入出力回
路に伝送する回路であり、２つのｎＭＩＳＦＥＴＱｎｙ
で構成されている。なお、ＶBBは基板電位を示してい
る。また、ＱｓｈはシェアードＭＩＳＦＥＴを示してい
る。
【００６１】また、図２４は図２３の回路部分における
要部平面図を示し、図２５は図２４と同一平面位置座標
で、かつ、図２４の層よりも上層の平面図を示してい
る。
要部平面図を示し、図２５は図２４と同一平面位置座標
で、かつ、図２４の層よりも上層の平面図を示してい
る。
【００６２】メモリ領域Ｍには、複数の活性領域Ｌｍが
配置されている。各活性領域Ｌｍは、例えば平面長方形
状に形成されている。この活性領域Ｌｍの外形は分離部
４によって規定されている。各活性領域Ｌｍには２個分
のメモリセル選択ＭＩＳＦＥＴにおけるソース・ドレイ
ン用の半導体領域が形成される。なお、メモリ領域Ｍは
ガードリングＧによって取り囲まれている。
配置されている。各活性領域Ｌｍは、例えば平面長方形
状に形成されている。この活性領域Ｌｍの外形は分離部
４によって規定されている。各活性領域Ｌｍには２個分
のメモリセル選択ＭＩＳＦＥＴにおけるソース・ドレイ
ン用の半導体領域が形成される。なお、メモリ領域Ｍは
ガードリングＧによって取り囲まれている。
【００６３】また、メモリ領域Ｍの第１配線層には複数
のビット線ＢＬが配置されている。このビット線ＢＬ
は、図２４の縦方向（ビット線ＢＬに交差する方向）に
隣接する活性領域Ｌｍの間に配置されている。各ビット
線ＢＬは図２４および図２５の横方向（活性領域Ｌｍの
延在方向）に延在し、その端部が接続孔１３ａ1 を通じ
てシェアードＭＩＳＦＥＴＱｓｈの半導体領域１５ｄと
電気的に接続されて周辺回路と電気的に接続されてい
る。なお、ビット線ＢＬは図２５に示すように第１配線
層に形成されているが、位置関係を分かり易くするため
に図２４にも図示した。
のビット線ＢＬが配置されている。このビット線ＢＬ
は、図２４の縦方向（ビット線ＢＬに交差する方向）に
隣接する活性領域Ｌｍの間に配置されている。各ビット
線ＢＬは図２４および図２５の横方向（活性領域Ｌｍの
延在方向）に延在し、その端部が接続孔１３ａ1 を通じ
てシェアードＭＩＳＦＥＴＱｓｈの半導体領域１５ｄと
電気的に接続されて周辺回路と電気的に接続されてい
る。なお、ビット線ＢＬは図２５に示すように第１配線
層に形成されているが、位置関係を分かり易くするため
に図２４にも図示した。
【００６４】シェアードＭＩＳＦＥＴＱｓｈは、図２４
の縦方向（ビット線ＢＬに交差する方向）に沿って複数
個配置されている。各シェアードＭＩＳＦＥＴＱｓｈ
は、ｎＭＩＳＦＥＴで構成されており、ソース・ドレイ
ン用の半導体領域１５ｄとゲート電極１５ｇとを有して
いる。ゲート電極１５ｇは複数のシェアードＭＩＳＦＥ
ＴＱｓｈに共通となっている。シェアードＭＩＳＦＥＴ
Ｑｓｈの他方の半導体領域１５ｄはプリチャージ回路Ｐ
Ｃの半導体領域１６ｄと一体的に形成されている。
の縦方向（ビット線ＢＬに交差する方向）に沿って複数
個配置されている。各シェアードＭＩＳＦＥＴＱｓｈ
は、ｎＭＩＳＦＥＴで構成されており、ソース・ドレイ
ン用の半導体領域１５ｄとゲート電極１５ｇとを有して
いる。ゲート電極１５ｇは複数のシェアードＭＩＳＦＥ
ＴＱｓｈに共通となっている。シェアードＭＩＳＦＥＴ
Ｑｓｈの他方の半導体領域１５ｄはプリチャージ回路Ｐ
Ｃの半導体領域１６ｄと一体的に形成されている。
【００６５】プリチャージ回路ＰＣは、図２４の縦方向
に沿って複数個配置されている。各プリチャージ回路Ｐ
Ｃは、４本のビット線ＢＬに１個の割合で配置されてい
る。すなわち、プリチャージ回路ＰＣの配置間隔はメモ
リ領域Ｍの間隔で規定されるため、他の周辺回路よりも
加工寸法が小さい。プリチャージ回路ＰＣのｎＭＩＳＦ
ＥＴＱｎｐは、ソース・ドレイン用の半導体領域１６ｄ
とゲート電極１６ｇとを有している。ゲート電極１６ｇ
は、各プリチャージ回路ＰＣ内および各プリチャージ回
路ＰＣ間で共通となっている。
に沿って複数個配置されている。各プリチャージ回路Ｐ
Ｃは、４本のビット線ＢＬに１個の割合で配置されてい
る。すなわち、プリチャージ回路ＰＣの配置間隔はメモ
リ領域Ｍの間隔で規定されるため、他の周辺回路よりも
加工寸法が小さい。プリチャージ回路ＰＣのｎＭＩＳＦ
ＥＴＱｎｐは、ソース・ドレイン用の半導体領域１６ｄ
とゲート電極１６ｇとを有している。ゲート電極１６ｇ
は、各プリチャージ回路ＰＣ内および各プリチャージ回
路ＰＣ間で共通となっている。
【００６６】センスアンプ回路ＳＡも、図２４の縦方向
に沿って複数個配置されている。センスアンプ回路ＳＡ
を構成するｎＭＩＳＦＥＴＱｎｓとｐＭＩＳＦＥＴＱｐ
ｓとは、ウエル給電領域Ｗを挟んで図２４の左右に配置
されている。センスアンプ回路ＳＡは、プリチャージ回
路ＰＣと同様に４本のビット線ＢＬに１個の割合で配置
されている。上記した本発明の技術思想はこのセンスア
ンプ回路ＳＡに適用されている。これは、センスアンプ
回路ＳＡの配置間隔もプリチャージ回路ＰＣと同様にメ
モリ領域Ｍの間隔で規定され他の周辺回路よりも加工寸
法が小さいので、通常の配置ではセンスアンプ回路ＳＡ
におけるＭＩＳＦＥＴのドレイン側およびソース側の両
方にポケット領域を形成できないからである。他方、そ
のポケット領域を形成しようとすると隣接するセンスア
ンプ回路ＳＡの間隔を広げなければならず、メモリ領域
Ｍにおける隣接素子間隔も大きくしなければならないか
らである。そこで、上記本発明の技術思想（図１９〜図
２２等参照）を用いることで、製造工程の増加や高度で
複雑な技術の導入を行うことなく、信頼性の確保と配置
間隔の縮小との両方の要求に対応できる。上記したよう
に、ポケット領域をドレイン領域側だけに設け、ソース
領域側に設けない構造とすると、ソース・ドレインの両
方にポケット領域を設けたＭＩＳＦＥＴに比べて、ＭＩ
ＳＦＥＴのしきい値電圧が下がる。しかし、センスアン
プ回路ＳＡでは、そのＭＩＳＦＥＴＱｎｓ、Ｑｐｓにお
けるゲート電極３のゲート長が他の回路よりも長く設計
されていることや半導体基板１からバックバイアス電圧
を印加することでしきい値電圧を調整することが可能な
構造となっていることから特に性能劣化の問題も生じな
い。
に沿って複数個配置されている。センスアンプ回路ＳＡ
を構成するｎＭＩＳＦＥＴＱｎｓとｐＭＩＳＦＥＴＱｐ
ｓとは、ウエル給電領域Ｗを挟んで図２４の左右に配置
されている。センスアンプ回路ＳＡは、プリチャージ回
路ＰＣと同様に４本のビット線ＢＬに１個の割合で配置
されている。上記した本発明の技術思想はこのセンスア
ンプ回路ＳＡに適用されている。これは、センスアンプ
回路ＳＡの配置間隔もプリチャージ回路ＰＣと同様にメ
モリ領域Ｍの間隔で規定され他の周辺回路よりも加工寸
法が小さいので、通常の配置ではセンスアンプ回路ＳＡ
におけるＭＩＳＦＥＴのドレイン側およびソース側の両
方にポケット領域を形成できないからである。他方、そ
のポケット領域を形成しようとすると隣接するセンスア
ンプ回路ＳＡの間隔を広げなければならず、メモリ領域
Ｍにおける隣接素子間隔も大きくしなければならないか
らである。そこで、上記本発明の技術思想（図１９〜図
２２等参照）を用いることで、製造工程の増加や高度で
複雑な技術の導入を行うことなく、信頼性の確保と配置
間隔の縮小との両方の要求に対応できる。上記したよう
に、ポケット領域をドレイン領域側だけに設け、ソース
領域側に設けない構造とすると、ソース・ドレインの両
方にポケット領域を設けたＭＩＳＦＥＴに比べて、ＭＩ
ＳＦＥＴのしきい値電圧が下がる。しかし、センスアン
プ回路ＳＡでは、そのＭＩＳＦＥＴＱｎｓ、Ｑｐｓにお
けるゲート電極３のゲート長が他の回路よりも長く設計
されていることや半導体基板１からバックバイアス電圧
を印加することでしきい値電圧を調整することが可能な
構造となっていることから特に性能劣化の問題も生じな
い。
【００６７】センスアンプ回路ＳＡのｎＭＩＳＦＥＴＱ
ｎｓおよびｐＭＩＳＦＥＴＱｐｓは、ソース用の半導体
領域６Ｓとドレイン用の半導体領域６Ｄとゲート電極３
とを有している。ｎＭＩＳＦＥＴＱｎｓのソース用の半
導体領域６Ｓおよびドレイン用の半導体領域６Ｄはｎ型
に設定されている。ｐＭＩＳＦＥＴＱｐｓのソース用の
半導体領域６Ｓおよびドレイン用の半導体領域６Ｄはｐ
型に設定されている。ｎＭＩＳＦＥＴＱｎｓおよびｐＭ
ＩＳＦＥＴＱｐｓのドレイン用の半導体領域６Ｄは接続
孔１３ｄを通じて上層の第１層配線１４ａと電気的に接
続されている。また、ｎＭＩＳＦＥＴＱｎｓおよびｐＭ
ＩＳＦＥＴＱｐｓソース用の半導体領域６Ｓは接続孔１
３ｓを通じて上層の第１層配線１４ｂと電気的に接続さ
れている。ソース用の半導体領域６Ｓは上記したのと同
様に各ＭＩＳＦＥＴに共通の領域となっている。これに
より寸法縮小が可能である。センスアンプ回路ＳＡのＭ
ＩＳＦＥＴにおけるゲート電極３の長さ（ゲート長）
は、しきい値電圧のばらつきを抑えるために他のロジッ
ク回路のＭＩＳＦＥＴの長さ（ゲート長、例えば0.３２
μｍ程度）よりも長く、例えば0.４μｍ程度である。な
お、センスアンプ回路ＳＡの各ｎＭＩＳＦＥＴＱｎｓお
よびｐＭＩＳＦＥＴＱｐｓのレイアウト等は上記図１９
を用いて説明したのと同じなので説明を省略する。
ｎｓおよびｐＭＩＳＦＥＴＱｐｓは、ソース用の半導体
領域６Ｓとドレイン用の半導体領域６Ｄとゲート電極３
とを有している。ｎＭＩＳＦＥＴＱｎｓのソース用の半
導体領域６Ｓおよびドレイン用の半導体領域６Ｄはｎ型
に設定されている。ｐＭＩＳＦＥＴＱｐｓのソース用の
半導体領域６Ｓおよびドレイン用の半導体領域６Ｄはｐ
型に設定されている。ｎＭＩＳＦＥＴＱｎｓおよびｐＭ
ＩＳＦＥＴＱｐｓのドレイン用の半導体領域６Ｄは接続
孔１３ｄを通じて上層の第１層配線１４ａと電気的に接
続されている。また、ｎＭＩＳＦＥＴＱｎｓおよびｐＭ
ＩＳＦＥＴＱｐｓソース用の半導体領域６Ｓは接続孔１
３ｓを通じて上層の第１層配線１４ｂと電気的に接続さ
れている。ソース用の半導体領域６Ｓは上記したのと同
様に各ＭＩＳＦＥＴに共通の領域となっている。これに
より寸法縮小が可能である。センスアンプ回路ＳＡのＭ
ＩＳＦＥＴにおけるゲート電極３の長さ（ゲート長）
は、しきい値電圧のばらつきを抑えるために他のロジッ
ク回路のＭＩＳＦＥＴの長さ（ゲート長、例えば0.３２
μｍ程度）よりも長く、例えば0.４μｍ程度である。な
お、センスアンプ回路ＳＡの各ｎＭＩＳＦＥＴＱｎｓお
よびｐＭＩＳＦＥＴＱｐｓのレイアウト等は上記図１９
を用いて説明したのと同じなので説明を省略する。
【００６８】Ｉ／Ｏスイッチ回路ＳＷも、図２４の縦方
向に沿って複数個配置されている。Ｉ／Ｏスイッチ回路
ＳＷのｎＭＩＳＦＥＴＱｎｙは、ソース・ドレイン用の
半導体領域１７ｄとゲート電極１７ｇとを有している。
ゲート電極１７ｇは、各Ｉ／Ｏスイッチ回路ＳＷ内で共
通となっている。なお、図２５の第１層配線１４ａ、１
４ｂは、ビット線ＢＬの延在方向と同じ方向に延在され
ており、ビット線ＢＬと同工程時に形成されている。こ
の上層の第２層配線は第１層配線１４ａの延在方向に対
して交差する方向に延在されている。
向に沿って複数個配置されている。Ｉ／Ｏスイッチ回路
ＳＷのｎＭＩＳＦＥＴＱｎｙは、ソース・ドレイン用の
半導体領域１７ｄとゲート電極１７ｇとを有している。
ゲート電極１７ｇは、各Ｉ／Ｏスイッチ回路ＳＷ内で共
通となっている。なお、図２５の第１層配線１４ａ、１
４ｂは、ビット線ＢＬの延在方向と同じ方向に延在され
ており、ビット線ＢＬと同工程時に形成されている。こ
の上層の第２層配線は第１層配線１４ａの延在方向に対
して交差する方向に延在されている。
【００６９】次に、本発明の技術思想を、上記ＤＲＡＭ
（Dynamic Random Access Memory）またはＦＲＡＭ（Fe
rroelectric RAM ；強誘電体メモリ）の製造方法に適用
した場合の一例を説明する。なお、これ以降の説明で用
いる図中のＮＷはｎウエル給電領域を示し、ＰＷはｐウ
エル給電領域を示している。
（Dynamic Random Access Memory）またはＦＲＡＭ（Fe
rroelectric RAM ；強誘電体メモリ）の製造方法に適用
した場合の一例を説明する。なお、これ以降の説明で用
いる図中のＮＷはｎウエル給電領域を示し、ＰＷはｐウ
エル給電領域を示している。
【００７０】図２６は本実施の形態の半導体装置の製造
工程中における半導体基板の要部断面図を示している。
半導体基板（この段階では複数の半導体チップの形成領
域を一体として持つ半導体ウエハ）１の主面には前記実
施の形態１と同様にして分離部４が形成されている。な
お、分離部４は素子間の分離機能と素子内のウエル給電
部と素子領域とを分離する機能を有している。
工程中における半導体基板の要部断面図を示している。
半導体基板（この段階では複数の半導体チップの形成領
域を一体として持つ半導体ウエハ）１の主面には前記実
施の形態１と同様にして分離部４が形成されている。な
お、分離部４は素子間の分離機能と素子内のウエル給電
部と素子領域とを分離する機能を有している。
【００７１】まず、このような半導体基板１の主面上
に、図２７に示すように、埋め込みウエル形成領域が露
出され、かつ、それ以外の領域が被覆されるようなフォ
トレジスト膜８ｇをパターニングした後、これをマスク
として、例えばリンまたはヒ素等のような不純物を半導
体基板１にイオン注入することにより埋め込みｎウエル
１８を形成する。
に、図２７に示すように、埋め込みウエル形成領域が露
出され、かつ、それ以外の領域が被覆されるようなフォ
トレジスト膜８ｇをパターニングした後、これをマスク
として、例えばリンまたはヒ素等のような不純物を半導
体基板１にイオン注入することにより埋め込みｎウエル
１８を形成する。
【００７２】続いて、フォトレジスト膜８ｇを除去した
後、図２８に示すように、半導体基板１の主面上に、ｎ
ＭＩＳＦＥＴの形成領域、ｐウエル給電領域ＰＷおよび
メモリ領域Ｍが露出され、かつ、ｐＭＩＳＦＥＴの形成
領域が被覆されるようなフォトレジスト膜８ｈをパター
ニングする。その後、そのフォトレジスト膜８ｈをマス
クとして、ｐウエル形成用の不純物およびｎＭＩＳＦＥ
Ｔのしきい値電圧調整用の不純物を連続してイオン注入
することによりｐウエル９を形成する。
後、図２８に示すように、半導体基板１の主面上に、ｎ
ＭＩＳＦＥＴの形成領域、ｐウエル給電領域ＰＷおよび
メモリ領域Ｍが露出され、かつ、ｐＭＩＳＦＥＴの形成
領域が被覆されるようなフォトレジスト膜８ｈをパター
ニングする。その後、そのフォトレジスト膜８ｈをマス
クとして、ｐウエル形成用の不純物およびｎＭＩＳＦＥ
Ｔのしきい値電圧調整用の不純物を連続してイオン注入
することによりｐウエル９を形成する。
【００７３】このｐウエル形成用の不純物の導入工程で
は、ウエル用、アイソレーション用および濃度調整用の
３段階に分けてイオン注入を行っている。いずれの場合
も、例えばホウ素（Ｂ）または２フッ化ホウ素（Ｂ
Ｆ2 ）等を半導体基板１に導入するが、それぞれイオン
打ち込みエネルギーを変えることで不純物濃度のピーク
深さ位置を変えている。ウエル用イオン注入工程は、不
純物を最も高いイオン打ち込みエネルギーで半導体基板
に導入する工程で、ウエルの深さ方向の基本的な不純物
濃度分布を決定している。アイソレーション用イオン注
入工程は、不純物を２番目に高いイオン打ち込みエネル
ギーで半導体基板に導入する工程で、隣接するウエル間
を電気的に分離するために行われている。さらに、濃度
調整用のイオン注入工程は、不純物を最も低いイオン打
ち込みエネルギーで半導体基板に導入する工程で、ウエ
ルに形成されるＭＩＳＦＥＴのソース・ドレイン間のリ
ーク電流を抑制するために行われている。また、ｎＭＩ
ＳＦＥＴのしきい値電圧調整用の不純物の導入工程で
は、例えばホウ素または２フッ化ホウ素（ＢＦ2 ）を半
導体基板１に導入する。
は、ウエル用、アイソレーション用および濃度調整用の
３段階に分けてイオン注入を行っている。いずれの場合
も、例えばホウ素（Ｂ）または２フッ化ホウ素（Ｂ
Ｆ2 ）等を半導体基板１に導入するが、それぞれイオン
打ち込みエネルギーを変えることで不純物濃度のピーク
深さ位置を変えている。ウエル用イオン注入工程は、不
純物を最も高いイオン打ち込みエネルギーで半導体基板
に導入する工程で、ウエルの深さ方向の基本的な不純物
濃度分布を決定している。アイソレーション用イオン注
入工程は、不純物を２番目に高いイオン打ち込みエネル
ギーで半導体基板に導入する工程で、隣接するウエル間
を電気的に分離するために行われている。さらに、濃度
調整用のイオン注入工程は、不純物を最も低いイオン打
ち込みエネルギーで半導体基板に導入する工程で、ウエ
ルに形成されるＭＩＳＦＥＴのソース・ドレイン間のリ
ーク電流を抑制するために行われている。また、ｎＭＩ
ＳＦＥＴのしきい値電圧調整用の不純物の導入工程で
は、例えばホウ素または２フッ化ホウ素（ＢＦ2 ）を半
導体基板１に導入する。
【００７４】続いて、フォトレジスト膜８ｈを除去した
後、半導体基板１に対して熱処理を施すことにより、上
述の不純物導入工程で半導体基板１に導入された不純物
の活性化を行う。
後、半導体基板１に対して熱処理を施すことにより、上
述の不純物導入工程で半導体基板１に導入された不純物
の活性化を行う。
【００７５】次いで、図２９に示すように、半導体基板
１の主面上に、ｐＭＩＳＦＥＴの形成領域およびｎウエ
ル給電領域ＮＷが露出され、かつ、ｎＭＩＳＦＥＴ形成
領域およびメモリ領域が被覆されるようなフォトレジス
ト膜８ｉをパターニングした後、これをマスクとして、
ｎウエル形成用の不純物をおよびｐＭＩＳＦＥＴのしき
い値電圧調整用の不純物を連続してイオン注入すること
によりｎウエル１０を形成する。
１の主面上に、ｐＭＩＳＦＥＴの形成領域およびｎウエ
ル給電領域ＮＷが露出され、かつ、ｎＭＩＳＦＥＴ形成
領域およびメモリ領域が被覆されるようなフォトレジス
ト膜８ｉをパターニングした後、これをマスクとして、
ｎウエル形成用の不純物をおよびｐＭＩＳＦＥＴのしき
い値電圧調整用の不純物を連続してイオン注入すること
によりｎウエル１０を形成する。
【００７６】このｎウエル形成用の不純物の導入工程で
も、前記ｐウエル９の場合と同様に、ウエル用、アイソ
レーション用および濃度調整用の３段階に分けてイオン
注入を行っているが、ここでは、例えばリンを半導体基
板１に導入している。また、厚膜部におけるｐＭＩＳＦ
ＥＴのしきい値電圧調整用の不純物の導入工程における
不純物の種類は、上記したｎＭＩＳＦＥＴのしきい値電
圧調整用の不純物の導入の場合と同じである。
も、前記ｐウエル９の場合と同様に、ウエル用、アイソ
レーション用および濃度調整用の３段階に分けてイオン
注入を行っているが、ここでは、例えばリンを半導体基
板１に導入している。また、厚膜部におけるｐＭＩＳＦ
ＥＴのしきい値電圧調整用の不純物の導入工程における
不純物の種類は、上記したｎＭＩＳＦＥＴのしきい値電
圧調整用の不純物の導入の場合と同じである。
【００７７】次いで、フォトレジスト膜８ｉを除去した
後、図３０に示すように、半導体基板１の主面上に、メ
モリ領域が露出され、かつ、それ以外の領域が被覆され
るようなフォトレジスト膜８ｊをパターニングする。続
いて、メモリセル領域におけるメモリセル選択ＭＩＳＦ
ＥＴのしきい値電圧を調整すべく、例えばホウ素等のよ
うな不純物をフォトレジスト膜８ｊをマスクとして半導
体基板１にイオン注入する。これにより、メモリセル選
択ＭＩＳＦＥＴのしきい値電圧を良好に設定できる。
後、図３０に示すように、半導体基板１の主面上に、メ
モリ領域が露出され、かつ、それ以外の領域が被覆され
るようなフォトレジスト膜８ｊをパターニングする。続
いて、メモリセル領域におけるメモリセル選択ＭＩＳＦ
ＥＴのしきい値電圧を調整すべく、例えばホウ素等のよ
うな不純物をフォトレジスト膜８ｊをマスクとして半導
体基板１にイオン注入する。これにより、メモリセル選
択ＭＩＳＦＥＴのしきい値電圧を良好に設定できる。
【００７８】その後、半導体基板１に対して熱酸化処理
を施すことにより、図３１に示すように、半導体基板１
の主面上に、例えば酸化シリコン膜からなるゲート絶縁
膜２を形成する。また、特に限定はされないが、上記ゲ
ート絶縁膜２を形成した後、例えば半導体基板１をＮＯ
（酸化窒素）あるいはＮ2 Ｏ（亜酸化窒素）雰囲気中で
熱処理することによって、ゲート酸化膜２と半導体基板
１との界面に窒素を偏析させても良い（酸窒化処理）。
ゲート絶縁膜２が８nm程度まで薄くなると、半導体基板
１との熱膨張係数差に起因して両者の界面に生じる歪み
が顕在化し、ホットキャリアの発生を誘発する。半導体
基板１との界面に偏析した窒素はこの歪みを緩和するの
で、上記の酸窒化処理は、極薄のゲート絶縁膜２の信頼
性を向上させ、かつ、ホットキャリアの抑制を図りＭＩ
ＳＦＥＴの信頼性を向上できる。
を施すことにより、図３１に示すように、半導体基板１
の主面上に、例えば酸化シリコン膜からなるゲート絶縁
膜２を形成する。また、特に限定はされないが、上記ゲ
ート絶縁膜２を形成した後、例えば半導体基板１をＮＯ
（酸化窒素）あるいはＮ2 Ｏ（亜酸化窒素）雰囲気中で
熱処理することによって、ゲート酸化膜２と半導体基板
１との界面に窒素を偏析させても良い（酸窒化処理）。
ゲート絶縁膜２が８nm程度まで薄くなると、半導体基板
１との熱膨張係数差に起因して両者の界面に生じる歪み
が顕在化し、ホットキャリアの発生を誘発する。半導体
基板１との界面に偏析した窒素はこの歪みを緩和するの
で、上記の酸窒化処理は、極薄のゲート絶縁膜２の信頼
性を向上させ、かつ、ホットキャリアの抑制を図りＭＩ
ＳＦＥＴの信頼性を向上できる。
【００７９】その後、半導体基板１上に、ゲート電極形
成用の導体膜およびキャップ絶縁膜形成用の絶縁膜を下
層から順にＣＶＤ法等によって形成した後、これをフォ
トリソグラフィ技術およびドライエッチング技術によっ
てパターニングすることにより、ゲート電極３（３Ａ、
３Ｂ）およびそれらの上にキャップ絶縁膜７を形成す
る。ゲート電極３は、例えばリンが導入されたｎ+ 型の
低抵抗ポリシリコンからなるが、これに限定されるもの
ではなく種々変更可能であり、例えば低抵抗ポリシリコ
ン膜上にタングステンシリサイド膜等を形成することで
構成しても良いし、低抵抗ポリシリコン膜上に窒化タン
グステンまたは窒化チタン等のようなバリア金属膜を介
してタングステン等のような金属膜を形成することで構
成しても良い。また、キャップ絶縁膜７は、例えば窒化
シリコン膜等からなる。なお、ゲート電極３の形成方法
として前記実施の形態１で説明したようにキャップ絶縁
膜７をエッチングマスクとする方法を採用しても良い。
成用の導体膜およびキャップ絶縁膜形成用の絶縁膜を下
層から順にＣＶＤ法等によって形成した後、これをフォ
トリソグラフィ技術およびドライエッチング技術によっ
てパターニングすることにより、ゲート電極３（３Ａ、
３Ｂ）およびそれらの上にキャップ絶縁膜７を形成す
る。ゲート電極３は、例えばリンが導入されたｎ+ 型の
低抵抗ポリシリコンからなるが、これに限定されるもの
ではなく種々変更可能であり、例えば低抵抗ポリシリコ
ン膜上にタングステンシリサイド膜等を形成することで
構成しても良いし、低抵抗ポリシリコン膜上に窒化タン
グステンまたは窒化チタン等のようなバリア金属膜を介
してタングステン等のような金属膜を形成することで構
成しても良い。また、キャップ絶縁膜７は、例えば窒化
シリコン膜等からなる。なお、ゲート電極３の形成方法
として前記実施の形態１で説明したようにキャップ絶縁
膜７をエッチングマスクとする方法を採用しても良い。
【００８０】この図３１においても１つのＭＩＳＦＥＴ
形成領域に２個のＭＩＳＦＥＴが形成される場合が示さ
れており、１つのＭＩＳＦＥＴ形成領域内には２つのゲ
ート電極３が互いに隣接して配置されている。このう
ち、図３１の左側のｐＭＩＳＦＥＴおよびｎＭＩＳＦＥ
Ｔの形成領域の各々には、互いに隣接するゲート電極３
Ｂ、３Ｂの隣接間隔が上記した最小ゲート隣接間隔より
も大きいものが示されている。ここに形成されるｐＭＩ
ＳＦＥＴおよびｎＭＩＳＦＥＴは、隣接素子間隔を狭く
する必要性がないか、隣接素子間隔よりも素子の信頼性
を優先させるＭＩＳＦＥＴ、あるいはしきい値電圧を相
対的に高くしたいＭＩＳＦＥＴ等であり、例えばＤＲＡ
Ｍの間接周辺回路を構成するＭＩＳＦＥＴ、同一の半導
体基板１に論理回路が設けられている場合にはその論理
回路を構成するＭＩＳＦＥＴ等が該当する。このＭＩＳ
ＦＥＴにおいてはソース形成領域やドレイン形成領域の
配置について特に指定されていない。
形成領域に２個のＭＩＳＦＥＴが形成される場合が示さ
れており、１つのＭＩＳＦＥＴ形成領域内には２つのゲ
ート電極３が互いに隣接して配置されている。このう
ち、図３１の左側のｐＭＩＳＦＥＴおよびｎＭＩＳＦＥ
Ｔの形成領域の各々には、互いに隣接するゲート電極３
Ｂ、３Ｂの隣接間隔が上記した最小ゲート隣接間隔より
も大きいものが示されている。ここに形成されるｐＭＩ
ＳＦＥＴおよびｎＭＩＳＦＥＴは、隣接素子間隔を狭く
する必要性がないか、隣接素子間隔よりも素子の信頼性
を優先させるＭＩＳＦＥＴ、あるいはしきい値電圧を相
対的に高くしたいＭＩＳＦＥＴ等であり、例えばＤＲＡ
Ｍの間接周辺回路を構成するＭＩＳＦＥＴ、同一の半導
体基板１に論理回路が設けられている場合にはその論理
回路を構成するＭＩＳＦＥＴ等が該当する。このＭＩＳ
ＦＥＴにおいてはソース形成領域やドレイン形成領域の
配置について特に指定されていない。
【００８１】一方、図３１の右側の側のｐＭＩＳＦＥＴ
およびｎＭＩＳＦＥＴの形成領域の各々には、互いに隣
接するゲート電極３Ａ、３Ａの隣接間隔が上記した最小
ゲート隣接間隔よりも小さいものが示されている。ここ
に形成されるｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴは、
隣接素子間隔を狭くする必要性がある回路かまたはしき
い値電圧を相対的に低くしたＭＩＳＦＥＴで、かつ、ド
レイン側だけにポケット領域を設けても問題の生じない
ＭＩＳＦＥＴであり、例えば上記したセンスアンプ回路
ＳＡ等のようなＤＲＡＭの直接周辺回路を構成するＭＩ
ＳＦＥＴが該当する。本実施の形態２でも、そのゲート
電極３Ａ、３Ａの間隔は、例えば0.３μｍ程度である。
また、このｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴの形成
領域のそれぞれにおいては、互いに隣接するゲート電極
３Ａ、３Ａの間に、互いに隣接するＭＩＳＦＥＴに共有
のソース領域が配置される。また、図３１の最も右側の
メモリ領域におけるゲート電極３は、ワード線ＷＬの一
部でもある。
およびｎＭＩＳＦＥＴの形成領域の各々には、互いに隣
接するゲート電極３Ａ、３Ａの隣接間隔が上記した最小
ゲート隣接間隔よりも小さいものが示されている。ここ
に形成されるｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴは、
隣接素子間隔を狭くする必要性がある回路かまたはしき
い値電圧を相対的に低くしたＭＩＳＦＥＴで、かつ、ド
レイン側だけにポケット領域を設けても問題の生じない
ＭＩＳＦＥＴであり、例えば上記したセンスアンプ回路
ＳＡ等のようなＤＲＡＭの直接周辺回路を構成するＭＩ
ＳＦＥＴが該当する。本実施の形態２でも、そのゲート
電極３Ａ、３Ａの間隔は、例えば0.３μｍ程度である。
また、このｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴの形成
領域のそれぞれにおいては、互いに隣接するゲート電極
３Ａ、３Ａの間に、互いに隣接するＭＩＳＦＥＴに共有
のソース領域が配置される。また、図３１の最も右側の
メモリ領域におけるゲート電極３は、ワード線ＷＬの一
部でもある。
【００８２】次いで、図３２に示すように、半導体基板
１の主面全面にゲート電極３（ワード線ＷＬ）をマスク
として、例えばリンを半導体基板１の主面に対して垂直
にイオン注入することにより、半導体基板１にｎ- 型の
半導体領域１９を形成する。この工程は、メモリ領域に
おけるメモリセル選択ＭＩＳＦＥＴのソース・ドレイン
用のｎ- 型の半導体領域を形成するための工程である
が、この際、ｐＭＩＳＦＥＴの形成領域に形成されたｎ
- 型の半導体領域１９ａはｐＭＩＳＦＥＴのポケット領
域として機能する。
１の主面全面にゲート電極３（ワード線ＷＬ）をマスク
として、例えばリンを半導体基板１の主面に対して垂直
にイオン注入することにより、半導体基板１にｎ- 型の
半導体領域１９を形成する。この工程は、メモリ領域に
おけるメモリセル選択ＭＩＳＦＥＴのソース・ドレイン
用のｎ- 型の半導体領域を形成するための工程である
が、この際、ｐＭＩＳＦＥＴの形成領域に形成されたｎ
- 型の半導体領域１９ａはｐＭＩＳＦＥＴのポケット領
域として機能する。
【００８３】続いて、図３３に示すように、半導体基板
１の主面上に、例えば窒化シリコン膜からなる絶縁膜２
０を、半導体基板１の主面、ゲート電極３の側面および
キャップ絶縁膜７の表面を被覆し、かつ、下地の段差を
反映するように薄く、ＣＶＤ法等によって被着する。
１の主面上に、例えば窒化シリコン膜からなる絶縁膜２
０を、半導体基板１の主面、ゲート電極３の側面および
キャップ絶縁膜７の表面を被覆し、かつ、下地の段差を
反映するように薄く、ＣＶＤ法等によって被着する。
【００８４】その後、図３４に示すように、ｎＭＩＳＦ
ＥＴの形成領域およびｎウエル給電領域ＮＷが露出さ
れ、それ以外の領域が被覆されるようなフォトレジスト
膜８ｋを半導体基板１の主面上に形成した後、これをマ
スクとして、例えばｎＭＩＳＦＥＴの短チャネル効果抑
制用の不純物であるホウ素等を、前記実施の形態１の図
９で説明したのと同様にイオン注入してポケット領域５
ｐａ、５ｐｂ、５ｐｃ（５）を形成する。本実施の形態
２においても、前記実施の形態１の場合と同様に、互い
に隣接するゲート電極３Ａ、３Ａが配置された方では、
そのゲート電極３Ａ、３Ａ間におけるポケット領域５ｐ
ａの端部がゲート電極３Ａ、３Ａの端部下には入り込ま
ない（あるいは入り込んでもその後のソース・ドレイン
用の半導体領域からの不純物拡散で消されてしまう程度
に入り込んでいる）。また、そのゲート電極３Ａが配置
された方でもＭＩＳＦＥＴのドレイン形成領域側に形成
されたポケット領域５ｐａの端部がゲート電極３Ａの端
部下に若干入り込む。一方、互いに隣接するゲート電極
３Ｂ、３Ｂが配置された方では、その間のポケット領域
５ｐｂもチャネルを挟んでその両側のポケット領域５ｐ
ｂもその端部がゲート電極３Ｂの端部下に若干入り込
む。また、この工程により、前の工程でｎＭＩＳＦＥＴ
およびｎウエル給電領域に形成された殆どのｎ- 型の半
導体領域１９の導電型は打ち消されるが、ゲート電極３
Ａ、３Ａ間のｎ- 型の半導体領域１９はその端部が若干
残される。
ＥＴの形成領域およびｎウエル給電領域ＮＷが露出さ
れ、それ以外の領域が被覆されるようなフォトレジスト
膜８ｋを半導体基板１の主面上に形成した後、これをマ
スクとして、例えばｎＭＩＳＦＥＴの短チャネル効果抑
制用の不純物であるホウ素等を、前記実施の形態１の図
９で説明したのと同様にイオン注入してポケット領域５
ｐａ、５ｐｂ、５ｐｃ（５）を形成する。本実施の形態
２においても、前記実施の形態１の場合と同様に、互い
に隣接するゲート電極３Ａ、３Ａが配置された方では、
そのゲート電極３Ａ、３Ａ間におけるポケット領域５ｐ
ａの端部がゲート電極３Ａ、３Ａの端部下には入り込ま
ない（あるいは入り込んでもその後のソース・ドレイン
用の半導体領域からの不純物拡散で消されてしまう程度
に入り込んでいる）。また、そのゲート電極３Ａが配置
された方でもＭＩＳＦＥＴのドレイン形成領域側に形成
されたポケット領域５ｐａの端部がゲート電極３Ａの端
部下に若干入り込む。一方、互いに隣接するゲート電極
３Ｂ、３Ｂが配置された方では、その間のポケット領域
５ｐｂもチャネルを挟んでその両側のポケット領域５ｐ
ｂもその端部がゲート電極３Ｂの端部下に若干入り込
む。また、この工程により、前の工程でｎＭＩＳＦＥＴ
およびｎウエル給電領域に形成された殆どのｎ- 型の半
導体領域１９の導電型は打ち消されるが、ゲート電極３
Ａ、３Ａ間のｎ- 型の半導体領域１９はその端部が若干
残される。
【００８５】次いで、図３５に示すように、前の工程で
用いたフォトレジスト膜８ｋをマスクとして、例えばリ
ンまたはヒ素を半導体基板１にイオン注入することによ
り、ｎ- 型の半導体領域６ｎａ、６ｎａ1 を半導体基板
１に形成する。ここでは、前記実施の形態１とは異な
り、その不純物を、例えば平面的には４方向から、か
つ、断面的には半導体基板１の主面に対して斜めにイオ
ン注入する。ここで不純物を斜めに注入するのは、本実
施の形態２ではこの段階においてゲート電極３の側面に
絶縁膜２０が形成されているので、その不純物を垂直に
注入したのでは、その不純物の半導体基板１中における
分布がゲート電極３の端部下まで届かず素子不良が生じ
るので、それを防ぐためである。このような工程を経る
と、ゲート電極３Ａ、３Ａ間およびｎウエル給電領域Ｎ
Ｗに形成されたポケット領域５（図３４参照）の導電型
はｎ- 型の半導体領域６ｎａ1 、６ｎａにより打ち消さ
れてしまうが、それ以外のポケット領域５ｐａ、５ｐｂ
はｎ- 型の半導体領域６ｎａのチャネル側の端部および
ｎ- 型の半導体領域６ｎａの下方に残される。なお、ｎ
- 型の半導体領域６ｎａは、その不純物濃度が、ポケッ
ト領域５の不純物濃度よりは高く、後述のｎ+ 型の半導
体領域よりも低い。
用いたフォトレジスト膜８ｋをマスクとして、例えばリ
ンまたはヒ素を半導体基板１にイオン注入することによ
り、ｎ- 型の半導体領域６ｎａ、６ｎａ1 を半導体基板
１に形成する。ここでは、前記実施の形態１とは異な
り、その不純物を、例えば平面的には４方向から、か
つ、断面的には半導体基板１の主面に対して斜めにイオ
ン注入する。ここで不純物を斜めに注入するのは、本実
施の形態２ではこの段階においてゲート電極３の側面に
絶縁膜２０が形成されているので、その不純物を垂直に
注入したのでは、その不純物の半導体基板１中における
分布がゲート電極３の端部下まで届かず素子不良が生じ
るので、それを防ぐためである。このような工程を経る
と、ゲート電極３Ａ、３Ａ間およびｎウエル給電領域Ｎ
Ｗに形成されたポケット領域５（図３４参照）の導電型
はｎ- 型の半導体領域６ｎａ1 、６ｎａにより打ち消さ
れてしまうが、それ以外のポケット領域５ｐａ、５ｐｂ
はｎ- 型の半導体領域６ｎａのチャネル側の端部および
ｎ- 型の半導体領域６ｎａの下方に残される。なお、ｎ
- 型の半導体領域６ｎａは、その不純物濃度が、ポケッ
ト領域５の不純物濃度よりは高く、後述のｎ+ 型の半導
体領域よりも低い。
【００８６】続いて、図３６に示すように、前の工程で
用いたフォトレジスト膜８ｋを形成した後、これをマス
クとして、例えばｎＭＩＳＦＥＴのソース・ドレイン形
成用のリンまたはヒ素を前記実施の形態１と同様にして
イオン注入することにより、ｎＭＩＳＦＥＴＱｎのｎ+
型の半導体領域６ｎｂおよびｎウエル給電用のｎ+ 型の
半導体領域１０ａを形成する。このような工程を経てｎ
ＭＩＳＦＥＴＱｎを形成する。なお、本実施の形態２に
おけるｎＭＩＳＦＥＴＱｎの構造は前記実施の形態１と
同じなので説明を省略する。
用いたフォトレジスト膜８ｋを形成した後、これをマス
クとして、例えばｎＭＩＳＦＥＴのソース・ドレイン形
成用のリンまたはヒ素を前記実施の形態１と同様にして
イオン注入することにより、ｎＭＩＳＦＥＴＱｎのｎ+
型の半導体領域６ｎｂおよびｎウエル給電用のｎ+ 型の
半導体領域１０ａを形成する。このような工程を経てｎ
ＭＩＳＦＥＴＱｎを形成する。なお、本実施の形態２に
おけるｎＭＩＳＦＥＴＱｎの構造は前記実施の形態１と
同じなので説明を省略する。
【００８７】次いで、図３７に示すように、ｐＭＩＳＦ
ＥＴの形成領域およびｐウエル給電領域ＰＷが露出さ
れ、それ以外の領域が被覆されるようなフォトレジスト
膜８ｍを半導体基板１の主面上に形成した後、半導体基
板に対して異方性のエッチング処理を施し、フォトレジ
スト膜８ｍから露出する絶縁膜２０をエッチバックする
ことにより、ｐＭＩＳＦＥＴの形成領域におけるゲート
電極３の側面にサイドウォール２０ａを形成する。この
工程は、この後に続く不純物導入工程に際して絶縁膜２
０を通して半導体基板１に不純物を導入すると、半導体
基板１に形成される半導体領域の不純物濃度に不足が生
じ、ＭＩＳＦＥＴの駆動能力や信頼性の低下を招くの
で、それを防止するための工程である。
ＥＴの形成領域およびｐウエル給電領域ＰＷが露出さ
れ、それ以外の領域が被覆されるようなフォトレジスト
膜８ｍを半導体基板１の主面上に形成した後、半導体基
板に対して異方性のエッチング処理を施し、フォトレジ
スト膜８ｍから露出する絶縁膜２０をエッチバックする
ことにより、ｐＭＩＳＦＥＴの形成領域におけるゲート
電極３の側面にサイドウォール２０ａを形成する。この
工程は、この後に続く不純物導入工程に際して絶縁膜２
０を通して半導体基板１に不純物を導入すると、半導体
基板１に形成される半導体領域の不純物濃度に不足が生
じ、ＭＩＳＦＥＴの駆動能力や信頼性の低下を招くの
で、それを防止するための工程である。
【００８８】続いて、図３８に示すように、フォトレジ
スト膜８ｍをマスクとして、例えばｐＭＩＳＦＥＴの短
チャネル効果抑制用の不純物であるリン等を、前記実施
の形態１と同様にイオン注入することによりポケット領
域５ｎａ、５ｎｂ（５）を形成する。この工程による各
ポケット領域５ｎａ、５ｎｂ（５）の形成状態について
は、前記実施の形態１のｐＭＩＳＦＥＴの短チャネル効
果抑制用の不純物の導入において説明したのと同様なの
で説明を省略する。また、この工程により、ゲート電極
３Ａ、３Ａ間のｎ- 型の半導体領域１９の端部以外は、
ｎ- 型の半導体領域１９の導電型が打ち消される。
スト膜８ｍをマスクとして、例えばｐＭＩＳＦＥＴの短
チャネル効果抑制用の不純物であるリン等を、前記実施
の形態１と同様にイオン注入することによりポケット領
域５ｎａ、５ｎｂ（５）を形成する。この工程による各
ポケット領域５ｎａ、５ｎｂ（５）の形成状態について
は、前記実施の形態１のｐＭＩＳＦＥＴの短チャネル効
果抑制用の不純物の導入において説明したのと同様なの
で説明を省略する。また、この工程により、ゲート電極
３Ａ、３Ａ間のｎ- 型の半導体領域１９の端部以外は、
ｎ- 型の半導体領域１９の導電型が打ち消される。
【００８９】次いで、図３９に示すように、前の工程で
用いたフォトレジスト膜８ｍをマスクとして、例えばｐ
ＭＩＳＦＥＴのソース・ドレイン形成用のホウ素を、前
記実施の形態１と同様に半導体基板１にイオン注入して
ｐＭＩＳＦＥＴＱｐのｐ+ 型の半導体領域６ｐおよびｐ
ウエル給電用のｐ+ 型の半導体領域９ａを形成する。本
実施の形態２では、ゲート電極９Ａ、９Ａ間のｐ+ 型の
半導体領域６ｐの両端（チャネルに接する部分）にｎ-
型の半導体領域１９が残され、これがポケット領域と同
じ機能を果たしている。このような工程を経てｐＭＩＳ
ＦＥＴＱｐを形成する。なお、このｐＭＩＳＦＥＴＱｐ
の構造については、ｎ- 型の半導体領域１９が形成され
ていること以外は前記実施の形態１と同じなので説明を
省略する。
用いたフォトレジスト膜８ｍをマスクとして、例えばｐ
ＭＩＳＦＥＴのソース・ドレイン形成用のホウ素を、前
記実施の形態１と同様に半導体基板１にイオン注入して
ｐＭＩＳＦＥＴＱｐのｐ+ 型の半導体領域６ｐおよびｐ
ウエル給電用のｐ+ 型の半導体領域９ａを形成する。本
実施の形態２では、ゲート電極９Ａ、９Ａ間のｐ+ 型の
半導体領域６ｐの両端（チャネルに接する部分）にｎ-
型の半導体領域１９が残され、これがポケット領域と同
じ機能を果たしている。このような工程を経てｐＭＩＳ
ＦＥＴＱｐを形成する。なお、このｐＭＩＳＦＥＴＱｐ
の構造については、ｎ- 型の半導体領域１９が形成され
ていること以外は前記実施の形態１と同じなので説明を
省略する。
【００９０】続いて、フォトレジスト膜８ｍを除去し、
図４０に示すように、半導体基板１にｎＭＩＳＦＥＴＱ
ｎ、ｐＭＩＳＦＥＴＱｐおよびメモリセル選択ＭＩＳＦ
ＥＴＱｓを形成する。その後、半導体基板１の主面上
に、例えば酸化シリコン膜からなる絶縁膜１２ａをＣＶ
Ｄ法によって被着した後、その上面をＣＭＰ法等によっ
て研磨して平坦にする。そして、その絶縁膜１２ａ上に
メモリ領域のｎ- 型の半導体領域１９が露出されるよう
な接続孔形成用のフォトレジスト膜を形成した後、これ
をマスクとしてエッチング処理を施すことにより、図４
１に示すように、その絶縁膜１２ａに半導体基板１の主
面が露出されるような接続孔２１を形成する。この際、
酸化シリコン膜と窒化シリコン膜とのエッチング選択比
を大きくとり、酸化シリコン膜の法がエッチング除去さ
れ易い条件でエッチング処理を施すことにより、接続孔
２１をメモリセル選択ＭＩＳＦＥＴＱｓのゲート電極３
に対して自己整合的に形成する。
図４０に示すように、半導体基板１にｎＭＩＳＦＥＴＱ
ｎ、ｐＭＩＳＦＥＴＱｐおよびメモリセル選択ＭＩＳＦ
ＥＴＱｓを形成する。その後、半導体基板１の主面上
に、例えば酸化シリコン膜からなる絶縁膜１２ａをＣＶ
Ｄ法によって被着した後、その上面をＣＭＰ法等によっ
て研磨して平坦にする。そして、その絶縁膜１２ａ上に
メモリ領域のｎ- 型の半導体領域１９が露出されるよう
な接続孔形成用のフォトレジスト膜を形成した後、これ
をマスクとしてエッチング処理を施すことにより、図４
１に示すように、その絶縁膜１２ａに半導体基板１の主
面が露出されるような接続孔２１を形成する。この際、
酸化シリコン膜と窒化シリコン膜とのエッチング選択比
を大きくとり、酸化シリコン膜の法がエッチング除去さ
れ易い条件でエッチング処理を施すことにより、接続孔
２１をメモリセル選択ＭＩＳＦＥＴＱｓのゲート電極３
に対して自己整合的に形成する。
【００９１】次いで、例えばリン等のような不純物を、
接続孔２１を通じて半導体基板１にイオン注入すること
により、ｎ- 型の半導体領域１９の下にｎ- 型の半導体
領域２２を形成する。このｎ- 型の半導体領域２２は、
この接続孔２１から露出する半導体基板１部分には後述
するｎ+ 型の半導体領域を形成するが、それがｐウエル
９と直接的に接触すると高電界が印加され素子不良の原
因となるので、その電界を緩和するための領域である。
続いて、例えば低抵抗ポリシリコンを接続孔２１内に埋
め込むように絶縁膜１２ａ上にＣＶＤ法で被着した後、
これを接続孔２１内にのみ残されるようにＣＭＰ法等に
よって削ることで、図４３に示すように、プラグ２３を
形成する。その後、プラグ２３からの不純物拡散によっ
て半導体基板１にｎ+ 型の半導体領域２４を形成する。
接続孔２１を通じて半導体基板１にイオン注入すること
により、ｎ- 型の半導体領域１９の下にｎ- 型の半導体
領域２２を形成する。このｎ- 型の半導体領域２２は、
この接続孔２１から露出する半導体基板１部分には後述
するｎ+ 型の半導体領域を形成するが、それがｐウエル
９と直接的に接触すると高電界が印加され素子不良の原
因となるので、その電界を緩和するための領域である。
続いて、例えば低抵抗ポリシリコンを接続孔２１内に埋
め込むように絶縁膜１２ａ上にＣＶＤ法で被着した後、
これを接続孔２１内にのみ残されるようにＣＭＰ法等に
よって削ることで、図４３に示すように、プラグ２３を
形成する。その後、プラグ２３からの不純物拡散によっ
て半導体基板１にｎ+ 型の半導体領域２４を形成する。
【００９２】次いで、図４４に示すように、絶縁膜１２
ａおよびプラグ２３上に、例えば窒化シリコン膜からな
る絶縁膜１２ｂをＣＶＤ法等によって被着した後、図４
５に示すように、絶縁膜１２ａ、１２ｂに半導体基板１
およびプラグ２３の上面が露出する接続孔１３ａを形成
し、さらに第１層配線１４ａおよびビット線ＢＬをフォ
トリソグラフィ技術およびドライエッチング技術によっ
て形成する。この場合の第１層配線１４ａおよびビット
線ＢＬは、例えばタングステンまたはタングステン合金
からなる。
ａおよびプラグ２３上に、例えば窒化シリコン膜からな
る絶縁膜１２ｂをＣＶＤ法等によって被着した後、図４
５に示すように、絶縁膜１２ａ、１２ｂに半導体基板１
およびプラグ２３の上面が露出する接続孔１３ａを形成
し、さらに第１層配線１４ａおよびビット線ＢＬをフォ
トリソグラフィ技術およびドライエッチング技術によっ
て形成する。この場合の第１層配線１４ａおよびビット
線ＢＬは、例えばタングステンまたはタングステン合金
からなる。
【００９３】次いで、図４６に示すように、絶縁膜１２
ｂ上に、第１層配線１４ａやビット線ＢＬを被覆するよ
うに、例えば酸化シリコン膜からなる絶縁膜１２ｃをＣ
ＶＤ法等によって被着した後、その上面を平坦化し、絶
縁膜１２ｂ、１２ｃに、キャパシタ用のプラグ２３の上
面が露出するような接続孔２５をフォトリソグラフィ技
術およびドライエッチング技術によって穿孔する。続い
て、絶縁膜１２ｃ上に、接続孔２５を埋め込むように導
体膜をＣＶＤ法やスパッタリング法等によって被着した
後、これをＣＭＰ法等によって接続孔２５内のみに残さ
れるように削ることで接続孔２５内にプラグ２６を形成
する。その後、絶縁膜１２ｃ上にプラグ２６上面を覆う
ように絶縁膜１２ｄをＣＶＤ法等によって被着した後、
その絶縁膜１２ｄに、下層のプラグ２６の上面が露出す
るようなキャパシタ孔２７をフォトリソグラフィ技術お
よびドライエッチング技術等によって形成する。その
後、キャパシタ孔２７内に、例えばクラウン（筒型）の
キャパシタ２８（Ｃ）を形成する。このキャパシタ２８
は、ＤＲＡＭの情報蓄積用の容量素子であり、下部電極
２８ａと、容量絶縁膜２８ｂと、上部電極２８ｃとを有
している。下部電極２８ａは、例えば低抵抗ポリシリコ
ン膜からなり、プラグ２５、２２を通じてメモリセル選
択ＭＩＳＦＥＴＱｓの一方の半導体領域２４と電気的に
接続されている。容量絶縁膜２８ｂは、例えば５酸化タ
ンタル（Ｔａ2 Ｏ5 ）または酸化シリコン膜と窒化シリ
コン膜との積層膜で構成されており、下部電極２８ａと
上部電極２８ｂとの間に挟まれて形成されている。な
お、ＦＲＡＭ構造とする場合には、容量絶縁膜の材料と
して、例えばＰｂ（Ｚｒ, Ｔｉ）等に代表される鉛系酸
化物強誘電体やＢｉ2 ＳｒＴａ2 Ｏ9 等に代表されるビ
スマス層状構造強誘電体を用いる。その場合、下部電極
２５ｐａにはＰｔ、Ｒｕ、ＲｕＯX 、Ｉｒ、ＩｒＯX等
のような金属材料を用いる。これ以降は、通常の半導体
装置の製造方法を経てＤＲＡＭまたはＦＲＡＭを製造す
る。
ｂ上に、第１層配線１４ａやビット線ＢＬを被覆するよ
うに、例えば酸化シリコン膜からなる絶縁膜１２ｃをＣ
ＶＤ法等によって被着した後、その上面を平坦化し、絶
縁膜１２ｂ、１２ｃに、キャパシタ用のプラグ２３の上
面が露出するような接続孔２５をフォトリソグラフィ技
術およびドライエッチング技術によって穿孔する。続い
て、絶縁膜１２ｃ上に、接続孔２５を埋め込むように導
体膜をＣＶＤ法やスパッタリング法等によって被着した
後、これをＣＭＰ法等によって接続孔２５内のみに残さ
れるように削ることで接続孔２５内にプラグ２６を形成
する。その後、絶縁膜１２ｃ上にプラグ２６上面を覆う
ように絶縁膜１２ｄをＣＶＤ法等によって被着した後、
その絶縁膜１２ｄに、下層のプラグ２６の上面が露出す
るようなキャパシタ孔２７をフォトリソグラフィ技術お
よびドライエッチング技術等によって形成する。その
後、キャパシタ孔２７内に、例えばクラウン（筒型）の
キャパシタ２８（Ｃ）を形成する。このキャパシタ２８
は、ＤＲＡＭの情報蓄積用の容量素子であり、下部電極
２８ａと、容量絶縁膜２８ｂと、上部電極２８ｃとを有
している。下部電極２８ａは、例えば低抵抗ポリシリコ
ン膜からなり、プラグ２５、２２を通じてメモリセル選
択ＭＩＳＦＥＴＱｓの一方の半導体領域２４と電気的に
接続されている。容量絶縁膜２８ｂは、例えば５酸化タ
ンタル（Ｔａ2 Ｏ5 ）または酸化シリコン膜と窒化シリ
コン膜との積層膜で構成されており、下部電極２８ａと
上部電極２８ｂとの間に挟まれて形成されている。な
お、ＦＲＡＭ構造とする場合には、容量絶縁膜の材料と
して、例えばＰｂ（Ｚｒ, Ｔｉ）等に代表される鉛系酸
化物強誘電体やＢｉ2 ＳｒＴａ2 Ｏ9 等に代表されるビ
スマス層状構造強誘電体を用いる。その場合、下部電極
２５ｐａにはＰｔ、Ｒｕ、ＲｕＯX 、Ｉｒ、ＩｒＯX等
のような金属材料を用いる。これ以降は、通常の半導体
装置の製造方法を経てＤＲＡＭまたはＦＲＡＭを製造す
る。
【００９４】このように、本実施の形態２においては、
前記実施の形態１と同様に、ＭＩＳＦＥＴの信頼性を損
なうことなく、隣接素子間隔を縮小させることが可能と
なる。特に、センスアンプ回路ＳＡに代表される直接周
辺回路等のようにメモリ領域の間隔によって規定される
回路領域等において有効である。すなわち、ＤＲＡＭま
たはＦＲＡＭの周辺回路における動作信頼性を損なうこ
となく、急速に微細化が進むメモリ領域の隣接素子間隔
に合わせた周辺回路の回路レイアウトが可能なので、信
頼性の高いＤＲＡＭの小型化を推進することが可能とな
る。
前記実施の形態１と同様に、ＭＩＳＦＥＴの信頼性を損
なうことなく、隣接素子間隔を縮小させることが可能と
なる。特に、センスアンプ回路ＳＡに代表される直接周
辺回路等のようにメモリ領域の間隔によって規定される
回路領域等において有効である。すなわち、ＤＲＡＭま
たはＦＲＡＭの周辺回路における動作信頼性を損なうこ
となく、急速に微細化が進むメモリ領域の隣接素子間隔
に合わせた周辺回路の回路レイアウトが可能なので、信
頼性の高いＤＲＡＭの小型化を推進することが可能とな
る。
【００９５】（実施の形態３）本実施の形態３は、前記
実施の形態２とほぼ同じであるが、特にｐＭＩＳＦＥＴ
のソース・ドレインに低不純物濃度の半導体領域を形成
することが前記実施の形態２と異なる。
実施の形態２とほぼ同じであるが、特にｐＭＩＳＦＥＴ
のソース・ドレインに低不純物濃度の半導体領域を形成
することが前記実施の形態２と異なる。
【００９６】まず、前記実施の形態２において図２６〜
図３１で説明したのと同じ工程を経た後、図４７に示す
ように、半導体基板１上に、ｎＭＩＳＦＥＴの形成領
域、ｎウエル給電領域ＮＷおよびメモリ領域が露出さ
れ、それ以外が被覆されるようなフォトレジスト膜８ｎ
を形成する。続いて、このフォトレジスト膜８ｎをマス
クとして、例えばリンを半導体基板１の主面に対して垂
直またはそれに近い角度で半導体基板１にイオン注入す
る。この工程は、前記実施の形態２で行ったメモリ領域
におけるメモリセル選択ＭＩＳＦＥＴのソース・ドレイ
ン用のｎ- 型の半導体領域１９を形成するための工程で
ある。前記実施の形態２では、その不純物を半導体基板
１の全面にイオン注入していたが、本実施の形態３で
は、その不純物がｐＭＩＳＦＥＴの形成領域およびｐウ
エル給電領域には導入されないようにしている。これ
は、ｐＭＩＳＦＥＴのしきい値電圧のばらつきを抑制す
るためである。また、ｐウエル給電領域ＰＷにｎ- 型の
半導体領域１９を形成しないことで、ｐウエル給電領域
ＰＷにおける給電状態を良好にするためである。
図３１で説明したのと同じ工程を経た後、図４７に示す
ように、半導体基板１上に、ｎＭＩＳＦＥＴの形成領
域、ｎウエル給電領域ＮＷおよびメモリ領域が露出さ
れ、それ以外が被覆されるようなフォトレジスト膜８ｎ
を形成する。続いて、このフォトレジスト膜８ｎをマス
クとして、例えばリンを半導体基板１の主面に対して垂
直またはそれに近い角度で半導体基板１にイオン注入す
る。この工程は、前記実施の形態２で行ったメモリ領域
におけるメモリセル選択ＭＩＳＦＥＴのソース・ドレイ
ン用のｎ- 型の半導体領域１９を形成するための工程で
ある。前記実施の形態２では、その不純物を半導体基板
１の全面にイオン注入していたが、本実施の形態３で
は、その不純物がｐＭＩＳＦＥＴの形成領域およびｐウ
エル給電領域には導入されないようにしている。これ
は、ｐＭＩＳＦＥＴのしきい値電圧のばらつきを抑制す
るためである。また、ｐウエル給電領域ＰＷにｎ- 型の
半導体領域１９を形成しないことで、ｐウエル給電領域
ＰＷにおける給電状態を良好にするためである。
【００９７】次いで、フォトレジスト膜８ｎを除去した
後、図４８に示すように、半導体基板１の主面上に、ｎ
ＭＩＳＦＥＴの形成領域およびｐウエル給電領域ＰＷが
露出され、それ以外が被覆されるようなフォトレジスト
膜８ｐを形成した後、これをマスクとして、例えばｎＭ
ＩＳＦＥＴの短チャネル効果抑制用の不純物であるホウ
素等を、前記実施の形態１、２と同様にイオン注入して
ポケット領域５ｐａ、５ｐｂ、５ｄ（５）を形成する。
ポケット領域５ｐａ、５ｐｂ（５）の形成状態は前記実
施の形態１、２と同じなので説明を省略する。ここで前
記実施の形態２と異なるのは、次の通りである。すなわ
ち、第１に、この段階においてはｐウエル給電領域ＰＷ
にもｐ- 型のポケット領域５ｐｄが形成されることであ
る。第２に、前記実施の形態２では、ゲート電極３Ａ、
３Ａ間のポケット領域５ｐａの両端に近接してｎ- 型の
半導体領域１９が形成されていたが、本実施の形態３で
はそれがないことである。
後、図４８に示すように、半導体基板１の主面上に、ｎ
ＭＩＳＦＥＴの形成領域およびｐウエル給電領域ＰＷが
露出され、それ以外が被覆されるようなフォトレジスト
膜８ｐを形成した後、これをマスクとして、例えばｎＭ
ＩＳＦＥＴの短チャネル効果抑制用の不純物であるホウ
素等を、前記実施の形態１、２と同様にイオン注入して
ポケット領域５ｐａ、５ｐｂ、５ｄ（５）を形成する。
ポケット領域５ｐａ、５ｐｂ（５）の形成状態は前記実
施の形態１、２と同じなので説明を省略する。ここで前
記実施の形態２と異なるのは、次の通りである。すなわ
ち、第１に、この段階においてはｐウエル給電領域ＰＷ
にもｐ- 型のポケット領域５ｐｄが形成されることであ
る。第２に、前記実施の形態２では、ゲート電極３Ａ、
３Ａ間のポケット領域５ｐａの両端に近接してｎ- 型の
半導体領域１９が形成されていたが、本実施の形態３で
はそれがないことである。
【００９８】続いて、図４９に示すように、前の工程で
用いたフォトレジスト膜８ｐをマスクとして、例えばリ
ンまたはヒ素を前記実施の形態１の場合と同様に半導体
基板１にイオン注入することにより、ｎ- 型の半導体領
域６ｎａ、６ｎａ1 、６ｎｃを半導体基板１に形成す
る。前記実施の形態２では、この不純物を半導体基板１
の主面に対して斜めに導入していたが、本実施の形態３
では、その不純物を半導体基板１の主面に対して垂直に
導入する。これは、本実施の形態３ではこの段階におい
てゲート電極３の側面にサイドウォールを形成していな
いからである。これにより、ｎ- 型の半導体領域６ｎ
ａ、６ｎａ1 における不純物濃度を前記実施の形態２の
場合よりも高めることができるので、ｎＭＩＳＦＥＴの
駆動能力を向上させることが可能となる。また、前記実
施の形態２と異なるのは、ｐウエル給電領域ＰＷにもｎ
- 型の半導体領域６ｎｃが形成されることである。ｎ-
型の半導体領域６ｎａの形成状態は前記実施の形態１、
２と同じなので説明を省略する。
用いたフォトレジスト膜８ｐをマスクとして、例えばリ
ンまたはヒ素を前記実施の形態１の場合と同様に半導体
基板１にイオン注入することにより、ｎ- 型の半導体領
域６ｎａ、６ｎａ1 、６ｎｃを半導体基板１に形成す
る。前記実施の形態２では、この不純物を半導体基板１
の主面に対して斜めに導入していたが、本実施の形態３
では、その不純物を半導体基板１の主面に対して垂直に
導入する。これは、本実施の形態３ではこの段階におい
てゲート電極３の側面にサイドウォールを形成していな
いからである。これにより、ｎ- 型の半導体領域６ｎ
ａ、６ｎａ1 における不純物濃度を前記実施の形態２の
場合よりも高めることができるので、ｎＭＩＳＦＥＴの
駆動能力を向上させることが可能となる。また、前記実
施の形態２と異なるのは、ｐウエル給電領域ＰＷにもｎ
- 型の半導体領域６ｎｃが形成されることである。ｎ-
型の半導体領域６ｎａの形成状態は前記実施の形態１、
２と同じなので説明を省略する。
【００９９】その後、フォトレジスト膜８ｐを除去した
後、図５０に示すように、ｐＭＩＳＦＥＴの形成領域お
よびｎウエル給電領域ＮＷが露出され、それ以外が被覆
されるようなフォトレジスト膜８ｑを形成する。続い
て、そのフォトレジスト膜８ｑをマスクとして、例えば
ｐＭＩＳＦＥＴの短チャネル効果抑制用の不純物である
リン等を前記実施の形態１、２と同様にイオン注入する
ことでポケット領域５ｎａ、５ｎｂ、５ｎｅ（５）を形
成する。この工程による各ポケット領域５ｎａ、５ｎｂ
（５）の形成状態については、前記実施の形態１、２の
ｐＭＩＳＦＥＴの短チャネル効果抑制用の不純物の導入
において説明したのと同様なので説明を省略する。前記
実施の形態２と異なるのは、ｎ- 型のポケット領域５ｎ
ｅがｎウエル給電領域ＮＷには形成されるが、ｐウエル
給電領域ＰＷには形成されないことである。
後、図５０に示すように、ｐＭＩＳＦＥＴの形成領域お
よびｎウエル給電領域ＮＷが露出され、それ以外が被覆
されるようなフォトレジスト膜８ｑを形成する。続い
て、そのフォトレジスト膜８ｑをマスクとして、例えば
ｐＭＩＳＦＥＴの短チャネル効果抑制用の不純物である
リン等を前記実施の形態１、２と同様にイオン注入する
ことでポケット領域５ｎａ、５ｎｂ、５ｎｅ（５）を形
成する。この工程による各ポケット領域５ｎａ、５ｎｂ
（５）の形成状態については、前記実施の形態１、２の
ｐＭＩＳＦＥＴの短チャネル効果抑制用の不純物の導入
において説明したのと同様なので説明を省略する。前記
実施の形態２と異なるのは、ｎ- 型のポケット領域５ｎ
ｅがｎウエル給電領域ＮＷには形成されるが、ｐウエル
給電領域ＰＷには形成されないことである。
【０１００】次いで、図５１に示すように、前の工程で
用いたフォトレジスト膜８ｑをマスクとして、例えば２
フッ化ホウ素を半導体基板１の主面に対して垂直にイオ
ン注入することにより、ｐ- 型の半導体領域６ｐａ、６
ｐａ1 、６ｐｃを半導体基板１に形成する。この不純物
導入工程は、前記実施の形態２では行っていなかった工
程である。この工程を行うことにより、ｐＭＩＳＦＥＴ
のしきい値電圧の安定性を向上させることが可能とな
る。また、不純物イオンを半導体基板１の主面に対して
垂直に導入しているので、ｐ- 型の半導体領域６ｐａ、
６ｐａ1 における不純物濃度を高めることができ、ｐＭ
ＩＳＦＥＴの駆動能力を向上させることが可能となる。
用いたフォトレジスト膜８ｑをマスクとして、例えば２
フッ化ホウ素を半導体基板１の主面に対して垂直にイオ
ン注入することにより、ｐ- 型の半導体領域６ｐａ、６
ｐａ1 、６ｐｃを半導体基板１に形成する。この不純物
導入工程は、前記実施の形態２では行っていなかった工
程である。この工程を行うことにより、ｐＭＩＳＦＥＴ
のしきい値電圧の安定性を向上させることが可能とな
る。また、不純物イオンを半導体基板１の主面に対して
垂直に導入しているので、ｐ- 型の半導体領域６ｐａ、
６ｐａ1 における不純物濃度を高めることができ、ｐＭ
ＩＳＦＥＴの駆動能力を向上させることが可能となる。
【０１０１】この工程では、ｐ- 型の半導体領域６ｐ
ａ、６ｐａ1 は、本実施の形態３のｎＭＩＳＦＥＴのｎ
- 型の半導体領域６ｎａと同様の状態で形成されるので
その説明を省略する。この工程により、互いに隣接する
ゲート電極３Ａ、３Ａ間のポケット領域５ｎａの導電型
は殆ど打ち消されるが（図５１ではｐ- 型の半導体領域
６ｐａの底部に残されている程度）、それ以外のポケッ
ト領域５ｎａ、５ｎｂはｐ- 型の半導体領域６ｐａの側
部および底部に残される。
ａ、６ｐａ1 は、本実施の形態３のｎＭＩＳＦＥＴのｎ
- 型の半導体領域６ｎａと同様の状態で形成されるので
その説明を省略する。この工程により、互いに隣接する
ゲート電極３Ａ、３Ａ間のポケット領域５ｎａの導電型
は殆ど打ち消されるが（図５１ではｐ- 型の半導体領域
６ｐａの底部に残されている程度）、それ以外のポケッ
ト領域５ｎａ、５ｎｂはｐ- 型の半導体領域６ｐａの側
部および底部に残される。
【０１０２】続いて、図５２に示すように、半導体基板
１の主面上に絶縁膜２０を前記実施の形態２と同様にＣ
ＶＤ法等によって被着した後、図５３に示すように、絶
縁膜２０上に、ｎＭＩＳＦＥＴの形成領域およびｎウエ
ル給電領域ＮＷが露出され、かつ、それ以外が被覆され
るようなフォトレジスト膜８ｒを形成する。その後、そ
のフォトレジスト膜８ｒをマスクとして、例えばｎＭＩ
ＳＦＥＴのソース・ドレイン形成用のリンまたはヒ素を
前記実施の形態２と同様にしてイオン注入することによ
り、ｎＭＩＳＦＥＴＱｎのｎ+ 型の半導体領域６ｎｂお
よびｎウエル給電用のｎ+ 型の半導体領域１０ａを形成
する。このような工程を経てｎＭＩＳＦＥＴＱｎを形成
する。なお、本実施の形態３におけるｎＭＩＳＦＥＴＱ
ｎの構造は前記実施の形態１、２と同じなので説明を省
略する。
１の主面上に絶縁膜２０を前記実施の形態２と同様にＣ
ＶＤ法等によって被着した後、図５３に示すように、絶
縁膜２０上に、ｎＭＩＳＦＥＴの形成領域およびｎウエ
ル給電領域ＮＷが露出され、かつ、それ以外が被覆され
るようなフォトレジスト膜８ｒを形成する。その後、そ
のフォトレジスト膜８ｒをマスクとして、例えばｎＭＩ
ＳＦＥＴのソース・ドレイン形成用のリンまたはヒ素を
前記実施の形態２と同様にしてイオン注入することによ
り、ｎＭＩＳＦＥＴＱｎのｎ+ 型の半導体領域６ｎｂお
よびｎウエル給電用のｎ+ 型の半導体領域１０ａを形成
する。このような工程を経てｎＭＩＳＦＥＴＱｎを形成
する。なお、本実施の形態３におけるｎＭＩＳＦＥＴＱ
ｎの構造は前記実施の形態１、２と同じなので説明を省
略する。
【０１０３】その後、フォトレジスト膜８ｒを除去した
後、図５４に示すように、ｐＭＩＳＦＥＴの形成領域お
よびｐウエル給電領域ＰＷが露出され、それ以外の領域
が被覆されるようなフォトレジスト膜８ｓを半導体基板
１の主面上に形成する。続いて、前記実施の形態２と同
様にしてゲート電極３の側面にサイドウォール２０ａを
形成した後、フォトレジスト膜８ｓをマスクとして、例
えばｐＭＩＳＦＥＴのソース・ドレイン形成用のホウ素
を、前記実施の形態１、２と同様に半導体基板１にイオ
ン注入してｐＭＩＳＦＥＴＱｐのｐ+ 型の半導体領域６
ｐｂおよびｐウエル給電用のｐ+ 型の半導体領域９ａを
形成する。これにより、ｐ- 型の半導体領域６ｐａと、
ｐ+ 型の半導体領域６Ｐｂとで構成されるソース・ドレ
イン用の半導体領域６ｐを形成する。このような工程を
経てｐＭＩＳＦＥＴＱｐを形成する。前記実施の形態２
では、ｐＭＩＳＦＥＴＱｐにｐ- 型の半導体領域６ｐａ
が無かったが、本実施の形態３では、各ｐＭＩＳＦＥＴ
Ｑｐにｐ- 型の半導体領域６ｐａが形成されている。こ
のｐ- 型の半導体領域６ｐａは、ｐ+ 型の半導体領域６
Ｐｂのチャネル側端部に接し、かつ、ゲート電極３の端
部下に若干入り込むように形成されている。また、前記
実施の形態２では、ゲート電極３Ａを持つｐＭＩＳＦＥ
ＴＱｐにおいて、ゲート電極３Ａ、３Ａ間のｐ+ 型の半
導体領域６ｐｂの両端に近接してｎ- 型の半導体領域１
９が形成され、それがポケット領域として機能していた
が、本実施の形態３ではそれが形成されていない。本実
施の形態３では、ゲート電極３Ａ、３Ａ間には、ｐ+ 型
の半導体領域６ｐｂとその両端に接し、かつ、ゲート電
極３Ａの端部下に若干入り込むようにｐ- 型の半導体領
域６ｐａが形成されている。
後、図５４に示すように、ｐＭＩＳＦＥＴの形成領域お
よびｐウエル給電領域ＰＷが露出され、それ以外の領域
が被覆されるようなフォトレジスト膜８ｓを半導体基板
１の主面上に形成する。続いて、前記実施の形態２と同
様にしてゲート電極３の側面にサイドウォール２０ａを
形成した後、フォトレジスト膜８ｓをマスクとして、例
えばｐＭＩＳＦＥＴのソース・ドレイン形成用のホウ素
を、前記実施の形態１、２と同様に半導体基板１にイオ
ン注入してｐＭＩＳＦＥＴＱｐのｐ+ 型の半導体領域６
ｐｂおよびｐウエル給電用のｐ+ 型の半導体領域９ａを
形成する。これにより、ｐ- 型の半導体領域６ｐａと、
ｐ+ 型の半導体領域６Ｐｂとで構成されるソース・ドレ
イン用の半導体領域６ｐを形成する。このような工程を
経てｐＭＩＳＦＥＴＱｐを形成する。前記実施の形態２
では、ｐＭＩＳＦＥＴＱｐにｐ- 型の半導体領域６ｐａ
が無かったが、本実施の形態３では、各ｐＭＩＳＦＥＴ
Ｑｐにｐ- 型の半導体領域６ｐａが形成されている。こ
のｐ- 型の半導体領域６ｐａは、ｐ+ 型の半導体領域６
Ｐｂのチャネル側端部に接し、かつ、ゲート電極３の端
部下に若干入り込むように形成されている。また、前記
実施の形態２では、ゲート電極３Ａを持つｐＭＩＳＦＥ
ＴＱｐにおいて、ゲート電極３Ａ、３Ａ間のｐ+ 型の半
導体領域６ｐｂの両端に近接してｎ- 型の半導体領域１
９が形成され、それがポケット領域として機能していた
が、本実施の形態３ではそれが形成されていない。本実
施の形態３では、ゲート電極３Ａ、３Ａ間には、ｐ+ 型
の半導体領域６ｐｂとその両端に接し、かつ、ゲート電
極３Ａの端部下に若干入り込むようにｐ- 型の半導体領
域６ｐａが形成されている。
【０１０４】これ以降は、前記実施の形態２の図４０〜
図４５で説明したのと同様の工程を経て、図５５に示す
ＤＲＡＭを製造する。
図４５で説明したのと同様の工程を経て、図５５に示す
ＤＲＡＭを製造する。
【０１０５】本実施の形態３においては、前記実施の形
態１、２で得られる効果の他に、前記実施の形態２の場
合よりもＭＩＳＦＥＴ（特にｐＭＩＳＦＥＴＱｐ）の動
作信頼性を向上させることが可能となる。
態１、２で得られる効果の他に、前記実施の形態２の場
合よりもＭＩＳＦＥＴ（特にｐＭＩＳＦＥＴＱｐ）の動
作信頼性を向上させることが可能となる。
【０１０６】（実施の形態４）前記実施の形態１〜３に
おいては、ポケット領域がソース・ドレインの両方にあ
るＭＩＳＦＥＴと、ドレイン側だけにあるＭＩＳＦＥＴ
とを同一半導体基板に形成する場合について説明した
が、半導体基板に形成されるＭＩＳＦＥＴの中には、ポ
ケット領域を設けるとＭＩＳＦＥＴのしきい値電圧が上
がり設計通りの動作が行われないＭＩＳＦＥＴも存在す
る。例えば基準電位発生用の電源回路用のＭＩＳＦＥＴ
等である。
おいては、ポケット領域がソース・ドレインの両方にあ
るＭＩＳＦＥＴと、ドレイン側だけにあるＭＩＳＦＥＴ
とを同一半導体基板に形成する場合について説明した
が、半導体基板に形成されるＭＩＳＦＥＴの中には、ポ
ケット領域を設けるとＭＩＳＦＥＴのしきい値電圧が上
がり設計通りの動作が行われないＭＩＳＦＥＴも存在す
る。例えば基準電位発生用の電源回路用のＭＩＳＦＥＴ
等である。
【０１０７】そこで、本実施の形態４においては、例え
ばポケット領域を必要としないか、または、ポケット領
域を設けない方が良いＭＩＳＦＥＴを同一の半導体基板
に形成する場合について説明する。
ばポケット領域を必要としないか、または、ポケット領
域を設けない方が良いＭＩＳＦＥＴを同一の半導体基板
に形成する場合について説明する。
【０１０８】図５６および図５７は、前記実施の形態１
〜３における短チャネル効果抑制用の不純物導入工程時
における本実施の形態４のＭＩＳＦＥの形成領域の平面
図およびそのＡ−Ａ線の断面図を示している。長方形上
の活性領域Ｌの中央にはゲート電極３が活性領域Ｌに交
差するように重なって配置されている。ゲート電極３の
左右にソース、ドレイン用の半導体領域が形成される。
本実施の形態４では、ゲート電極３の近傍に所定の距離
を隔ててゲート電極３と平行にダミーパターン２９が設
けられている。このダミーパターン２９は、ゲート電極
３をパターニングする際に同一工程でパターニングされ
たものである。このため、ダミーパターン２９を設ける
ことで製造工程数が増加することもない。このゲート電
極３およびダミーパターン２９上にはキャップ絶縁膜７
が形成されている。なお、図５６および図５７の矢印は
前記実施の形態１〜３と同様に不純物の導入状態を示し
ている。
〜３における短チャネル効果抑制用の不純物導入工程時
における本実施の形態４のＭＩＳＦＥの形成領域の平面
図およびそのＡ−Ａ線の断面図を示している。長方形上
の活性領域Ｌの中央にはゲート電極３が活性領域Ｌに交
差するように重なって配置されている。ゲート電極３の
左右にソース、ドレイン用の半導体領域が形成される。
本実施の形態４では、ゲート電極３の近傍に所定の距離
を隔ててゲート電極３と平行にダミーパターン２９が設
けられている。このダミーパターン２９は、ゲート電極
３をパターニングする際に同一工程でパターニングされ
たものである。このため、ダミーパターン２９を設ける
ことで製造工程数が増加することもない。このゲート電
極３およびダミーパターン２９上にはキャップ絶縁膜７
が形成されている。なお、図５６および図５７の矢印は
前記実施の形態１〜３と同様に不純物の導入状態を示し
ている。
【０１０９】このようなＭＩＳＦＥＴの形成領域では、
前記実施の形態１〜３における短チャネル効果抑制用の
不純物の導入に際して、図５７に示すように、短チャネ
ル効果抑制用の不純物がダミーパターン２９に遮られゲ
ート電極３の端部下に導入されない。したがって、ポケ
ット領域５の端部はゲート電極３の端部下に入り込まな
い（あるいは入り込んでいるとしてもその後にソース・
ドレイン用の半導体領域からの不純物拡散によって消さ
れる程度である）。
前記実施の形態１〜３における短チャネル効果抑制用の
不純物の導入に際して、図５７に示すように、短チャネ
ル効果抑制用の不純物がダミーパターン２９に遮られゲ
ート電極３の端部下に導入されない。したがって、ポケ
ット領域５の端部はゲート電極３の端部下に入り込まな
い（あるいは入り込んでいるとしてもその後にソース・
ドレイン用の半導体領域からの不純物拡散によって消さ
れる程度である）。
【０１１０】続く図５８は前記実施の形態の１〜３にお
ける低不純物濃度の半導体領域を形成するための不純物
導入工程時における本実施の形態４のＭＩＳＦＥＴの形
成領域における半導体基板１の断面図を示している。こ
の工程により低不純物濃度の半導体領域６ａを形成す
る。この不純物の導入工程に際しては、ゲート電極３と
ダミーパターン２９との間に形成されたポケット領域５
の導電型が前記実施の形態１〜３と同様に低不純物濃度
の半導体領域６ａによって打ち消される。すなわち、Ｍ
ＩＳＦＥＴのチャネルに近接する箇所にはポケット領域
５が無くなる。なお、前記実施の形態２では、この不純
物を半導体基板１の主面に対して斜めに導入している
が、４方向から導入しているのでポケット領域５の状態
は結果として同じことになる。
ける低不純物濃度の半導体領域を形成するための不純物
導入工程時における本実施の形態４のＭＩＳＦＥＴの形
成領域における半導体基板１の断面図を示している。こ
の工程により低不純物濃度の半導体領域６ａを形成す
る。この不純物の導入工程に際しては、ゲート電極３と
ダミーパターン２９との間に形成されたポケット領域５
の導電型が前記実施の形態１〜３と同様に低不純物濃度
の半導体領域６ａによって打ち消される。すなわち、Ｍ
ＩＳＦＥＴのチャネルに近接する箇所にはポケット領域
５が無くなる。なお、前記実施の形態２では、この不純
物を半導体基板１の主面に対して斜めに導入している
が、４方向から導入しているのでポケット領域５の状態
は結果として同じことになる。
【０１１１】さらに、続く図５９は前記実施の形態の１
〜３におけるＭＩＳＦＥＴのソース・ドレイン用の半導
体領域を形成するための不純物導入工程時における本実
施の形態４のＭＩＳＦＥＴの形成領域における半導体基
板１の断面図を示している。この工程により高不純物濃
度の半導体領域６ｂを形成し、低不純物濃度の半導体領
域６ａと高不純物濃度の半導体領域６ｂとで構成される
ソース・ドレイン用の半導体領域６を形成する。ここ
で、ＭＩＳＦＥＴＱのチャネルに近接する箇所にはポケ
ット領域５が形成されない。したがって、ＭＩＳＦＥＴ
Ｑのしきい値電圧を低く（設計通り）することができ
る。
〜３におけるＭＩＳＦＥＴのソース・ドレイン用の半導
体領域を形成するための不純物導入工程時における本実
施の形態４のＭＩＳＦＥＴの形成領域における半導体基
板１の断面図を示している。この工程により高不純物濃
度の半導体領域６ｂを形成し、低不純物濃度の半導体領
域６ａと高不純物濃度の半導体領域６ｂとで構成される
ソース・ドレイン用の半導体領域６を形成する。ここ
で、ＭＩＳＦＥＴＱのチャネルに近接する箇所にはポケ
ット領域５が形成されない。したがって、ＭＩＳＦＥＴ
Ｑのしきい値電圧を低く（設計通り）することができ
る。
【０１１２】このように、本実施の形態４においては、
製造工程数の増加を招くことなく、同一半導体基板にポ
ケット領域をソース・ドレインの両方に設けないＭＩＳ
ＦＥＴを形成することが可能となる。
製造工程数の増加を招くことなく、同一半導体基板にポ
ケット領域をソース・ドレインの両方に設けないＭＩＳ
ＦＥＴを形成することが可能となる。
【０１１３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１１４】例えば前記実施の形態２、３においては、
情報蓄積用の容量素子がクラウン型の場合について説明
したが、これに限定されるものではなく種々変更可能で
あり、例えばフィン型でも良い。
情報蓄積用の容量素子がクラウン型の場合について説明
したが、これに限定されるものではなく種々変更可能で
あり、例えばフィン型でも良い。
【０１１５】また、前記実施の形態１〜４では分離部が
溝型の場合について説明したが、これに限定されるもの
ではなく、例えば選択酸化法（ＬＯＣＯＳ；Local Oxid
ization Of Silicon）で形成されたフィールド絶縁膜で
分離部を形成しても良い。
溝型の場合について説明したが、これに限定されるもの
ではなく、例えば選択酸化法（ＬＯＣＯＳ；Local Oxid
ization Of Silicon）で形成されたフィールド絶縁膜で
分離部を形成しても良い。
【０１１６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１１７】(1).本発明によれば、例えば互いに隣接す
る第１のゲート電極と第２のゲート電極との間に電界効
果トランジスタのソース領域を配置し、前記第２の領域
および第３の領域のそれぞれに電界効果トランジスタの
ドレイン領域を配置して、ソース領域側には短チャネル
効果抑制用の不純物が半導体基板に導入されてなる半導
体領域を形成せず、ドレイン領域側には短チャネル効果
抑制用の不純物が半導体基板に導入されてなる半導体領
域を形成することにより、ドレイン領域側からの空乏層
の延びを抑えて電界効果トランジスタの性劣化を抑制
し、かつ、互いに隣接する第１のゲート電極と第２のゲ
ート電極との間隔を狭くして素子集積度の向上を図るこ
とが可能となる。
る第１のゲート電極と第２のゲート電極との間に電界効
果トランジスタのソース領域を配置し、前記第２の領域
および第３の領域のそれぞれに電界効果トランジスタの
ドレイン領域を配置して、ソース領域側には短チャネル
効果抑制用の不純物が半導体基板に導入されてなる半導
体領域を形成せず、ドレイン領域側には短チャネル効果
抑制用の不純物が半導体基板に導入されてなる半導体領
域を形成することにより、ドレイン領域側からの空乏層
の延びを抑えて電界効果トランジスタの性劣化を抑制
し、かつ、互いに隣接する第１のゲート電極と第２のゲ
ート電極との間隔を狭くして素子集積度の向上を図るこ
とが可能となる。
【図１】（ａ）は本発明の技術思想を説明するための半
導体基板の要部平面図であり、（ｂ）はそのＡ−Ａ線の
断面図である。
導体基板の要部平面図であり、（ｂ）はそのＡ−Ａ線の
断面図である。
【図２】本発明の技術思想を説明するための図１に続く
工程における半導体基板の要部平面図であり、（ｂ）は
そのＡ−Ａ線の断面図である。
工程における半導体基板の要部平面図であり、（ｂ）は
そのＡ−Ａ線の断面図である。
【図３】本発明の技術思想における不純物の導入角度、
ゲート高さおよびゲート隣接間隔の関係を説明するため
の説明図である。
ゲート高さおよびゲート隣接間隔の関係を説明するため
の説明図である。
【図４】本発明の技術思想を適用した一実施の形態であ
る半導体装置の製造工程中における要部断面図である。
る半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図６】図５に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図７】図６に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図８】図７に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図９】図８に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図１０】図９に続く半導体装置の製造工程中における
要部断面図である。
要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１９】本発明の技術思想を説明するための半導体基
板の要部平面図である。
板の要部平面図である。
【図２０】（ａ）は本発明の技術思想を説明するための
図１９のＡ−Ａ線の断面図であり、（ｂ）はその（ａ）
の工程と同工程における図１９のＢ−Ｂ線の断面図であ
る。
図１９のＡ−Ａ線の断面図であり、（ｂ）はその（ａ）
の工程と同工程における図１９のＢ−Ｂ線の断面図であ
る。
【図２１】（ａ）は本発明の技術思想の図２０に続く工
程時にける図１９のＡ−Ａ線の断面図であり、（ｂ）は
その（ａ）の工程と同工程における図１９のＢ−Ｂ線の
断面図である。
程時にける図１９のＡ−Ａ線の断面図であり、（ｂ）は
その（ａ）の工程と同工程における図１９のＢ−Ｂ線の
断面図である。
【図２２】（ａ）は本発明の技術思想の図２１に続く工
程時にける図１９のＡ−Ａ線の断面図であり、（ｂ）は
その（ａ）の工程と同工程における図１９のＢ−Ｂ線の
断面図である。
程時にける図１９のＡ−Ａ線の断面図であり、（ｂ）は
その（ａ）の工程と同工程における図１９のＢ−Ｂ線の
断面図である。
【図２３】 本発明の技術思想を適用した他の実施の形
態である半導体装置における要部の等価回路図である。
態である半導体装置における要部の等価回路図である。
【図２４】図２３の回路に対応する半導体装置の素子レ
イアウトを示す平面図である。
イアウトを示す平面図である。
【図２５】図２４と同一平面座標で、かつ、上層の配線
レイアウトを示す平面図である。
レイアウトを示す平面図である。
【図２６】本発明の技術思想を適用した他の実施の形態
である半導体装置の製造工程中における要部断面図であ
る。
である半導体装置の製造工程中における要部断面図であ
る。
【図２７】図２６に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図４７】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図５１】図５０に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図５２】図５１に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図５３】図５２に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図５５】図５４に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図５６】本発明のさらに他の実施の形態である半導体
装置の製造工程中における要部平面図である。
装置の製造工程中における要部平面図である。
【図５７】図５６の半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図５８】図５７に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図５９】図５８に続く半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図６０】（ａ）は本発明者が検討した半導体装置の製
造工程中における要部平面図であり、（ｂ）はそのＡ−
Ａ線の断面図である。
造工程中における要部平面図であり、（ｂ）はそのＡ−
Ａ線の断面図である。
【図６１】（ａ）は本発明者が検討した半導体装置の図
６０に続く製造工程中における要部平面図であり、
（ｂ）はそのＡ−Ａ線の断面図である。
６０に続く製造工程中における要部平面図であり、
（ｂ）はそのＡ−Ａ線の断面図である。
１ 半導体基板 ２ ゲート絶縁膜 ３ ゲート電極 ３Ａ ゲート電極（第１のゲート電極、第２のゲート電
極） ３Ｂ ゲート電極 ４ 分離部 ４ａ 分離溝 ４ｂ 分離膜 ５ ポケット領域 ５ｎａ ポケット領域 ５ｎｂ ポケット領域 ５ｐａ ポケット領域 ５ｐｂ ポケット領域 ６Ｓ ソース用の半導体領域 ６ｐＳ ソース用の半導体領域 ６ｎＳ ソース用の半導体領域 ６Ｄ ドレイン用の半導体領域 ６ｐＤ ソース用の半導体領域 ６ｎＤ ソース用の半導体領域 ６ａ 低不純物濃度の半導体領域 ６ｂ 高不純物濃度の半導体領域 ６ｎ 半導体領域 ６ｎａ ｎ- 型の半導体領域 ６ｎａ1 ｎ- 型の半導体領域 ６ｎｂ ｎ+ 型の半導体領域 ６ｐ ｐ+ 型の半導体領域 ６ｐａ ｐ- 型の半導体領域 ６ｐｂ ｐ+ 型の半導体領域 ７ キャップ絶縁膜 ８ａ〜８ｓ フォトレジスト膜 ９ ｐウエル ９ａ ｐ+ 型の半導体領域 １０ ｎウエル １０ａ ｎ+ 型の半導体領域 １１ サイドウォール １２ａ 絶縁膜 １２ｂ 絶縁膜 １２ｃ 絶縁膜 １２ｄ 絶縁膜 １３ａ 接続孔 １４ａ 第１層配線 １５ｄ 半導体領域 １５ｇ ゲート電極 １６ｄ 半導体領域 １６ｇ ゲート電極 １７ｄ 半導体領域 １７ｇ ゲート電極 １８ 埋め込みｎウエル １９ ｎ- 型の半導体領域 ２０ 絶縁膜 ２０ａ サイドウォール ２１ 接続孔 ２２ ｎ- 型の半導体領域 ２３ プラグ ２４ ｎ+ 型の半導体領域 ２５ 接続孔 ２６ プラグ ２７ キャパシタ孔 ２８ キャパシタ ２８ａ 下部電極 ２８ｂ 容量絶縁膜 ２８ｃ 上部電極 Ｑ ＭＩＳＦＥＴ Ｑｎ ｎＭＩＳＦＥＴ Ｑｐ ｐＭＩＳＦＥＴ Ｄ ドレイン形成領域 Ｓ ソース形成領域 Ｑｓ メモリセル選択ＭＩＳＦＥＴ Ｃ キャパシタ ＭＣ メモリセル ＷＬ ワード線 ＢＬ ビット線 ＷＤ ワードドライバ ＳＡ センスアンプ回路 Ｑｓｈ シェアードＭＩＳＦＥＴ Ｑｎｐ ｎＭＩＳＦＥＴ Ｑｎｓ ｎＭＩＳＦＥＴ Ｑｐｓ ｐＭＩＳＦＥＴ ＰＣ プリチージ回路 ＳＷ Ｉ／Ｏスイッチ回路 ＹＳ 列選線 Ｗ ウエル給電領域 ＰＷ ｐウエル給電領域 ＮＷ ｎウエル給電領域 Ｇ ガードリング １００ 半導体基板 １０１ ゲート絶縁膜 １０２ ゲート電極 １０３ 短チャネル効果抑制用の半導体領域 １０４ 半導体領域
極） ３Ｂ ゲート電極 ４ 分離部 ４ａ 分離溝 ４ｂ 分離膜 ５ ポケット領域 ５ｎａ ポケット領域 ５ｎｂ ポケット領域 ５ｐａ ポケット領域 ５ｐｂ ポケット領域 ６Ｓ ソース用の半導体領域 ６ｐＳ ソース用の半導体領域 ６ｎＳ ソース用の半導体領域 ６Ｄ ドレイン用の半導体領域 ６ｐＤ ソース用の半導体領域 ６ｎＤ ソース用の半導体領域 ６ａ 低不純物濃度の半導体領域 ６ｂ 高不純物濃度の半導体領域 ６ｎ 半導体領域 ６ｎａ ｎ- 型の半導体領域 ６ｎａ1 ｎ- 型の半導体領域 ６ｎｂ ｎ+ 型の半導体領域 ６ｐ ｐ+ 型の半導体領域 ６ｐａ ｐ- 型の半導体領域 ６ｐｂ ｐ+ 型の半導体領域 ７ キャップ絶縁膜 ８ａ〜８ｓ フォトレジスト膜 ９ ｐウエル ９ａ ｐ+ 型の半導体領域 １０ ｎウエル １０ａ ｎ+ 型の半導体領域 １１ サイドウォール １２ａ 絶縁膜 １２ｂ 絶縁膜 １２ｃ 絶縁膜 １２ｄ 絶縁膜 １３ａ 接続孔 １４ａ 第１層配線 １５ｄ 半導体領域 １５ｇ ゲート電極 １６ｄ 半導体領域 １６ｇ ゲート電極 １７ｄ 半導体領域 １７ｇ ゲート電極 １８ 埋め込みｎウエル １９ ｎ- 型の半導体領域 ２０ 絶縁膜 ２０ａ サイドウォール ２１ 接続孔 ２２ ｎ- 型の半導体領域 ２３ プラグ ２４ ｎ+ 型の半導体領域 ２５ 接続孔 ２６ プラグ ２７ キャパシタ孔 ２８ キャパシタ ２８ａ 下部電極 ２８ｂ 容量絶縁膜 ２８ｃ 上部電極 Ｑ ＭＩＳＦＥＴ Ｑｎ ｎＭＩＳＦＥＴ Ｑｐ ｐＭＩＳＦＥＴ Ｄ ドレイン形成領域 Ｓ ソース形成領域 Ｑｓ メモリセル選択ＭＩＳＦＥＴ Ｃ キャパシタ ＭＣ メモリセル ＷＬ ワード線 ＢＬ ビット線 ＷＤ ワードドライバ ＳＡ センスアンプ回路 Ｑｓｈ シェアードＭＩＳＦＥＴ Ｑｎｐ ｎＭＩＳＦＥＴ Ｑｎｓ ｎＭＩＳＦＥＴ Ｑｐｓ ｐＭＩＳＦＥＴ ＰＣ プリチージ回路 ＳＷ Ｉ／Ｏスイッチ回路 ＹＳ 列選線 Ｗ ウエル給電領域 ＰＷ ｐウエル給電領域 ＮＷ ｎウエル給電領域 Ｇ ガードリング １００ 半導体基板 １０１ ゲート絶縁膜 １０２ ゲート電極 １０３ 短チャネル効果抑制用の半導体領域 １０４ 半導体領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 (72)発明者 只木 ▲芳▼▲隆▼ 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 関口 敏宏 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 永井 亮 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 宮本 正文 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 中村 正行 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 宮武 伸一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 鈴木 津幸 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 兵間 政浩 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5F048 AA01 AB01 AC03 BA01 BB03 BB05 BB08 BC03 BC06 BC07 BD04 BE03 BE04 BF02 BF11 BG13 DA25 5F083 AD10 AD31 AD60 AD69 FR02 GA09 GA28 HA01 JA06 JA17 JA32 KA01 KA05 MA06 MA18 NA01 PR03 PR29 PR37 PR43 PR45 PR46 ZA13
Claims (26)
- 【請求項１】 半導体基板に複数の電界効果トランジス
タを設ける半導体装置の製造方法であって、（ａ）前記
半導体基板上に、前記複数の電界効果トランジスタのゲ
ート電極であって、第１の辺とこれに交差する第２の辺
とを持つ第１のゲート電極と、第３の辺とこれに交差す
る第４の辺とを持つ第２のゲート電極とを形成する工程
と、（ｂ）前記（ａ）工程後、前記電界効果トランジス
タの短チャネル効果抑制用の不純物を前記半導体基板に
対して斜めに導入する工程とを有し、前記第１の辺およ
び第３の辺に対して平面的に交差する第１方向から前記
半導体基板に入射される前記短チャネル効果抑制用の不
純物が、前記第１のゲート電極および第２のゲート電極
に阻まれて前記第１のゲート電極と第２のゲート電極と
の間の第１の領域における半導体基板には導入されない
ように、前記第１のゲート電極および第２のゲート電極
を前記第１の辺と第３の辺とが向かい合うように互いに
隣接させた状態で形成することを特徴とする半導体装置
の製造方法。 - 【請求項２】 半導体基板に複数の電界効果トランジス
タを設ける半導体装置の製造方法であって、（ａ）前記
半導体基板上に、前記複数の電界効果トランジスタのゲ
ート電極であって、第１の辺とこれに交差する第２の辺
とを持つ第１のゲート電極と、第３の辺とこれに交差す
る第４の辺とを持つ第２のゲート電極とを形成する工程
と、（ｂ）前記（ａ）工程後、前記電界効果トランジス
タの短チャネル効果抑制用の不純物を前記半導体基板に
対して斜めに導入する工程とを有し、 前記第１の辺および第３の辺に対して平面的に交差する
第１方向から半導体基板に入射される前記短チャネル効
果抑制用の不純物が、前記第１のゲート電極および第２
のゲート電極に阻まれて前記第１のゲート電極と第２の
ゲート電極との間の第１の領域における半導体基板には
導入されず、かつ、前記第１の領域から第１のゲート電
極を隔てて平面的に配置された第２の領域および前記第
１の領域から第２のゲート電極を隔てて平面的に配置さ
れた第３の領域における半導体基板には導入されるよう
に、前記第１のゲート電極および第２のゲート電極を前
記第１の辺と第３の辺とが向かい合うように互いに隣接
させた状態で形成することを特徴とする半導体装置の製
造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、前記短チャネル効果抑制用の不純物を、前記第
１方向と、これに交差する第２方向との両方から前記半
導体基板に入射することを特徴とする半導体装置の製造
方法。 - 【請求項４】 請求項２記載の半導体装置の製造方法に
おいて、前記第１のゲート電極および第２のゲート電極
で形成されるゲート長が、前記半導体基板上に形成され
る他の所定のゲート電極で形成されるゲート長よりも相
対的に長いことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項２記載の半導体装置の製造方法に
おいて、前記第１のゲート電極を持つ第１の電界効果ト
ランジスタと、前記第２のゲート電極を持つ第２の電界
効果トランジスタとが、前記半導体基板に形成された領
域であって所定電位の電圧を独立して印加することが可
能かまたはそれと等価な状態となる領域に設けられてい
ることを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項２記載の半導体装置の製造方法に
おいて、前記（ａ）工程後、前記第１のゲート電極およ
び第２のゲート電極をマスクとして電界効果トランジス
タのソース領域およびドレイン領域を形成するための不
純物を導入する工程を有することを特徴とする半導体装
置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、前記電界効果トランジスタのソース領域および
ドレイン領域を形成するための不純物の導入工程は、 前記半導体基板に第１の不純物を導入することで相対的
に低不純物濃度の第１の半導体領域を形成する工程と、 前記半導体基板に前記第２の不純物を導入することで前
記第１の半導体領域の不純物濃度よりも相対的に高く、
かつ、前記第１の半導体領域と同じ導電型の高不純物濃
度の第２の半導体領域を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項８】 請求項６記載の半導体装置の製造方法に
おいて、前記第１のゲート電極と第２のゲート電極との
間の第１の領域に、前記第１のゲート電極を持つ第１の
電界効果トランジスタと前記第２のゲート電極を持つ第
２の電界効果トランジスタとのソース領域を形成し、前
記第２の領域に前記第１の電界効果トランジスタのドレ
イン領域を形成し、かつ、前記第３の領域に前記第２の
電界効果トランジスタのドレイン領域を形成することを
特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、前記第１の電界効果トランジスタおよび第２の
電界効果トランジスタのそれぞれのチャネルと前記ソー
ス領域との間には前記短チャネル効果抑制用の不純物が
導入されてなる半導体領域を形成せず、前記第１の電界
効果トランジスタおよび第２の電界効果トランジスタの
それぞれのチャネルとそれぞれのドレイン領域との間に
は前記短チャネル効果抑制用の不純物が導入されてなる
半導体領域を形成することを特徴とする半導体装置の製
造方法。 - 【請求項１０】 半導体基板に第１の電界効果トランジ
スタと、これに隣接する第２の電界効果トランジスタ
と、これらから離れた位置に第３の電界効果トランジス
タとを設ける半導体装置の製造方法であって、（ａ）前
記半導体基板上に、前記第１の電界効果トランジスタの
ゲート電極であって、第１の辺とこれに交差する第２の
辺とを持つ第１のゲート電極と、前記第２の電界効果ト
ランジスタのゲート電極であって、第３の辺とこれに交
差する第４の辺とを持つ第２のゲート電極と、前記第３
の電界効果トランジスタのゲート電極であって、第５の
辺とこれに交差する第６の辺とを持つ第３のゲート電極
とを形成する工程と、（ｂ）前記（ａ）工程後、前記電
界効果トランジスタの短チャネル効果抑制用の不純物を
前記半導体基板に対して斜めに導入する工程とを有し、 前記第１の電界効果トランジスタおよび第２の電界効果
トランジスタの形成領域において、前記第１の辺および
第３の辺に対して平面的に交差する第１方向から半導体
基板に入射される前記短チャネル効果抑制用の不純物
が、前記第１のゲート電極および第２のゲート電極に阻
まれて第１のゲート電極と第２のゲート電極との間の第
１の領域における半導体基板には導入されず、かつ、前
記第１の領域から第１のゲート電極を隔てて平面的に配
置された第２の領域および前記第１の領域から第２のゲ
ート電極を隔てて平面的に配置された第３の領域におけ
る半導体基板には導入されるように、前記第１のゲート
電極と第２のゲート電極とを、前記第１の辺と第３の辺
とが向かい合うように互いに隣接させた状態で形成し、 前記第３の電界効果トランジスタの形成領域において、
前記第１方向から半導体基板に入射される前記短チャネ
ル効果抑制用の不純物が、前記第３のゲート電極を平面
的に挟むように配置された第４の領域および第５の領域
における半導体基板に導入されるように前記第３のゲー
ト電極を形成することを特徴とする半導体装置の製造方
法。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、前記短チャネル効果抑制用の不純物を、前
記第１方向と、これに交差する第２方向との両方から前
記半導体基板に入射することを特徴とする半導体装置の
製造方法。 - 【請求項１２】 請求項１０記載の半導体装置の製造方
法において、前記第１のゲート電極および第２のゲート
電極で形成されるゲート長が、前記第３のゲート電極で
形成されるゲート長よりも相対的に長いことを特徴とす
る半導体装置の製造方法。 - 【請求項１３】 請求項１０記載の半導体装置の製造方
法において、前記第１の電界効果トランジスタおよび第
２の電界効果トランジスタは、前記半導体基板に形成さ
れた領域であって所定電位の電圧を独立して印加するこ
とが可能かまたはそれと等価な状態となる領域に設けら
れていることを特徴とする半導体装置の製造方法。 - 【請求項１４】 請求項１０記載の半導体装置の製造方
法において、 前記（ａ）工程に際して、前記半導体基板上にメモリセ
ル選択用の電界効果トランジスタのゲート電極を形成す
る工程と、 前記（ｂ）工程に先立って、前記メモリセル選択用の電
界効果トランジスタの形成領域にマスクを形成する工程
と、 前記（ａ）工程後、前記（ｂ）工程前に、前記半導体基
板上にマスクを形成することなく、その全面に対して前
記メモリセル選択用の電界効果トランジスタの一対の半
導体領域を形成するための不純物を導入する工程と、 前記メモリセル選択用の電界効果トランジスタの一対の
半導体領域を形成するための不純物の導入工程後、その
一対の半導体領域に電気的に接続された情報蓄積用容量
素子を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項１５】 請求項１０記載の半導体装置の製造方
法において、前記（ａ）工程後、前記第１のゲート電
極、第２のゲート電極および第３のゲート電極をマスク
として、前記第１の電界効果トランジスタ、第２の電界
効果トランジスタおよび第３の電界効果トランジスタの
ソース領域およびドレイン領域を形成するための不純物
を導入する工程を有することを特徴とする半導体装置の
製造方法。 - 【請求項１６】 請求項１５記載の半導体装置の製造方
法において、前記電界効果トランジスタのソース領域お
よびドレイン領域を形成するための不純物の導入工程
は、 前記半導体基板に第１の不純物を導入することで相対的
に低不純物濃度の第１の半導体領域を形成する工程と、 前記半導体基板に前記第２の不純物を導入することで前
記第１の半導体領域の不純物濃度よりも相対的に高く、
かつ、前記第１の半導体領域と同じ導電型の第２の半導
体領域を形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項１７】 請求項１６記載の半導体装置の製造方
法において、前記第１のゲート電極と第２のゲート電極
との間の第１の領域に、前記第１の電界効果トランジス
タと前記第２の電界効果トランジスタとのソース領域を
形成し、前記第２の領域に前記第１の電界効果トランジ
スタのドレイン領域を形成し、前記第３の領域に前記第
２の電界効果トランジスタのドレイン領域を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１８】 請求項１７記載の半導体装置の製造方
法において、前記第１の電界効果トランジスタおよび第
２の電界効果トランジスタのそれぞれのチャネルと前記
ソース領域との間には前記短チャネル効果抑制用の不純
物が導入されてなる半導体領域を形成せず、前記第１の
電界効果トランジスタおよび第２の電界効果トランジス
タのそれぞれのチャネルとそれぞれのドレイン領域との
間には前記短チャネル効果抑制用の不純物が導入されて
なる半導体領域を形成し、前記第３の電界効果トランジ
スタのチャネルと第４の領域および第５の領域との間に
は前記短チャネル効果抑制用の不純物が導入されてなる
半導体領域を形成することを特徴とする半導体装置の製
造方法。 - 【請求項１９】 半導体基板に、第１の電界効果トラン
ジスタと、これに隣接する第２の電界効果トランジスタ
と、これらから離間する第３の電界効果トランジスタと
を設ける半導体装置の製造方法であって、（ａ）前記半
導体基板上に、前記第１の電界効果トランジスタのゲー
ト電極であって、第１の辺とこれに交差する第２の辺と
を持つ第１のゲート電極と、前記第２の電界効果トラン
ジスタのゲート電極であって、第３の辺とこれに交差す
る第４の辺とを持つ第２のゲート電極と、前記第３の電
界効果トランジスタのゲート電極であって、第５の辺と
これに交差する第６の辺とを持つ第３のゲート電極と、
前記第３のゲート電極を挟むように設けられたダミーパ
ターンとを形成する工程と、（ｂ）前記（ａ）工程後、
前記電界効果トランジスタの短チャネル効果抑制用の不
純物を前記半導体基板に対して斜めに導入する工程とを
有し、 前記第１の電界効果トランジスタおよび第２の電界効果
トランジスタの形成領域において、前記第１の辺および
第３の辺に対して平面的に交差する第１方向から半導体
基板に入射される前記短チャネル効果抑制用の不純物
が、前記第１のゲート電極および第２のゲート電極に阻
まれて第１のゲート電極と第２のゲート電極との間の第
１の領域における半導体基板には導入されず、かつ、前
記第１の領域から第１のゲート電極を隔てて平面的に配
置された第２の領域および前記第１の領域から第２のゲ
ート電極を隔てて平面的に配置された第３の領域におけ
る半導体基板には導入されるように、前記第１のゲート
電極と第２のゲート電極とを、前記第１の辺と第３の辺
とが向かい合うように互いに隣接させた状態で形成し、 前記第３の電界効果トランジスタの形成領域において、
前記第１方向から半導体基板に入射される前記短チャネ
ル効果抑制用の不純物が、前記第３のゲート電極および
ダミーパターンに阻まれて前記第３のゲート電極とダミ
ーパターンとの間の半導体基板に導入されないように、
前記第３のゲート電極およびダミーパターンを互いに隣
接させた状態で形成することを特徴とする半導体装置の
製造方法。 - 【請求項２０】 請求項１９記載の半導体装置の製造方
法において、前記第１の電界効果トランジスタおよび第
２の電界効果トランジスタのそれぞれのチャネルとソー
ス領域との間と、前記第３の電界効果トランジスタのチ
ャネルとソース領域およびドレイン領域との間とには、
前記短チャネル効果抑制用の不純物が導入されてなる半
導体領域を形成せず、前記第１の電界効果トランジスタ
および第２の電界効果トランジスタのそれぞれのチャネ
ルとそれぞれのドレイン領域との間には前記短チャネル
効果抑制用の不純物が導入されてなる半導体領域を形成
することを特徴とする半導体装置の製造方法。 - 【請求項２１】 半導体基板に第１の電界効果トランジ
スタと、これに隣接する第２の電界効果トランジスタ
と、これらから離れた位置に第３の電界効果トランジス
タとを設ける半導体装置の製造方法であって、（ａ）前
記半導体基板上に、前記第１の電界効果トランジスタの
ゲート電極であって第１の辺とこれに交差する第２の辺
とを持つ第１のゲート電極、前記第２の電界効果トラン
ジスタのゲート電極であって第３の辺とこれに交差する
第４の辺とを持つ第２のゲート電極および前記第３の電
界効果トランジスタのゲート電極であって第５の辺とこ
れに交差する第６の辺とを持つ第３のゲート電極を形成
する工程と、（ｂ）前記（ａ）工程後、前記電界効果ト
ランジスタの短チャネル効果抑制用の不純物を前記半導
体基板に対して斜めに導入する工程とを有し、 前記（ａ）工程において、前記第１の電界効果トランジ
スタおよび第２の電界効果トランジスタの形成領域にお
いては、前記第１の辺および第３の辺に対して平面的に
交差する第１方向から半導体基板に入射される前記短チ
ャネル効果抑制用の不純物が、前記第１のゲート電極お
よび第２のゲート電極に阻まれて第１のゲート電極と第
２のゲート電極との間の第１の領域における半導体基板
には導入されないように、前記第１のゲート電極および
第２のゲート電極を、前記第１の辺と第３の辺とが向か
い合うように互いに隣接させた状態で形成し、 前記第３の電界効果トランジスタの形成領域において
は、前記第１方向から半導体基板に入射される前記短チ
ャネル効果抑制用の不純物が、前記第３のゲート電極を
平面的に挟む第４の領域および第５の領域における半導
体基板に導入されるように前記第３のゲート電極を形成
することにより、 前記第１の電界効果トランジスタおよび第２の電界効果
トランジスタのしきい値電圧と、前記第３の電界効果ト
ランジスタのしきい値電圧とを異ならせることを特徴と
する半導体装置の製造方法。 - 【請求項２２】 第１の辺とこれに交差する第２の辺と
を持つ第１のゲート電極を有する第１の電界効果トラン
ジスタと、第３の辺とこれに交差する第４の辺とを持つ
第２のゲート電極を有する第２の電界効果トランジスタ
とを互いに隣接するように半導体基板に設ける半導体装
置であって、 前記第１の電界効果トランジスタは、前記第１のゲート
電極と第２のゲート電極との間の半導体基板に形成され
た第１の領域と、前記第１の領域から前記第１のゲート
電極を隔てて平面的に配置された第２の領域とを有し、 前記第２の電界効果トランジスタは、前記第１の領域
と、前記第１の領域から前記第２のゲート電極を隔てて
平面的に配置された第３の領域とを有し、 前記第１のゲート電極と第２のゲート電極とは、前記第
１の辺および第３の辺に対して平面的に交差する第１方
向から半導体基板に入射される電界効果トランジスタの
短チャネル効果抑制用の不純物が、前記第１のゲート電
極および第２のゲート電極に阻まれて前記第１の領域に
おける半導体基板には導入されず、かつ、前記第２の領
域および前記第３の領域における半導体基板には導入さ
れるように、前記第１の辺と第３の辺とが向かい合うよ
うに互いに隣接した状態で設けられていることを特徴と
する半導体装置。 - 【請求項２３】 請求項２２記載の半導体装置におい
て、前記第１のゲート電極および第２のゲート電極で形
成されるゲート長が、前記半導体基板上に設けられた他
の所定のゲート電極で形成されるゲート長よりも相対的
に長いことを特徴とする半導体装置。 - 【請求項２４】 請求項２２記載の半導体装置におい
て、前記第１の電界効果トランジスタおよび第２の電界
効果トランジスタは、前記半導体基板に形成された領域
であって所定電位の電圧を独立して印加することが可能
かまたはそれと等価な状態となる領域に設けられている
ことを特徴とする半導体装置。 - 【請求項２５】 請求項２２記載の半導体装置におい
て、前記第１の領域に前記第１の電界効果トランジスタ
および第２の電界効果トランジスタのソース領域を設
け、前記第２の領域に前記第１の電界効果トランジスタ
のドレイン領域を設け、前記第３の領域に前記第２の電
界効果トランジスタのドレイン領域を設けたことを特徴
とする半導体装置。 - 【請求項２６】 請求項２５記載の半導体装置におい
て、前記第１の電界効果トランジスタおよび第２の電界
効果トランジスタのそれぞれのチャネルと前記ソース領
域との間には前記短チャネル効果抑制用の不純物が導入
されてなる半導体領域を形成せず、前記第１の電界効果
トランジスタおよび第２の電界効果トランジスタのそれ
ぞれのチャネルとそれぞれのドレイン領域との間には前
記短チャネル効果抑制用の不純物が導入されてなる半導
体領域を形成したことを特徴とする半導体装置。
Priority Applications (4)
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