KR100908549B1 - 반도체 집적회로장치 - Google Patents

반도체 집적회로장치 Download PDF

Info

Publication number
KR100908549B1
KR100908549B1 KR1020020069953A KR20020069953A KR100908549B1 KR 100908549 B1 KR100908549 B1 KR 100908549B1 KR 1020020069953 A KR1020020069953 A KR 1020020069953A KR 20020069953 A KR20020069953 A KR 20020069953A KR 100908549 B1 KR100908549 B1 KR 100908549B1
Authority
KR
South Korea
Prior art keywords
region
misfet
isolation
gate electrode
regions
Prior art date
Application number
KR1020020069953A
Other languages
English (en)
Other versions
KR20030051216A (ko
Inventor
타카우라노리카츠
타케무라리이치로
마츠오카히데유키
키무라신이치로
아사쿠라히사오
나가이료
야마다사토루
Original Assignee
엘피다 메모리 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘피다 메모리 가부시키가이샤 filed Critical 엘피다 메모리 가부시키가이샤
Publication of KR20030051216A publication Critical patent/KR20030051216A/ko
Application granted granted Critical
Publication of KR100908549B1 publication Critical patent/KR100908549B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

MISFET, 예컨대 센스앰프를 구성하는 MISFET쌍의 문턱치 전압의 변동을 저감한다.
센스앰프회로 등, 메모리셀을 구동하기 위해 필요한 논리회로가 형성되는 논리회로 영역에 있어서, 센스앰프를 구성하는 p채널형 MISFET쌍이 형성되는 활성영역(nwp1, nwp2)의 양단에, 게이트전극(17)을 갖지 않는 n형 활성영역(nw1, nw2)을 배치하고, 활성영역(nwp1)과 활성영역(nw1)과의 거리(L4), 활성영역(nwp2)과 활성영역(nw2)과의 거리(L6) 및 활성영역(nwp1)과 활성영역(nwp2)과의 사이의 거리(L5)로 한 경우, (L4 - L5), (L6 - L5) 및 (L4 - L6)를 거의 0 혹은 최소가공치수의 2배 이하로 한다. 그 결과, L4부, L5부 및 L6부에서의 소자분리 홈의 형상의 변동이 저감하고, MISFET쌍의 문턱치전압 차를 억제할 수 있다.
Figure R1020020069953
센스앰프, 메모리셀, 논리회로, 활성영역, 문턱치전압, 소자분리 홈, 게이트전극, MISFET

Description

반도체 집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도1은 본 발명의 실시형태 1인 반도체 집적회로장치의 요부 레이아웃 도면,
도2는 본 발명의 실시형태 1인 반도체 집적회로장치의 요부 단면도,
도3은 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도4는 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도5는 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도6은 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도7은 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도8은 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도9는 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도10은 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도11은 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도12는 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도13은 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도14는 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도15는 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도16은 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도17은 도2에 나타내는 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도18은 본 발명의 실시형태 1인 반도체 집적회로장치의 다른 요부 레이아웃 도면,
도19는 본 발명의 실시형태 6인 반도체 집적회로장치의 요부 레이아웃 도면,
도20은 본 발명의 실시형태 1인 반도체 집적회로장치의 다른 요부 레이아웃 도면,
도21은 본 발명의 효과를 설명하기 위한 반도체 집적회로장치의 요부 단면도,
도22는 소자분리 홈의 폭의 차와 문턱치전압 차의 상관도,
도23은 비트선과 센스앰프 배치의 레이아웃 모식도,
도24는 비트선과 센스앰프 배치의 레이아웃 모식도,
도25는 비트선과 센스앰프 배치의 레이아웃 모식도,
도26은 본 발명의 실시형태 1인 반도체 집적회로장치의 다른 요부 레이아웃 도면,
도27은 본 발명의 실시형태 1인 반도체 집적회로장치의 다른 요부 레이아웃 도면,
도28은 본 발명의 실시형태 1인 반도체 집적회로장치의 다른 요부 레이아웃 도면,
도29는 본 발명의 실시형태 2인 반도체 집적회로장치의 요부 레이아웃 도면,
도30은 본 발명의 실시형태 3인 반도체 집적회로장치의 요부 레이아웃 도면,
도31은 본 발명의 실시형태 4인 반도체 집적회로장치의 요부 레이아웃 도면,
도32는 본 발명의 실시형태 5인 반도체 집적회로장치의 요부 레이아웃 도면,
도33은 본 발명의 실시형태 6인 반도체 집적회로장치의 제조공정 중에서의 기판의 요부 단면도,
도34는 센스앰프회로 등의 일예를 나타내는 회로도이다.
(부호의 설명)
1 반도체 기판
1b 소자분리 홈
2 산화실리콘막
3 질화실리콘막
4 산화실리콘막(사이드월스페이서)
5 적층막(하드마스크)
6 산화실리콘막
7 산화실리콘막(절연막)
8 적층막(하드마스크)
9 깊은 n웰 영역
10 p웰
11 n웰
12 게이트 절연막
13 다결정 실리콘막
13n n형 다결정 실리콘막
13p p형 다결정 실리콘막
14 텅스텐막(금속막)
15 갭 절연막
16 n형 게이트전극
17 p형 게이트전극
L1 ~ L3 소자분리 홈의 폭
L4 ~ L6 소자분리 홈의 폭
L7 소자분리 홈의 폭
L11, L12 소자분리 홈의 폭
a, b 비트선 피치
pwm1, pwm2 메모리셀 형성영역
pw1a, pw1b n채널형 MISFET의 활성영역
pw2a, pw2b n채널형 MISFET의 활성영역
pw3, pw4 활성영역
pw5 n채널형 MISFET의 활성영역
pwp1, pwp2 p채널형 MISFET쌍의 활성영역
nwp1, nwp2 n채널형 MISFET쌍의 활성영역
nw1, nw2 활성영역(n웰 급전영역)
SA, SA1, SA2 센스앰프
본 발명은, 반도체 집적회로장치에 관한 것으로, 특히 소자분리 홈을 이용하여 형성되는 MISFET쌍을 이용한, 고밀도 집적 메모리회로 및 메모리회로와 논리회 로가 동일 반도체 기판에 설치된 로직 혼재형 DRAM메모리 및 아날로그회로를 가지는 반도체 집적회로장치에 적용하는 유효한 기술에 관한 것이다.
예컨대, DRAM(Dynamic Random Access Memory)과, MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등으로 구성되는 논리회로를 동일의 반도체 기판상에 설치하는 로직 혼재형 메모리에서는, MISFET 등의 분리를 위해 소자분리 홈을 이용하고 있다. 또한, 이러한 종류의 장치와 관련하는 것으로는, 예컨대 특개 2000-174225호 공보에 개시되어 있다.
소자분리에 소자분리 홈을 이용한 소자분리 기술에 있어서는, 소자분리 홈 영역과 소자활성화영역의 소밀(疎密), 보다 구체적으로 다시 말하면 소자분리 홈의 폭에 의해 소자분리 홈의 형상이 변화한다.
그 결과, 균일한 전기특성이 요구되는 센스앰프회로에 이용되는 MISFET쌍 사이에 문턱치전압 차가 발생하는 문제가 있었다.
본 발명의 목적은, 소자분리 홈을 이용한 예컨대 DRAM 및 로직 혼재형 메모리 및 아날로그회로를 가지는 반도체 집적회로장치 등에서, 균일한 전기특성이 요구되는 MISFET의 특성을 향상시킬 수 있는 기술을 제공하는데 있다. 특히, 센스앰프회로 등을 구성하는 MISFET쌍의 특성을 향상시킬 수 있는 기술을 제공하는데 있다.
또, 본 발명의 다른 목적은, 반도체 집적회로장치의 고성능화를 도모하는데 있다.
또, 본 발명의 다른 목적은, 반도체 집적회로장치의 고집적화를 도모하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면에서 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요을 간단하게 설명하면, 다음과 같다.
MISFET쌍의 게이트전극이 배치된 활성영역 끝에 접하는 소자분리 홈의 폭을 같게 한다. 혹은 이 폭의 차를 최소가공치수의 2배 이하로 한다. 그 결과, 소자분리 홈의 폭에 기인하는 소자분리 홈의 형상이 거의 같게 되며, 소자분리 홈의 형상차에 기인하는 MISFET쌍의 문턱치전압 차를 저감하므로, 예컨대 상기 MISFET로 구성되는 센스앰프의 성능을 향상하여, DRAM 메모리셀의 리프레시 특성을 향상시키는 것이 가능하게 된다.
또, 소자분리 홈의 형상의 차이에 의한 문턱치전압 차는, 특히, p채널형 MISFET에서 크게 된다. 따라서, p채널형 MISFET쌍이 배치된 활성영역 끝에 접하는 소자분리 홈의 폭의 차만을 거의 0 혹은 최소가공치수의 2배 이하로 하면, n채널형 MISFET쌍의 활성영역을 고밀도 집적화하고, 또 소자분리 홈의 형상의 차이에 기인하는 p채널형 MISFET쌍 사이의 문턱치전압 차의 발생을 억제할 수 있다.
또, MISFET쌍이 배치된 활성영역이 복수 연속하여 배치되어 있는 센스앰프회로에 있어서, MISFET쌍이 배치된 활성영역 끝에 접하는 소자분리 홈의 폭의 차를 거의 0 혹은 최소가공치수의 2배 이하로 함으로써, 센스앰프 피치를 2배 이상으로 넓히고, 또 소자분리 홈의 형상의 차이에 의한 n채널형 MISFET쌍 사이의 문턱치전압 차의 발생을 억제할 수 있다.
또, p채널형 MISFET쌍이 배치된 활성영역이 복수 연속하여 배치되어 있는 센스앰프회로에 있어서, p채널형 MISFET쌍이 배치된 활성영역 끝에 접하는 소자분리 홈의 폭의 차만을 거의 0 혹은 최소가공치수의 2배 이하로 함으로써, 센스앰프 피치를 2배 이상으로 크게 하고, 또 n채널형 MISFET쌍의 활성영역을 고밀도 집적화하며, 또 소자분리 홈의 형상의 차이에 의한 p채널형 MISFET쌍 사이의 문턱치전압 차의 발생을 억제할 수 있다.
또, MISFET쌍이 배치된 활성영역이 복수 연속하여 배치되어 있는 센스앰프회로에 있어서, 예컨대 n채널형 MISFET쌍의 활성영역에 가장 근접한 활성영역을 p웰 활성영역으로 하고, p채널형 MISFET쌍의 활성영역에 가장 근접한 활성영역을 n웰 활성영역(n형 활성영역)으로 함으로써, p채널형 MISFET쌍이 배치된 활성영역 사이의 거리와, n채널형 MISFET쌍의 활성영역 사이의 거리의 차를 거의 0 혹은 최소가공치수의 2배 이하로 함으로써, MISFET쌍의 문턱치전압 차를 억제할 수 있다.
또, MISFET쌍이 배치된 활성영역이 복수 연속하여 배치되어 있는 센스앰프회로에 있어서, 예컨대 p채널형 MISFET쌍의 활성영역에 가장 근접한 활성영역의 한쪽 또는 양쪽을 p웰 활성영역으로 하고, p채널형 MISFET쌍이 배치된 활성영역 사이의 거리를, n채널형 MISFET쌍이 배치된 활성영역 사이의 거리보다도 크게함으로써, MISFET쌍의 문턱치전압 차를 억제할 수 있다.
또, MISFET쌍이 배치된 활성영역이 복수 분리하여 배치되어 있는 센스앰프회로에 있어서, p채널형 MISFET쌍이 배치된 n웰 활성영역 사이에, n채널형 MISFET쌍이 배치된 p웰 활성영역을 배치하고, 메모리셀의 p웰 활성영역과 n채널형 MISFET쌍이 배치된 p웰 활성영역을 분리하면, 메모리셀의 p웰 활성영역과 n채널형 MISFET쌍이 배치된 p웰 활성영역을 전기적으로 분리할 수 있어, 센스앰프 구동의 고속화에 기여할 수 있다.
또, MISFET쌍이 배치된 활성영역이 복수 분리하여 배치되어 있는 센스앰프회로에 있어서, p채널형 MISFET쌍이 배치된 n웰 활성영역 사이에, n채널형 MISFET쌍이 배치된 p웰 활성영역을 배치하고, 메모리셀의 p웰 활성영역과 n채널형 MISFET쌍이 배치된 p웰 활성영역을 분리하여, MISFET쌍의 게이트전극이 배치된 활성영역 끝에 접하는 소자분리 홈의 폭의 차를, 거의 0 혹은 최소가공치수의 2배 이하로 하면, 메모리셀의 p웰 활성영역과 n채널형 MISFET쌍이 배치된 p웰 활성영역을 전기적으로 분리할 수 있으므로, 센스앰프 구동의 고속화에 기여하고, 또 MISFET쌍의 문턱치전압 차를 억제할 수 있다.
또, MISFET쌍을 가지는 센스앰프회로에 있어서, MISFET쌍의 게이트전극이 활성영역의 소스 확산층과 드레인 확산층을 분리하도록 작용하지 않는 부분을 활성영역 단부 상에 배치하면, 소자분리 홈의 형상이 MISFET쌍에 미치는 영향을 억제할 수 있으므로, MISFET쌍의 문턱치전압 차를 억제할 수 있다.
(발명의 실시형태)
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한, 실 시형태를 설명하기 위한 전 도면에 있어서 동일 기능을 가지는 것은 동일부호를 붙여, 그 반복의 설명은 생략한다.
(실시형태 1)
도1은, 본 발명의 실시형태 1인 반도체 집적회로장치의 요부 레이아웃 도이다. 도1은, 후술하는 바와 같이, 센스앰프회로를 비롯하여 프리차지회로, 이퀄라이저회로나 I/O셀렉터회로 등, DRAM(Dynamic Random Access Memory) 메모리셀을 구동하는데 필요한 논리회로의 레이아웃 도를 나타낸 것으로, 이 도1에 나타내는 영역 중 pw1a ~ pw1b를 논리회로영역이라 한다. 이 논리회로영역의 양단에는 DRAM 메모리셀이 형성되는(메모리셀 영역) pwm1, pwm2가 위치한다. 단, 이 메모리셀 영역에는 메모리셀이 어레이 형상으로 형성되지만, 도2 중에서는 생략되어 있다. 또, 도2에는 메모리셀 영역의 단부, 즉 메모리셀 어레이와 논리회로영역과의 경계부가 나타나 있다.
도2는, 본 발명의 실시형태 1인 반도체 집적회로장치의 요부 단면도로, 도1의 요부 레이아웃 도의 일점 쇄선(m1과 m2) 사이에서의 단면도이다. 도3 ~ 도17은, 도2의 반도체 집적회로장치의 제조공정 중에서의 요부 단면도이다.
먼저, 본 실시형태 1의 DRAM의 논리회로영역의 단면구조를 도2에 의해 설명한다. 반도체 기판(1)은, 예컨대 도전형이 p형의 실리콘 단결정으로 이루어지며, 이 반도체 기판(1) 중에는 깊은 n웰 영역(9)이 형성되어 있다. 이 깊은 n웰 영역(9)에는, 예컨대 n형 불순물인 인이 도입되어 있으며, 메모리셀 영역(pwm1, pwm2)으로부터 연장하고 있다.
또, 논리회로영역에서의 반도체 기판(1)에 있어서, p웰(10)이 형성되어 있다. 이 p웰(10)에는, 예컨대 p형 불순물인 붕소가 도입되어 있다. 그 p형 불순물의 농도는, 예컨대 1017(이하, 「10e17」로 나타낸다) ~ 10e18/㎤ 정도이다.
또, 논리회로영역 등에서의 반도체 기판(1)에 있어서, n웰(11)이 형성되어 있다. n웰(11)에는, 예컨대 n형 불순물인 인 또는 비소(As)가 도입되어 있다. 그 n형 불순물의 농도는, 예컨대 10e17 ~ 10e18/㎤ 정도이다.
이와 같은 반도체 기판(1)의 상층부에는, 얕은 홈을 파서 메우는 형태의 소자분리영역이 형성되어 있다. 즉, 이 소자분리영역은 반도체 기판(1)의 두께방향으로 파여진 0.3 ~ 0.4㎛의 깊이의 소자분리 홈(1b)의 내벽에, 막두께 10㎚ 정도의 얇은 열산화실리콘(SiO2)막(6)을 형성한 후, 분리용의 절연막(7)이 매립되어 형성되어 있다. 이 소자분리영역(절연막7)에 의해 구획된 영역이, 이른바 활성영역(pwm1 ~ pwm2)이며, 이 영역의 일부에 소자 등이 형성된다. 여기서, 이 활성영역은 도 1 및 도 2에 도시된 바와 같이, 소자(예컨대, 게이트전극(16,17))가 형성되는 소자형성영역과, 그 소자형성영역의 양단에 위치하는 소자분리영역(절연막7)을 모두 포함하는 개념이다. 또한, 소자분리영역(절연막7)은 본 실시예에서는 후술하는 p웰(10) 상의 게이트전극(16)(제1 게이트전극)의 양단에 인접하는 부분의 영역을 제1 분리영역, 게이트전극(17)(제2 게이트전극)의 양단에 인접하는 부분의 영역을 제2 분리영역으로 구분한다.
이 분리용의 절연막(7)은, 예컨대 산화실리콘(SiO2) 등으로 이루어진다. 또한, 이 소자분리용의 절연막(7)의 상면은, CMP(Chemical Mechanical Polishing)법에 의해 연마되며, 그 높이가 반도체 기판(1)의 주면의 높이보다 조금 낮게 형성된다.
반도체 기판(1) 상의 게이트 절연막(12)은, 예컨대 산화실리콘으로 이루어지며, 그 두께는, 예컨대 3.5 ~ 7㎚ 정도로 설정되어 있다.
또, 게이트 절연막(12) 상의 게이트전극(16, 17)은, 예컨대 저저항 다결정 실리콘막(13)(13n, 13p), 질화텅스텐(WN)막(도시하지 않음), 텅스텐(W)막(14) 및 갭 절연막(15)이 하층부터 순서대로 퇴적되어 폴리메탈구조를 구성하고 있다. 저저항 게이트전극 재료로서의 폴리메탈은, 그 시트저항이 2Ω/□ 정도로 낮은 것이므로, 게이트전극 재료로서 뿐만 아니라 배선재료로서 이용할 수도 있다. 여기서, 게이트전극(16)을 구성하는 저저항 다결정 실리콘막은, n형의 불순물을 함유하고 있으며(13n), 게이트전극(17)을 구성하는 저저항 다결정 실리콘막은, p형의 불순물을 함유하고 있다(13p).
이어서, 트랜지스터(MISFET)의 확산층영역, 사이드월스페이서, 층간절연막, 컨택트전극, 메탈배선, 축적전극 등이 형성되지만, 그들의 도시는 생략한다.
이어서, 본 실시형태 1의 DRAM의 논리회로영역의 요부 레이아웃을 도1에 의해 설명한다.
먼저, p웰(10) 상에는 게이트전극(16)(제1 게이트전극)을 가지는 n채널형의 MISFET의 활성영역(소자활성영역 혹은 소자형성영역)(pw1a, pw2a, pwp1, pwp2, pw5, pw2b 및 pw1b)이 형성되어 있다.
또, p웰(10) 상에는 게이트전극(16)을 가지지 않는 n형 활성영역, pw3 및 pw4가 형성되어 있다. 또한, pwm1 및 pwm2는 전술한 바와 같이 메모리셀 어레이와 논리회로영역과의 경계부이며, p웰(10) 상에 게이트전극(16)을 가지지 않는 p형 활성영역이다.
또, n웰(11) 상에는 게이트전극(17)(제2 게이트전극)을 가지는 p채널형의 MISFET의 활성영역(nwp1, nwp2)이 형성되어 있다.
또, n웰(11) 상에는 게이트전극을 가지지 않는 n웰 급전영역(활성영역)(nw1, nw2)이 형성되어 있다.
또한, 이들 n채널형의 MISFET의 활성영역, p채널형 MISFET의 활성영역(소자활성영역 혹은 소자형성영역), p웰 상에 게이트전극을 가지지 않는 p형 활성영역 및 n웰 상에 게이트전극을 가지지 않는 n형 활성영역 상에, DRAM의 센스앰프회로 등의 논리회로가 형성되어 있다.
먼저, p웰(10) 상에 게이트전극(16)을 가지는 n채널형의 MISFET의 활성영역(pw1a, pw1b)에는 프리차지회로(도34의 PC) 및 이퀄라이저회로가 형성되어 있다.
이어서, p웰(10) 상에 게이트전극(16)을 가지는 n채널형의 MISFET의 활성영역(pw2a, pw2b)에는 I/O셀렉터회로(도34의 IO)가 형성되어 있다.
이어서, p웰(10) 상에 게이트전극(16)을 가지는 n채널형의 MISFET의 활성영역(pwp1, pwp2)에는 n채널형 MISFET쌍을 가지는 크로스 커플회로가 형성되어 있다(도34 참조). 이러한 크로스 커플회로와, 후술하는 p채널형 MISFET쌍을 가지는 크로스 커플회로로, 도34에 나타내는 센스앰프가 구성된다. 도34에, 센스앰프회로(SA) 등의 회로도의 일예를 나타낸다. 도34에 나타내는 바와 같이, 센스앰프회로(SA)는 n채널형 MISFET쌍(TN1, TN2) 및 p채널형 MISFET쌍(TP1, TP2)으로 구성된다. 이들 MISFET쌍은 비트선 사이(예컨대, BL1t와 BL1b 사이)에 직렬로 접속되며(즉, 소스 혹은 드레인영역을 공통으로 하고 있으며), 각각의 게이트전극은 자신이 접속되어 있지 않은 비트선에 접속되어 있다(즉, 각각의 게이트전극은 다른 MISFET의 공통으 로 되어 있지 않은 소스, 드레인영역과 접속되어 있다).
이와 같이, 도1에는 명시하고 있지 않지만, 활성영역(pwp1 혹은 pwp2) 상의 n채널형 MISFET쌍은 그 게이트전극과 소스, 드레인영역이 예컨대 비트선에 의해 교차 접속된다.
이어서, p웰(10) 상의 게이트전극(16)을 가지는 n채널형의 MISFET의 활성영역(pw5)에는, 센스드라이브회로(도34의 SAND, SAPD)가 형성되어 있다.
또한, 도34 중의 YS는 Y선택선, IO1b 등은 IO선, BLEQ는 비트선 프리차지 신호선, VBLR은 비트선 프리차지 전원선을 나타낸다. 또, WL은 워드선, MC는 메모리셀을 나타낸다. 또한, CSN은 센스앰프 NMOS 커먼소스선, CSP는 센스앰프 PMOS 커먼소스선, φn은 센스앰프 NMOS 활성화신호, φp는 센스앰프 PMOS 활성화신호를 나타낸다.
또, p웰(10) 상의 게이트전극을 가지지 않는 p형 활성영역, pwm1 및 pwm2에는 메모리셀 영역과 논리회로영역 사이에 위치하는 더미영역이 형성되어 있다.
이어서, p웰(10) 상의 게이트전극을 가지지 않는 p형 활성영역, pw3 및 pw4에는 크로스 커플회로영역과, 그 밖의 회로영역(여기서는, I/O셀렉터회로나 센스 드라이브회로가 형성되는 영역) 사이에 배치된 더미영역이 형성되어 있다.
또, n웰(11) 상의 게이트전극(17)을 가지는 p채널형의 MISFET의 활성영역(nwp1, nwp2)에는, p채널형 MISFET쌍을 가지는 크로스 커플회로가 형성되어 있다(도34 참조). 이와 같이, 도1에는 명시하지 않았지만, 활성영역(nwp1 혹은 nwp2) 상의 p채널형 MISFET쌍도, 그 게이트전극과 소스, 드레인영역이 예컨대 비트 선에 의해 교차 접속된다.
또, n웰(11) 상의 게이트전극을 가지지 않는 n형 활성영역, nw1, nw2에는 크로스 커플회로영역과 그 밖의 논리회로영역 사이에 배치된 더미영역이 형성되어 있다. 또한, 이와 같은 더미영역을 전술한 바와 같이, n웰 급전영역으로서 이용할 수 있다.
또, 본 실시형태에서는, 도1에 나타내는 바와 같이, 평면 레이아웃 상의 게이트전극(16, 17)의 형상은, U자형인 것으로 했으나, 게이트전극 형상은 활성영역의 소스 확산층과 드레인 확산층을 분리하는 형상, 예컨대 도18에 나타내는 바와 같은 사각형 형상이라도 좋다.
또, 도1에 나타낸 활성영역(pw1a ~ pw1b)이 메모리셀 영역에 평행하게 연속하고 있는, 즉 X방향으로 배치되어 있는 것은 말할 필요도 없다.
또, 도1에 나타낸 활성영역 상의 게이트전극이 활성영역 상에 주기적으로 배치되어 있는 것은 말할 필요도 없다.
도1에 나타내는 바와 같이, 본 실시형태에 있어서는, 2열 연속하여 배치된 p채널형 MISFET쌍의 활성영역에 가장 근접한 소자분리 홈의 폭(L4와 L6), p채널형 MISFET쌍의 활성영역 사이의 폭(L5)이 같고, 2열 연속하여 배치된 n채널형 MISFET쌍의 활성영역에 가장 근접한 소자분리 홈의 폭(L1과 L3), p채널형 MISFET쌍의 활성영역 사이의 폭(L2)이 같은 것을 특징으로 한다.
이하, 본 실시형태의 반도체 집적회로장치를 도3 ~ 도17을 참조하여, 그 제조공정을 차례로 상세하게 설명한다. 또한, 본 실시형태를 설명하기 위한 전 도면 에서 동일 기능을 가지는 것은 동일의 부호를 붙여, 그 반복의 설명은 생략한다.
먼저, 도3에 나타내는 바와 같이, 예컨대 1 ~ 10Ω㎝ 정도의 비저항을 가지는 p형의 단결정 실리콘으로 이루어지는 반도체 기판(1)을, 약 800℃로 열산화하여 그 표면에 막두께 10㎚ 정도의 얇은 산화실리콘막(2)을 형성한 후, 산화실리콘막(2)의 상부에 CVD법으로 막두께 140㎚ 정도의 질화실리콘막(3)을 퇴적한다.
이어서, 포토레지스트막을 마스크로 한 드라이 에칭으로 소자분리영역의 질화실리콘막(3)과 그 하부의 산화실리콘막(2)을 선택적으로 제거하고, 포토레지스트를 애셔 제거하면, 도4와 같이 된다.
이어서, 도5에 나타내는 바와 같이, 실리콘 반도체 기판(1) 상에 CVD(Chemical Vapor Deposition)법으로 산화실리콘막(4)을 퇴적한다. 이 산화실리콘막(4)의 막두께는, 예컨대 40 ~ 50㎚ 정도이며, 예컨대 HLD(High-pressure Low-temperature Deposition) 산화실리콘막과 같이, 스텝 커버리지가 좋은 성막방법으로 형성한다.
이어서, 도6에 나타내는 바와 같이, 질화실리콘막(3)과 산화실리콘막(2)으로 이루어지는 적층막의 측벽에, 산화실리콘막(4)으로 이루어지는 사이드월스페이서를 산화실리콘막(4)을 에치백함으로써 형성한다.
이 사이드월스페이서를 가지는 질화실리콘막(3)과 산화실리콘막(2)으로 이루어지는 적층막(5)은 소자분리영역의 반도체 기판(1)을 에칭하여 홈을 형성할 때의 마스크로서 사용한다.
또, 질화실리콘막(3)은 산화되기 어려운 성질을 지니고 있으므로, 그 하부의 반도체 기판(1)의 표면이 산화되는 것을 막는 마스크로서도 사용된다. 질화실리콘막(3)의 하부의 산화실리콘막(2)은 반도체 기판(1)과 질화실리콘막(3)과의 계면에 생기는 스트레스를 완화하며, 이 스트레스에 기인하여 반도체 기판(1)의 표면에 전위 등의 결함이 발생하는 것을 막기 위해 형성한다. 또, 산화실리콘막(4)의 사이드월스페이서는 활성영역의 단부(견부)에 생기는 스트레스를 완화하여, 활성영역의 견부를 완만하게 하기 위해 형성한다.
이어서, 도7에 나타내는 바와 같이, 산화실리콘막(4)으로 이루어지는 사이드월스페이서를 가지는 질화실리콘막(3)과 산화실리콘막(2)으로 이루어지는 적층막(5)을 마스크로 한 드라이 에칭으로 소자분리영역의 반도체 기판(1)에 깊이 0.3 ~ 0.4미크론 정도의 홈(소자분리 홈)(1b)을 형성한다.
이어서, 도8에 나타내는 바와 같이, 반도체 기판(1)을 약 800 ~ 1000℃로 열산화함으로써, 홈(1b)의 내벽에 막두께 10㎚ 정도의 얇은 산화실리콘막(6)을 형성한다. 이 산화실리콘막(6)은 홈(1b)의 내벽에 생긴 드라이 에칭의 데미지를 회복함과 동시에, 다음의 공정에서 홈(1b)의 내부에 매립되는 산화실리콘막(7)과 반도체 기판(1)과의 계면에 생기는 스트레스를 완화하기 위해 형성한다. 또, 이 열산화처리를 행함으로써, 활성영역의 견부의 반도체 기판(1) 표면이 완만하게 된다.
이어서, 도9에 나타내는 바와 같이, 홈(1b)의 내부를 포함하는 반도체 기판(1) 상에 CVD법으로 산화실리콘막(7)을 퇴적한다. 이 산화실리콘막(7)은 홈(1b)의 깊이보다도 두꺼운 막두께(예컨대 600㎚ 정도)로 퇴적하여, 홈(1b)의 내 부에 산화실리콘막(7)을 틈새없이 매립한다. 또 산화실리콘막(7)은, 예컨대 산소와 테트라에톡시실란((C2H5)4Si)을 원료로 성막되는 산화실리콘막과 같이, 스텝 커버리지가 좋은 성막방법으로 형성한다.
이어서, 반도체 기판(1)을 약 1000 ~ 1200℃로 열산화하여, 홈(1b)에 매립한 산화실리콘막(7)의 막질을 개선하기 위한 덴시파이(고밀도) 처리를 행한다.
이어서, 도10에 나타내는 바와 같이, 화학기계연마(CMP : Chemical Mechanical Polishing)법을 이용하여 홈(1b)의 외부의 산화실리콘막(7)을 제거함과 동시에, 홈(1b)의 상부의 산화실리콘막(7)의 표면을 평탄화한다. 이 연마에 있어서, 활성영역의 반도체 기판(1)의 표면을 덮고 있는 산화실리콘막(4)으로 이루어지는 사이드월스페이서를 가지는 질화실리콘막(3)과 산화실리콘막(2)으로 이루어지는 적층막(5)은, 연마스토퍼로서 이용되고, 연마 후, 적층막(8)이 된다.
이어서, 반도체 기판(1)의 활성영역을 덮는 적층막(8)을 열인산 등의 에칭액을 이용하여 처리하고, 계속해서 드라이 또는 웨트에칭을 이용하여 제거함으로써, 도11에 나타내는 바와 같이, 산화실리콘막(7)이 매립된 소자분리 홈이 완성한다. 이어서, 도11에 나타내는 바와 같이, 적층막(8)을 제거한다.
이어서, 반도체 기판(1)에 대해 프리산화처리를 시행하여, 반도체 기판(1) 상의 메모리셀 영역이 노출하는 듯한 깊은 n웰 형성용의 포토레지스트 패턴(도시하지 않음)을 형성한 후, 그것을 마스크로 하여 반도체 기판(1)의 메모리셀 영역에, 예컨대 n형 불순물의 인을 이온주입하여, 반도체 기판(1)의 메모리셀 영역에 깊은 n웰 영역(9)을 형성한다. 이때, 도12에 나타내는 바와 같이, 논리회로영역에 있어 서도, 반도체 기판(1)에 깊은 n웰 영역(9)을 형성한다.
이어서, 깊은 n웰 형성용의 포토레지스트 패턴을 제거한 후, 반도체 기판(1) 상에 p웰 영역이 노출하는 듯한 포토레지스트 패턴(도시하지 않음)을 형성하고, 그것을 마스크로 하여 반도체 기판(1)의 p웰 형성영역에, 예컨대 p형 불순물의 붕소 등을 이온주입한다. 이어서, p웰 형성용의 포토레지스트 패턴(도시하지 않음)을 제거한 후, 반도체 기판(1) 상에 n웰 영역이 노출하는 듯한 포토레지스트 패턴을 형성하고, 그것을 마스크로 하여 반도체 기판(1)의 n웰 형성영역에, 예컨대 n형 불순물인 인 등을 이온주입한다. 이어서, n웰 형성용의 포토레지스트 패턴을 제거한 후, 반도체 기판(1)에 대해 열처리를 시행함으로써, 도13에 나타내는 바와 같이, 반도체 기판(1)에 p웰(10), n웰(11)을 형성한다.
이어서, 도면에는 나타내지 않지만, 논리회로영역의 n채널형 MISFET 형성용의 포토레지스트 패턴을 제거한 후, 문턱치전압 조정용의, 예컨대 p형 불순물의 BF2(플루오르화붕소) 등을 이온주입한다.
이어서, 도면에는 나타내지 않지만, 논리회로영역의 p채널형 MISFET 형성용의 포토레지스트 패턴을 제거한 후, 문턱치전압 조정용을 위해, 예컨대 n형 불순물의 인 등을 이온주입한다.
이어서, 도면에는 나타내지 않지만, 메모리셀 영역의 메모리셀 선택용 MISFET 형성용의 포토레지스트 패턴을 제거한 후, 펀치스루 방지용의, 예컨대 p형 불순물의 붕소 등을 이온주입한다.
이어서, 도면에는 나타내지 않지만, 반도체 기판(1)의 프리산화막을 제거한 다.
이어서, 도14에 나타내는 바와 같이, 공지의 방법을 이용하여, 반도체 기판(1)에 대해, 게이트 절연막(12)을 형성한다. 여기서는, 예컨대 750℃ 정도의 웨트 산화처리에 의해 절연막(12)을 형성했다.
또, 공지의 방법을 이용하여, 인가전압 등에 따라 다른 막두께를 가지는 게이트 절연막을 형성해도 좋다. 상대적으로 두꺼운 게이트 절연막의 두께는, 예컨대 6㎚ 정도, 상대적으로 얇은 게이트 절연막의 두께는, 예컨대 3.5㎚ 정도이다. 또, 공지의 방법을 이용하여, 반도체 기판에 대해 산질화처리를 시행해도 좋다.
반도체 기판(1) 상의 프리산화막과 게이트 절연막을 제거할 때의 에칭에 의해, 활성영역의 반도체 기판(1) 표면과 홈(1b)내에 매립된 산화실리콘막(7)의 표면과의 사이에 단차가 발생한다.
이어서, 도15에 나타내는 바와 같이, 반도체 기판(1) 상에, 다결정 실리콘막을 CVD법 등에 의해 퇴적하고, 이어서, 공지의 방법을 이용하여, 반도체 기판(1) 상에 형성되는 MISFET의 게이트전극에서의 도전형을 설정하기 위해, 불순물의 도입을 행한다. 즉, n채널형 MISFET가 형성되는 영역에, 인 등의 n형 불순물이 첨가된 다결정 실리콘막(n형 다결정 실리콘막)(13n)을 형성하고, 또 p채널형 MISFET가 형성되는 영역에, 붕소 등의 p형 불순물이 첨가된 다결정 실리콘막(p형 다결정 실리콘막)(13p)을 형성한다.
또, 인 등의 n형 불순물이 첨가된 다결정 실리콘막을 CVD법 등에 의해 퇴적하고, 반도체 기판(1) 상에 형성되는 MISFET의 게이트전극에서의 도전형을 모두 n 형으로 설정해도 좋다.
이어서, 도16에 나타내는 바와 같이, 다결정 실리콘막(13n, 13p) 상에, 예컨대 질화텅스텐(WN) 등으로 이루어지는 베리어 금속막을 퇴적하고, 계속해서, 예컨대 텅스텐 등으로 이루어지는 금속막(14)을 퇴적한다. 계속해서, 예컨대 질화실리콘막으로 이루어지는 갭 절연막(15)을 퇴적한다. 또한, 이 베리어 금속막의 도시는 생략한다.
이어서, 갭 절연막(15) 상에 형성한 게이트전극 형성용의 포토레지스트(도시하지 않음)를 에칭 마스크로서, 갭 절연막(15)에 에칭처리를 시행하여, 하드 마스크를 형성한다.
이어서, 도17에 나타내는 바와 같이, 상기의 갭 절연막(15)의 하드 마스크를 이용하여 다결정 실리콘막(13n, 13p), 베리어 금속막(도시하지 않음), 금속막(14) 및 다결정 실리콘막(13n, 13p)을 드라이 에칭함으로써, 게이트전극(16, 17)을 형성한다. 게이트전극(16)은 n형 다결정 실리콘막(13n), 베리어 금속막(도시하지 않음) 및 금속막(14)을 가지며, 게이트전극(17)은 p형 다결정 실리콘막(13p), 베리어 금속막(도시하지 않음) 및 금속막(14)을 가진다. 또한, 금속막(14) 상에는, 갭 절연막(15)이 위치한다. 이 게이트전극(16)을 n형 게이트전극, 게이트전극(17)을 p형 게이트전극이라 한다.
이어서, 게이트전극(16, 17)의 양단에 저농도 반도체영역을 형성한 후, 게이트전극(16, 17)의 측벽에 사이드월스페이서를 형성하고, 또한 사이드월스페이서의 양단에 고농도 반도체영역을 형성함으로써, n채널형 MISFET 및 p채널형 MISFET가 완성하지만, 이들의 도시는 생략한다.
이어서, n채널형 MISFET 및 p채널형 MISFET 상부에 층간절연막, 컨택트전극, 메탈배선 등이 형성되지만, 그들의 도시는 생략한다.
또, 메모리셀 영역(도시하지 않음)에 있어서는, 메모리셀을 구성하는 n채널형 MISFET가 동일한 공정으로 형성되며, 그 상부에 층간절연막, 컨택트전극, 메탈배선(비트선), 축적전극 등이 형성되지만, 그들의 도시는 생략한다.
이와 같이, 본 실시형태에 있어서는, n채널형 MISFET쌍의 활성영역(pwp1, pwp2)의 양측에 p웰 활성영역(pw3, pw4)을 배치하고, 활성영역(pw3과 pwp1)과의 거리(L1) 및 활성영역(pw4와 pwp2)과의 거리(L3)를 활성영역(pwp1과 pwp2)과의 거리(L2)와 같게 했다. 즉, (L1 - L2), (L3 - L2) 및 (L1 - L3)을 0으로 했다. 그 결과, 소자분리 홈의 형상이 L1부, L2부 및 L3부에서 거의 같게 되며, 활성영역(pwp1 혹은 pwp2) 상에 형성되는 MISFET의 문턱치전압 차를 억제할 수 있다.
또, p채널형 MISFET쌍의 활성영역(nwp1, nwp2)의 양측에 n웰 활성영역(nw1, nw2)을 배치하고, 활성영역(nw1과 nwp1)과의 거리(L4) 및 활성영역(nw2와 nwp2)과의 거리(L6)를 활성영역(nwp1과 nwp2)과의 거리(L5)와 같게 했다. 즉, (L4 - L5), (L6 - L5) 및 (L4 - L6)을 0으로 했다. 그 결과, 소자분리 홈의 형상이 L4부, L5부 및 L6부에서 거의 같게 되며, 즉, 소자분리 홈의 형상의 변동이 저감되어, 활성영역(nwp1 혹은 nwp2) 상에 형성되는 MISFET의 문턱치전압 차를 억제할 수 있다. 다시말하면, 이러한 활성영역 상에 형성되는 MISFET의 문턱치전압의 변동을 저감할 수 있다.
이와 같은 효과가 얻어지는 이유에 대해서 이하에 상세하게 설명한다.
예컨대, 논리회로영역의 레이아웃이 도20에 나타내는 바와 같은 반도체 집적회로장치를 고려한다. 이 예에서는, 복수 연속하여 배치된 p채널형 MISFET쌍의 활성영역(nwp1, nwp2)에 가장 근접한 소자분리 홈의 폭(L4, L6)이 대략 2㎛이고, p채널형 MISFET쌍의 활성영역 사이의 소자분리 홈의 폭(L5)이 대략 1㎛이다.
p채널형 MISFET쌍의 활성영역 사이의 폭(L5)은, 예컨대 p채널형 MISFET 2개분의 게이트전극에의 컨택트의 구멍지름 및 레이아웃 여유의 합으로 되어 있다.
여기서, p채널형 MISFET쌍의 활성영역에 가장 근접한 소자분리 홈의 폭(L4, L6)은, p채널형 MISFET쌍의 활성영역 사이의 폭(L5)보다 크다. 왜냐하면, p채널형 MISFET쌍의 활성영역(nwp1, nwp2)에 가장 근접하게는, 도전형이 다른 p웰 활성영역(pw5, pw2b)을 배치, 즉, p채널형 MISFET쌍의 활성영역과 가장 근접하는 활성영역의 사이의 소자분리영역과의 사이에는, p웰 영역과 n웰 영역의 경계가 존재하므로, 폭(L5)만큼 더하여 웰분리에 필요한 레이아웃 여유가 필요하기 때문이다.
그 때문에, 도20에 나타내는 레이아웃에서는, p채널형 MISFET쌍의 활성영역에 접하는 소자분리 홈의 폭이 다르므로, 도21에 나타내는 바와 같이, p채널형 MISFET쌍의 활성영역(예컨대, nwp1)의 L4측과 L5측에서, 소자분리 홈의 형상이 다르다. 도21에 있어서, 실선은 활성영역(nwp1)의 L4측의 소자분리 홈의 형상이며, 점선은 활성영역(nwp1)의 L5측의 소자분리 홈의 형상이다. 이와 같이 p채널형 MISFET쌍의 활성영역에 접하는 소자분리 홈의 형상이 다르다.
또한, 도20에 나타내는 레이아웃에서는, 예컨대 p채널형 MISFET쌍의 활성영역(nwp1) 상에서 L4부측 상에 형성된 게이트전극과, p채널형 MISFET쌍의 활성영역(nwp1) 상에서 L5부 상에 형성된 게이트전극을 가지며, p채널형 MISFET쌍의 문턱치전압 차가 대략 20㎷이었다. 이와 같이, 폭(L4, L6)과 폭(L5)에서 소자분리 홈에 접하는 활성영역 끝의 상부에 게이트전극이 배치된 p채널형 MISFET쌍의 문턱치전압 차가 대략 20㎷ 발생한다.
그러나, 본 실시형태에서는, 복수 연속하여 배치된 n채널형 MISFET쌍의 활성영역에 가장 근접하게 p웰 활성영역을 배치하고, 복수 연속하여 배치된 p채널형 MISFET쌍의 활성영역에 가장 근접하게 n웰 활성영역을 배치하여, MISFET쌍이 배치된 활성영역 끝에 접하는 소자분리 홈의 폭의 차, (L1 - L2), (L3 - L2), (L1 - L3), (L4 - L5), (L6 - L5), (L4 - L6)을 0으로 했기 때문에, 소자분리 홈의 형상의 변화는 억제되어, MISFET쌍의 문턱치전압 차가 억제된다.
또한, 도20에 나타내는 레이아웃에서는, 소자분리 홈의 폭의 차((L4 - L5) 및 (L6 - L5))가 약 1㎛이며, 문턱치전압은 대략 20㎷ 발생했다.
여기서, 도22에 나타내는 바와 같이, 문턱치전압 차가 소자분리 폭의 차에 비례한다고 가정하면, 소자분리 홈의 폭의 차를 0.5㎛ 이하로 함으로써 문턱치전압차는 10㎷ 이하로 억제할 수 있다고 생각된다.
또, 본 실시형태에 있어서는, DRAM의 워드선 피치의 1/2로 정의되는 최소가공치수를 0.13㎛로 했으므로, 소자분리 홈의 폭의 차를 상기 최소가공치수의 2배( 대략 0.26㎛)로 하면, 문턱치전압 차는 20㎷의 대략 1/4인 5㎷ 이하로 억제할 수 있다고 생각된다.
또한, 문턱치전압 차의 허용치가 5㎷보다 작은 경우에는, 소자분리 홈의 폭의 차를 최소가공치수의 2배 이하로 엄격하게 할 필요가 있으며, 문턱치전압의 허용치가 5㎷보다도 큰 경우에는, 소자분리 폭의 차를 최소가공치수의 2배 이상으로 완화해도 좋은 것은 말할 필요도 없다.
또, 소자분리 홈의 폭의 차의 허용치를 기판전압 등의 인가조건 및 게이트 산화막 두께 등의 프로세스 파라미터에 의해 변화시켜야 한다는 것은 말할 필요도 없다.
또, 소자분리 폭의 소자분리 홈의 형상에 미치는 영향이 비교적 작은 프로세스를 이용한 경우에는, 소자분리 폭의 차를 최소가공치수의 2배 이상으로 하고, 소자분리 폭의 소자분리 홈의 형상에 미치는 영향이 비교적 큰 프로세스를 이용한 경우에는, 소자분리 홈의 차를 최소가공치수의 2배 이하로 해도 좋은 것은 말할 필요도 없다.
단, 소자분리 홈의 형상의 소자분리 폭 의존성을 완전하게 해소하는 것은 곤란하므로, 소자분리 홈의 형상의 변화에 기인한 MISFET쌍의 문턱치전압의 발생을 근본적으로 해결하기 위해서는, MISFET쌍의 게이트전극이 배치된 활성영역 끝에 접하는 소자분리 홈의 폭의 차를 0 또는 허용치 내로 들게 할 필요가 있다.
또한, 본 실시형태에 있어서는, 센스앰프를 구성하는 MISFET쌍의 활성영역(예컨대, nwp1와 nwp2)이 2열 연속 배치되어 있다. 이 이점은 MISFET쌍의 활성영역 을 2열 연속으로 배치함으로써, 센스앰프 피치를 완화하는 것이다.
도23에, 개방형 비트선과 센스앰프 2개(SA1, SA2)를 1렬로 배치한 경우의 레이아웃을 모식적으로 나타낸다. 이 경우, 센스앰프 피치는 개방형 비트선 피치(b)의 대략 2배인 2b로 할 필요가 있으며, 센스앰프의 레이아웃이 비교적 곤란하다.
한편, 도24에 개방형 비트선과 센스앰프 2개(SA1, SA2)를 2열로 배치한 경우의 레이아웃을 모식적으로 나타낸다. 이와 같이 2개의 센스앰프를 어긋나게 배치함으로써 센스앰프 피치를 축소할 수 있다. 도24의 경우, 센스앰프 피치는 개방형 비트선 피치(b)의 4배인 4b로 할 수 있으므로, 센스앰프 레이아웃을 완화할 수 있다. 센스앰프를 구성하는 MISFET쌍을 병렬 배치한 본 실시형태는, 예컨대 개방형 비트선을 이용한 센스앰프 레이아웃에 이용하면 효과가 있다.
또한, 본 실시형태에서는, MISFET쌍의 활성영역에 접하는 활성영역(pw3, pw4, nw1, nw2)이 적어도 MISFET쌍의 활성영역에 대해 잘린 곳 없이 연속적이다. 따라서, MISFET쌍의 게이트전극이 배치된 활성영역 끝에 접하는 부분의 소자분리 홈의 폭(예컨대, L4, L5 등)은 같게 된다(도1 참조). 또한, 잘린 곳이란, 예컨대 소자분리를 통해 Y방향으로 배치된 복수의 활성영역으로 이루어지는 활성영역(pw1a)의 활성영역 사이(소자분리)의 부분을 의미한다. 본 실시형태에서는, 이 p웰(10) 상에 게이트전극을 가지지 않는 p형 활성영역(pw3 및 pw4)은, 예컨대 p웰 급전영역으로서, MISFET쌍의 게이트전극에 대해 잘린 곳 없이 연속하여 배치되어 있다.
또, MISFET쌍의 활성영역에 근접하는 활성영역 상에는, 도26에 나타내는 바 와 같이, 게이트전극이 배치되어 있어도 좋다. 즉, 도1의 활성영역(pw3)을 생략하고, n채널형 MISFET쌍의 활성영역(pwp1)과 n채널형 MISFET의 활성영역(pw2a)과의 거리(L1)를 pwp1과 pwp2와의 거리(L2)와 같게 한다. 또, p웰 활성영역(pw4)의 위치에, n채널형 MISFET의 활성영역(pw2b)을 배치하고, n채널형 MISFET쌍의 활성영역(pwp2)과 n채널형 MISFET의 활성영역(pw2b)과의 거리(L3)를 pwp1과 pwp2와의 거리(L2)와 같게 한다.
또, 도27에 나타내는 바와 같이, MISFET쌍의 활성영역에 근접하는 활성영역(pw3, pw4)은 연속하지 않아도 좋다. 즉, 도27에 나타내는 바와 같이, 적어도 게이트전극 끝에 대응하는 위치에 활성영역이 배치되어 있으면 좋고, 반대로 말하면, 활성영역의 잘린 곳(활성영역 사이의 소자분리의 부분)에 걸리지 않으면, 게이트전극의 단부에 접하는 부분의 소자분리 홈의 폭이 같고, MISFET쌍의 문턱치전압 차를 저감할 수 있다.
또, 도28에 나타내는 바와 같이, 도1의 n웰 활성영역(pw4) 및 p웰 활성영역(pw3)의 위치에 각각 n채널형 MISFET의 활성영역(pw1b 및 pw1a)을 배치해도 좋다. 이 경우, MISFET쌍의 활성영역(pwp1, pwp2)에 접하는 활성영역(pw1b 및 pw1a)은 잘린 곳을 가진다(연속하지 않는다). 따라서, 이러한 MISFET쌍의 게이트전극(16) 끝에 대응하는 위치에 활성영역(pw1b 및 pw1a)의 잘린 곳이 걸릴 염려가 있다. 그러나, 도28에 나타내는 바와 같이, 잘린 곳의 폭(활성영역 사이)(L12, L11)이 최소가공치수의 2배 이내이면, 소자분리 홈의 형상의 차이는 허용치 내로 들게 된다고 생각된다.
또, 실시형태 1은 p채널형 MISFET쌍이 배치된 활성영역 사이의 소자분리 홈의 폭과 n채널형 MISFET쌍이 배치된 활성영역 사이의 소자분리 홈의 폭의 차가 최소가공치수 이하가 되는 레이아웃에 관한 것이기도 하다.
또, 본 실시형태 1에서는, 더미패턴을 배치하고, MISFET쌍에 접하는 소자분리영역의 폭과 MISFET쌍이 배치된 소자분리영역 사이의 폭과의 차를 거의 0으로 하여, 소자분리 홈의 형상에 의존한 MISFET쌍의 문턱치전압 차를 억제하는 것이 가능하게 된다.
(실시형태 2)
본 실시형태는, p채널형 MISFET쌍의 게이트전극이 배치된 활성영역에 접하는 소자분리 홈의 폭의 차를 최소가공치수의 2배 이하로 하는 레이아웃에 관한 것이다.
또한, 실시형태 2의 반도체 집적회로장치의 제조방법은, 그 레이아웃이 도29에서 나타내는 것을 제외하고는, 도3 ~ 도17을 참조하면서 설명한 실시형태 1의 경우와 동일하므로, 그 설명은 생략한다.
본 실시형태에서는, 도29에 나타내는 바와 같이, 복수 연속하여 배치된 p채널형 MISFET쌍의 활성영역(nwp1, nwp2)에 가장 근접하게, 게이트전극(17)을 가지지 않는 n형 활성영역(nw1, nw2)을 배치하여, 활성영역(nw1과 npw1)과의 거리(L4) 및 활성영역(nw2와 nwp2)과의 거리(L6)를 활성영역(nwp1과 nwp2)과의 거리(L5)와 같게 했다. 즉, (L4 - L5), (L6 - L5), (L4 - L6)를 0으로 했기 때문에, 실시형태 1에서 설명한 바와 같이, 소자분리 홈의 형상의 변화를 억제하여, MISFET쌍의 문턱치전압 차를 억제할 수 있다. 또, (L4 - L5), (L6 - L5), (L4 - L6)을 최소가공치수의 2배 이하로 함으로써, MISFET쌍의 문턱치전압 차를 저감하는 것이 가능하게 된다.
또, 본 실시형태 2에서는, n채널형 MISFET쌍의 활성영역(pwp1, pwp2)의 양측에, I/O셀렉터회로가 형성되는 p형 활성영역(pw2a) 및 센스 드라이브회로가 형성되는 p형 활성영역(pw5)을 배치하여, 활성영역(pw2a와 pwp1)과의 거리(L1) 및 활성영역(pw5와 pwp2)과의 거리(L3)를 활성영역(pwp1과 pwp2)과의 거리(L2)와 같게 했다. 즉, (L1 - L2), (L3 - L2) 및 (L1 - L3)을 0으로 했기 때문에, 실시형태 1에서 설명한 바와 같이, 소자분리 홈의 형상의 변화를 억제하여, MISFET쌍의 문턱치전압 차를 억제할 수 있다. 또, (L1 - L2), (L3 - L2) 및 (L1 - L3)을 최소가공치수의 2배 이하로 함으로써, MISFET쌍의 문턱치전압 차를 저감하는 것이 가능하게 된다.
또한, 본 실시형태에 있어서는, 논리회로가 형성되는 p형 활성영역(예컨대, pw2a나 pw5 등)의 배치를 연구함으로써, 소자분리의 폭(L1 ~ L3)을 조정했기 때문에, 논리회로영역의 고밀도 집적화(미세화)를 도모하면서, p채널형 MISFET쌍에서 현저하게 발생하는 소자분리영역의 형상에 기인한 문턱치전압 차를 억제하는 것이 가능하게 된다.
(실시형태 3)
본 실시형태는, 센스앰프를 구성하는 MISFET쌍이 배치된 활성영역이 1렬로 배치된 레이아웃에 관한 것이다.
또한, 실시형태 3의 반도체 집적회로장치의 제조방법은, 그 레이아웃이 도30에서 나타내는 것을 제외하고는, 도3 ~ 도17을 참조하면서 설명한 실시형태 1의 경 우와 동일하므로, 그 설명을 생략한다.
도30에 나타내는 바와 같은, MISFET쌍이 배치된 활성영역의 1렬배치는, 예컨대 도25에 나타내는 바와 같은 센스앰프 피치가 완화된 폴디드(folded)형 비트선 배치의 센스앰프 레이아웃에 이용된다.
본 실시형태에서는, 도30에 나타내는 바와 같이, n채널형 MISFET쌍을 가지는 크로스 커플회로가 n채널형의 MISFET의 활성영역(pwp1)에 형성되고, p채널형 MISFET쌍을 가지는 크로스 커플회로가 p채널형의 MISFET의 활성영역(nwp1)에 형성되어 있다. 이들의 크로스 커플회로로 센스앰프가 구성된다.
또, n채널형 MISFET쌍의 활성영역(pwp1)의 양측에, 게이트전극(16)을 가지지 않는 p웰 활성영역(pw3, pw4)을 배치하고, 활성영역(pw3과 pwp1)과의 거리(L1)와, 활성영역(pw4와 pwp1)과의 거리(L3)를 같게 했다. 즉, (L1 - L3)을 0으로 했다. 그 결과, 소자분리 홈의 형상이 L1부 및 L3부에서 거의 같게 되며, 활성영역(pwp1)상에 형성되는 MISFET의 문턱치전압 차를 억제할 수 있다. 또, (L1 - L3)을 최소가공치수의 2배 이하로 함으로써, MISFET쌍의 문턱치전압 차를 저감하는 것이 가능하게 된다.
또, p채널형 MISFET쌍의 활성영역(nwp1)의 양측에, 게이트전극(17)을 가지지 않는 n형 활성영역(nw1, nw2)을 배치하고, 활성영역(nw1과 nwp1)과의 거리(L4)와, 활성영역(nw2와 nwp1)과의 거리(L6)를 같게 했다. 즉, (L4 - L6)을 0으로 했다. 그 결과, 소자분리 홈의 형상이 L4부 및 L6부에서 거의 같게 되며, 활성영역(nwp1)상에 형성되는 MISFET의 문턱치전압 차를 억제할 수 있다. 또, (L4 - L6)을 최소가공 치수의 2배 이하로 함으로써, MISFET쌍의 문턱치전압 차를 저감하는 것이 가능하게 된다.
또한, 본 실시형태에 있어서는, n채널형 MISFET쌍의 활성영역(pwp1)의 양측에 활성영역(pw3, pw4)을 배치했지만, 도26을 참조하면서 실시형태 1에서 설명한 바와 같이, 활성영역(pw3 및 pw4)의 위치에 활성영역(pw2a 및 pw2b)을 배치해도 좋다. 또, 도20에 나타내는 바와 같이, 활성영역(pw3 및 pw4)의 위치에 활성영역(pw2a 및 pw5)을 배치해도 좋다. 또, 도28을 참조하면서 실시형태 1에서 설명한 바와 같이, 활성영역(pw3 및 pw4)의 위치에 활성영역(pw1a 및 pw1b)을 배치해도 좋다. 이때, MISFET쌍의 게이트전극(16) 끝에 대응하는 위치에 활성영역(pw1a 및 pw1b)의 잘린 곳이 걸리지 않도록 레이아웃한다. 또, 잘린 곳의 폭(L12, L11)이 최소가공치수의 2배 이내가 되도록 레이아웃한다.
그 결과, n채널형 MISFET쌍의 활성영역 근방을 고밀도 집적하여, p채널형 MISFET쌍에서 현저하게 발생하는 소자분리영역의 형상에 기인한 문턱치전압 차를 억제하는 것이 가능하게 된다.
(실시형태 4)
본 실시형태는, p채널형 MISFET쌍이 배치된 활성영역 사이의 소자분리 홈의 폭을 n채널형 MISFET쌍이 배치된 활성영역 사이의 소자분리 홈의 폭보다도 크게 하는 레이아웃에 관한 것이다.
또한, 실시형태 4의 반도체 집적회로장치의 제조방법은, 그 레이아웃이 도31에서 나타내는 것을 제외하고는, 도3 ~ 도17을 참조하면서 설명한 실시형태 1의 경 우와 동일하므로, 그 설명을 생략한다.
본 실시형태에서는, 도31에 나타내는 바와 같이, 복수 연속하여 배치된 p채널형 MISFET쌍의 활성영역(nwp1, nwp2)의 양단에는, 센스 드라이브회로가 형성되는 p형 활성영역(pw5)과 I/O셀렉터회로가 형성되는 p형 활성영역(pw2b)이 배치되어 있다. 또한, p채널형 MISFET쌍의 활성영역(nwp1 및 nwp2) 사이의 거리(L5)를 활성영역(nwp1과 pw5)과의 거리(L4) 및 활성영역(nwp2와 pw2b)과의 거리(L6)와 같게 했다. 즉, (L4 - L5), (L6 - L5), (L4 - L6)을 0으로 했기 때문에, 실시형태 1에서 설명한 바와 같이, 소자분리 홈의 형상의 변화를 억제하여, MISFET쌍의 문턱치전압 차를 억제할 수 있다. 또, (L4 - L5), (L6 - L5), (L4 - L6)을 최소가공치수의 2배 이하로 함으로써, MISFET쌍의 문턱치전압 차를 저감하는 것이 가능하게 된다.
이 소자분리영역의 폭(L5)은, 웰 분리를 위한 레이아웃 여유를 가미한 L4 및 L6과 같게 되도록 정해져 있으므로, 웰 분리영역이 없는 소자분리영역의 폭, 예컨대 L2보다도 크게 했다.
또, 본 실시형태에서는, n채널형 MISFET쌍의 활성영역(pwp1, pwp2)의 양측에 I/O셀렉터회로가 형성되는 p형 활성영역(pw2a) 및 센스 드라이브회로가 형성되는 p형 활성영역(pw5)을 배치하여, 활성영역(pw2a와 pwp1)과의 거리(L1) 및 활성영역(pw5와 pwp2)과의 거리(L3)를 활성영역(pwp1과 pwp2)과의 거리(L2)와 같게 했다. 즉, (L1 - L2), (L3 - L2) 및 (L1 - L3)을 0으로 했기 때문에, 실시형태 1에서 설명한 바와 같이, 소자분리 홈의 형상의 변화를 억제하여, MISFET쌍의 문턱치전압 차를 억제할 수 있다. 또, (L1 - L2), (L3 - L2) 및 (L1 - L3)을 최소가공치 수의 2배 이하로 함으로써, MISFET쌍의 문턱치전압 차를 저감하는 것이 가능하게 된다.
여기서, 이 소자분리영역의 폭(L1 ~ L3)은 웰 분리의 필요가 없으므로 L4 ~ L6보다 작게 할 수 있어, 소자의 고집적화를 도모할 수 있다.
또, 본 실시형태에 있어서는, p채널형 MISFET쌍의 활성영역(nwp1)에 접하는 활성영역(pw5)은 활성영역이 연속하지 않는다(잘린 곳이 있다). 그러나 이 경우, 이 잘린 곳의 폭(L11 및 L12)을 최소가공치수의 2배 이하로 하고 있으며, 소자분리 홈의 형상의 차이는 허용치 내로 들게 된다고 생각된다. 또, 이와 같은 폭이 좁은 잘린 곳 상에서는 게이트전극의 인출영역을 확보하는 것이 곤란하므로, 이러한 소자영역 상에 형성되는 게이트전극의 선단을 L4부 상에 인출하고 있으며, 예컨대 활성영역(pw5) 상의 게이트전극(16)의 형상을 U자형으로 하고 있다.
이와 같이, 본 실시형태 4에서는, p채널형 MISFET쌍의 활성영역(n형 활성영역)에 가장 근접하는 활성영역의 양쪽을 p형 활성영역으로 하여, 그 간격을 연구함으로써, 활성영역 단부 상에 게이트전극이 배치된 MISFET쌍의 소자분리영역의 형상에 기인한 문턱치전압 차를 억제하는 것이 가능하게 된다.
(실시형태 5)
본 실시형태는, p채널형 MISFET쌍의 활성영역을 분리하여 배치한 레이아웃에 관한 것이다.
또한, 실시형태 4의 반도체 집적회로장치의 제조방법은, 그 레이아웃이 도32에서 나타내는 것을 제외하고는, 도3 ~ 도17을 참조하면서 설명한 실시형태 1의 경 우와 동일하므로, 그 설명을 생략한다.
본 실시형태는, 도32에 나타내는 바와 같이, 복수 분산하여 배치된 p채널형 MISFET쌍의 활성영역(nwp1, nwp2)에 가장 근접하게 p형 또는 n형 활성영역(pwm1과 pw2a, nw1과 pwm2)을 배치하여, p채널형 MISFET쌍에 배치된 활성영역 끝에 접하는 소자분리 홈의 폭의 차, (L4 - L5) 및 (L6 - L7)을 0으로 했기 때문에, 소자분리 홈의 형상의 변화는 억제되어, MISFET쌍의 문턱치전압 차가 억제된다. 또, (L4 - L5), (L6 - L7)을 최소가공치수의 2배 이하로 함으로써, MISFET쌍의 문턱치전압 차를 저감하는 것이 가능하게 된다.
또, 실시형태 5에서는, 도33에 나타내는 바와 같이, p채널형 MISFET쌍의 활성영역(nwp1, nwp2)을 논리회로영역의 양단에 배치했기 때문에, 메모리셀이 형성되는 p형 활성영역(pwm1, pwm2)과 n채널형 MISFET쌍이 배치된 p형 활성영역(pw2a에서 pw5)을 전기적으로 분리할 수 있으며, 센스앰프 구동의 고속화가 가능하게 된다. 도33은, 본 발명의 실시형태 5인 반도체 집적회로장치의 요부 단면도이며, 도32의 요부 레이아웃도의 일점쇄선(m3과 m4) 사이에서의 단면도이다.
또, 본 실시형태 5에서는, 센스앰프 구동의 고속화에 기여하고, 또 p채널형 MISFET쌍에서 현저하게 소자분리영역의 형상에 기인한 문턱치전압 차를 억제하는 것이 가능하게 된다.
(실시형태 6)
본 실시형태는, p채널형 MISFET쌍의 게이트전극에 있어서, 소스 확산층과 드레인 확산층을 분리하도록 작용하지 않는 부분을 활성영역 상에 배치한 레이아웃에 관한 것이다.
또한, 실시형태 6의 반도체 집적회로장치의 제조방법은, 그 게이트전극의 형상이 도19에서 나타내는 것을 제외하고는, 도3 ~ 도17을 참조하면서 설명한 실시형태 1의 경우와 동일하므로(단, 활성영역(nw1, nw2, pw3, pw4)은 형성되지 않는다), 그 설명을 생략한다.
도19에 나타내는 바와 같이, 실시형태 6에서는, 사각형 형상의 게이트전극에 의해, 소스 확산층(소스 반도체영역)과 드레인 확산층을 분리하고 있으며, 소스 확산층과 드레인 확산층을 분리하도록 작용하지 않는 부분을 활성영역 상에 설치하고, 이러한 부분을 소자분리영역 상에 인출하여 게이트전극 컨택트를 형성하고 있다. 소스 확산층과 드레인 확산층을 분리하도록 작용하는 부분은, 도19의 게이트전극(17) 중, 직사각형 모양으로 활성영역(nwp1 혹은 nwp2)의 일부를 둘러싸고 있는 부분이며, 또, 소스 확산층과 드레인 확산층을 분리하도록 작용하지 않는 부분이란, 활성영역 상의 게이트전극(17) 중, 상기 직사각형 모양의 부분에서 소자분리영역 방향으로 돌출하고 있는 부분이다.
또한, 실시형태 6은, p채널형 MISFET쌍의 활성영역(nwp1, nwp2)만을 나타내고 있지만, 같은 게이트전극을 n채널형 MISFET쌍에 이용해도 좋은 것은 말할 필요도 없다.
이와 같이 본 실시형태에 있어서는, 소자분리 홈의 형상에 관계없이, MISFET쌍의 문턱치전압 차를 억제하는 것이 가능하게 된다.
이상, 본 발명자에 의해 행해진 발명을 실시형태에 기초하여 구체적으로 설 명했으나, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위 내에서 여러가지 변경 가능한 것은 말할 필요도 없다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
센스앰프회로의 MISFET쌍의 게이트전극이 배치된 활성영역 끝에 접하는 소자분리 홈의 폭의 차를 제어함으로써, 활성영역 단부 상에 게이트전극이 배치된 MISFET쌍의 소자분리영역의 형상에 기인한 문턱치전압의 변동을 억제하는 것이 가능하게 된다.
또, n채널형 MISFET쌍의 활성영역을 고밀도 집적화하고, p채널형 MISFET쌍에서 발생하는 소자분리영역의 형상에 기인한 문턱치전압 차를 억제하는 것이 가능하게 된다.
또, p채널형 MISFET쌍이 배치된 n형 활성영역과 n채널형 MISFET쌍이 배치된 p형 활성영역을 소자분리영역을 고려한 배치로 함으로써, 센스앰프 구동의 고속화에 기여하는 것이 가능하게 된다.

Claims (31)

  1. 삭제
  2. (a) 소자형성영역과,
    (b) 상기 소자형성영역의 양단에 인접하는 제1 및 제2 분리영역으로서, 각각 제1 및 제2 소자분리 홈내에 형성된 제1 및 제2 분리영역과,
    (c) 상기 소자형성영역 상에 형성된 제1 및 제2 게이트전극으로서, 상기 제1 게이트전극은 상기 소자형성영역으로부터 제1 분리영역 상에 걸쳐 배치되고, 상기 제2 게이트전극은 상기 소자형성영역으로부터 제2 분리영역 상에 걸쳐 배치된 제1 및 제2 게이트전극을 가지는 반도체 집적회로장치로서,
    (d) 상기 제1 과 제2 소자분리 홈의 폭의 차가 최소가공치수의 2배 이하인 것을 특징으로 하는 반도체 집적회로장치.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 게이트전극은, 각각 제1 및 제2 MISFET를 구성하고, 상기 제1 및 제2 MISFET는 소스 혹은 드레인영역을 공통으로 하는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제 2 항에 있어서,
    상기 제1 및 제2 게이트전극은, 각각 제1 및 제2 MISFET를 구성하고, 상기 제1 및 제2 MISFET는 소스 혹은 드레인영역을 공통으로 하며, 제1 MISFET의 공통으로 되어 있지 않은 소스, 드레인영역은 제2 MISFET의 게이트전극과 접속되고, 제2 MISFET의 공통으로 되어 있지 않은 소스, 드레인영역은 제1 MISFET의 게이트전극과 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제 2 항에 있어서,
    상기 제1 및 제2 게이트전극은, U자 모양이며, 그 단부는 각각 제1 및 제2 분리영역 상에 위치하고 있는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제 2 항에 있어서,
    상기 소자형성영역은 p형의 반도체영역이며,
    상기 제1 및 제2 게이트전극은, 각각 제1 및 제2 n채널형 MISFET를 구성하고,
    상기 제1 및 제2 n채널형 MISFET는, 이들 MISFET가 교차 접속된 센스앰프회로를 구성하는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제 2 항에 있어서,
    상기 소자형성영역은 n형의 반도체영역이고,
    상기 제1 및 제2 게이트전극은, 각각 제1 및 제2 p채널형 MISFET를 구성하며,
    상기 제1 및 제2 p채널형 MISFET는, 이들 MISFET가 교차 접속된 센스앰프회로를 구성하는 것을 특징으로 하는 반도체 집적회로장치.
  8. 제 2 항에 있어서,
    상기 제1 분리영역의 외측에는, 제1 활성영역이 배치되고, 상기 제2 분리영역의 외측에는 제2 활성영역이 배치되는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 활성영역 상에는, MISFET가 형성되어 있지 않은 것을 특징으로 하는 반도체 집적회로장치.
  10. 제 8 항에 있어서,
    상기 제1 혹은 제2 활성영역에는, 상기 소자형성영역에 전위를 인가하기 위한 급전부가 설치되는 것을 특징으로 하는 반도체 집적회로장치.
  11. 제 8 항에 있어서,
    상기 제1 및 제2 활성영역은, n형 반도체영역이고,
    상기 소자형성영역 상의 제1 및 제2 게이트전극은, 각각 p채널형 MISFET를 구성하며,
    상기 제1 및 제2 p채널형 MISFET는 이들 MISFET가 교차 접속된 센스앰프회로를 구성하는 것을 특징으로 하는 반도체 집적회로장치.
  12. 제 8 항에 있어서,
    상기 소자형성영역의 상기 제1 및 제2 게이트전극은, 각각 센스앰프회로를 구성하는 MISFET를 구성하고, 상기 제1 혹은 제2 활성영역에는 센스앰프회로 이외의 회로를 구성하는 MISFET가 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  13. 제 8 항에 있어서,
    상기 제1 혹은 제2 활성영역은, 또 복수의 활성영역으로 분리되고, 상기 제1 및 제2 게이트전극의 단부는 이들 복수의 활성영역 사이에 대응하는 위치에 배치되어 있지 않은 것을 특징으로 하는 반도체 집적회로장치.
  14. 제 8 항에 있어서,
    상기 제1 혹은 제2 활성영역은, 또 복수의 활성영역으로 분리되고, 이들 복수의 활성영역 사이는 최소가공치수의 2배 이하인 것을 특징으로 하는 반도체 집적회로장치.
  15. (a) 제1 및 제2 소자형성영역과,
    (b) 상기 제1 및 제2 소자형성영역의 양단에 인접하는 제1 및 제2 분리영역으로서, 각각 제1 및 제2 소자분리 홈내에 형성된 제1 및 제2 분리영역과,
    (c) 제1 및 제2 소자형성영역 사이에 위치하는 제3 분리영역으로서, 제3 소자분리 홈내에 형성된 제3 분리영역과,
    (d) 상기 제1 소자형성영역 상에 형성된 제1 및 제2 게이트전극으로서, 상기 제1 게이트전극은 상기 제1 소자형성영역으로부터 제1 분리영역 상에 걸쳐 배치되고, 상기 제2 게이트전극은 상기 제1 소자형성영역으로부터 제3 분리영역 상에 걸쳐 배치된 제1 및 제2 게이트전극과,
    (e) 상기 제2 소자형성영역 상에 형성된 제3 및 제4 게이트전극으로서, 상기 제3 게이트전극은 상기 제2 소자형성영역으로부터 제2 분리영역 상에 걸쳐 배치되고, 상기 제4 게이트전극은 상기 제2 소자형성영역으로부터 제3 분리영역 상에 걸쳐 배치된 제3 및 제4 게이트전극을 가지는 반도체 집적회로장치로서,
    (f) 상기 제1, 제2 및 제3 소자분리 홈의 폭의 차가 최소가공치수의 2배 이하인 것을 특징으로 하는 반도체 집적회로장치.
  16. 제 15 항에 있어서,
    상기 제1 및 제2 게이트전극은, 제1 센스앰프회로를 구성하는 한쌍의 MISFET를 구성하고, 상기 제3 및 제4 게이트전극은 제2 센스앰프회로를 구성하는 한쌍의 MISFET를 구성하는 것을 특징으로 하는 반도체 집적회로장치.
  17. 제 16 항에 있어서,
    상기 제1 및 제2 센스앰프회로는, 개방형의 비트선에 대응하는 것을 특징으로 하는 반도체 집적회로장치.
  18. (a) 그 게이트전극과 소스, 드레인영역이 교차 접속되는 한쌍의 n채널형 MISFET가 형성된 제1 소자형성영역과, 그 게이트전극과 소스, 드레인영역이 교차 접속되는 한쌍의 p채널형 MISFET가 형성되는 제2 소자형성영역과,
    (b) 상기 제1 소자형성영역의 양단에 인접하는 제1 및 제2 분리영역으로서, 각각 제1 및 제2 소자분리 홈내에 형성된 제1 및 제2 분리영역과, 상기 제2 소자형성영역의 양단에 인접하는 제3 및 제4 분리영역으로서, 각각 제3 및 제4 소자분리 홈내에 형성된 제3 및 제4 분리영역과,
    (c) 상기 한쌍의 n채널형 MISFET의 제1 및 제2의 게이트전극으로서, 상기 제1의 게이트전극은 상기 제1 소자형성영역으로부터 제1의 분리영역 상에 걸쳐 배치되고, 상기 제2의 게이트전극은 상기 제1 소자형성영역으로부터 제2의 분리영역 상에 걸쳐 배치된 제1 및 제2의 게이트전극과,
    상기 한쌍의 p채널형 MISFET의 제3 및 제4의 게이트전극으로서, 상기 제3의 게이트전극은 상기 제2 소자형성영역으로부터 제3의 분리영역 상에 걸쳐 배치되고, 상기 제4의 게이트전극은 상기 제2 소자형성영역으로부터 제4의 분리영역 상에 걸쳐 배치된 제3 및 제4의 게이트전극을 가지는 반도체 집적회로장치로서,
    (d) 상기 제1과 제2의 소자분리 홈의 폭의 차 및 상기 제3과 제4의 소자분리홈의 폭의 차가 최소가공치수의 2배 이하인 것을 특징으로 하는 반도체 집적회로장치.
  19. 제 18 항에 있어서,
    상기 제1과 제2의 소자분리 홈의 폭보다 제3과 제4의 소자분리 홈의 폭이 큰것을 특징으로 하는 반도체 집적회로장치.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 제 15 항에 있어서,
    상기 제1 분리영역을 상기 제1 소자형성영역과 사이에 두도록 상기 제1 분리영역과 인접하여 설치된 제3 소자형성영역과,
    상기 제2 분리영역을 상기 제2 소자형성영역과 사이에 두도록 상기 제2 분리영역과 인접하여 설치된 제4 소자형성영역을 더 구비하며,
    상기 제1 및 제4 소자형성영역이 제1 도전형이고, 상기 제2 및 제3 소자형성영역이 제2 도전형인 것을 특징으로 하는 반도체 집적회로장치.
  28. 제 27 항에 있어서,
    상기 제1 게이트전극과 상기 제1 소자형성영역의 일부를 포함하는 제1 MISFET와,
    상기 제2 게이트전극과 상기 제1 소자형성영역의 일부를 포함하는 제2 MISFET와,
    상기 제3 게이트전극과 상기 제2 소자형성영역의 일부를 포함하는 제3 MISFET와,
    상기 제4 게이트전극과 상기 제2 소자형성영역의 일부를 포함하는 제4 MISFET를 더 포함하며,
    상기 제1 및 제2 MISFET는 소스 영역이 공통이고, 상 제3 및 제4 MISFET는 소스 영역이 공통인 것을 특징으로 하는 반도체 집적회로장치.
  29. 제 28 항에 있어서,
    상기 제1, 제2, 제3 및 제4 MISFET의 게이트전극은 평면 U자 모양이고,
    상기 제1 MISFET의 게이트 전극의 단부는 상기 제1 분리영역 상에 위치하며,
    상기 제2 및 제3 MISFET의 게이트 전극의 단부는 상기 제2 분리영역 상에 위치하고,
    상기 제4 MISFET의 게이트 전극의 단부는 상기 제3 분리영역 상에 위치하는것을 특징으로 하는 반도체 집적회로장치.
  30. 제 28 항에 있어서,
    상기 제1 MISFET의 게이트 전극이 상기 제2 MISFET의 드레인 영역에 접속되고, 상기 제2 MISFET의 게이트 전극이 상기 제1 MISFET의 드레인 영역에 접속된, 상기 제1 및 제2 MISFET를 포함하는 제1 센스앰프회로와,
    상기 제3 MISFET의 게이트 전극이 상기 제4 MISFET의 드레인 영역에 접속되고, 상기 제4 MISFET의 게이트 전극이 상기 제3 MISFET의 드레인 영역에 접속된, 상기 제3 및 제4 MISFET를 포함하는 제2 센스앰프회로를 구비한 것을 특징으로 하는 반도체 집적회로장치.
  31. 제 28 항에 있어서,
    상기 제1, 제2, 제3 및 제4 MISFET가 동일 도전형인 것을 특징으로 하는 반도체 집적회로장치.
KR1020020069953A 2001-12-17 2002-11-12 반도체 집적회로장치 KR100908549B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00382942 2001-12-17
JP2001382942A JP4068340B2 (ja) 2001-12-17 2001-12-17 半導体集積回路装置

Publications (2)

Publication Number Publication Date
KR20030051216A KR20030051216A (ko) 2003-06-25
KR100908549B1 true KR100908549B1 (ko) 2009-07-20

Family

ID=19187529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020069953A KR100908549B1 (ko) 2001-12-17 2002-11-12 반도체 집적회로장치

Country Status (3)

Country Link
US (2) US6812540B2 (ko)
JP (1) JP4068340B2 (ko)
KR (1) KR100908549B1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005129900A (ja) * 2003-09-30 2005-05-19 Sanyo Electric Co Ltd 回路装置およびその製造方法
KR100535124B1 (ko) * 2004-03-24 2005-12-07 주식회사 하이닉스반도체 오프셋 전압의 증가를 억제시키기 위한 비트라인 센스앰프및 그 비트라인 센스앰프 형성 방법
DE102004025374A1 (de) * 2004-05-24 2006-02-09 Technische Universität Berlin Verfahren und Vorrichtung zum Herstellen eines dreidimensionalen Artikels
JP4528561B2 (ja) 2004-06-23 2010-08-18 パナソニック株式会社 半導体装置及び半導体装置の製造方法
KR100717280B1 (ko) * 2005-08-22 2007-05-15 삼성전자주식회사 반도체 기억 장치의 셀 어레이 및 그 형성 방법
JP2007129026A (ja) * 2005-11-02 2007-05-24 Nec Electronics Corp 半導体装置および配線パターン形成方法、マスク配線データ発生方法
US7884440B2 (en) * 2006-04-26 2011-02-08 Magnachip Semiconductor, Ltd. Semiconductor integrated circuit
KR100929628B1 (ko) * 2006-11-16 2009-12-03 주식회사 하이닉스반도체 상변환 기억 소자
JP5261105B2 (ja) * 2008-09-26 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20100301437A1 (en) * 2009-06-01 2010-12-02 Kla-Tencor Corporation Anti-Reflective Coating For Sensors Suitable For High Throughput Inspection Systems
JP2011181891A (ja) * 2010-02-08 2011-09-15 Toshiba Corp 不揮発性半導体記憶装置
JP5710945B2 (ja) * 2010-11-25 2015-04-30 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
TWI479653B (zh) * 2012-12-18 2015-04-01 Macronix Int Co Ltd 半導體結構及其製造方法
CN103887336B (zh) * 2012-12-19 2016-06-15 旺宏电子股份有限公司 半导体结构及其制造方法
US9035386B2 (en) * 2012-12-21 2015-05-19 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US9748294B2 (en) 2014-01-10 2017-08-29 Hamamatsu Photonics K.K. Anti-reflection layer for back-illuminated sensor
US9410901B2 (en) 2014-03-17 2016-08-09 Kla-Tencor Corporation Image sensor, an inspection system and a method of inspecting an article
US9860466B2 (en) 2015-05-14 2018-01-02 Kla-Tencor Corporation Sensor with electrically controllable aperture for inspection and metrology systems
US10313622B2 (en) 2016-04-06 2019-06-04 Kla-Tencor Corporation Dual-column-parallel CCD sensor and inspection systems using a sensor
US10778925B2 (en) 2016-04-06 2020-09-15 Kla-Tencor Corporation Multiple column per channel CCD sensor architecture for inspection and metrology
KR102342853B1 (ko) 2017-07-21 2021-12-23 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자
US11114491B2 (en) 2018-12-12 2021-09-07 Kla Corporation Back-illuminated sensor and a method of manufacturing a sensor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990048779A (ko) * 1997-12-10 1999-07-05 김영환 플래쉬 이이피롬 제조방법
JP2000058673A (ja) * 1998-08-14 2000-02-25 Nec Corp トレンチ分離構造を有する半導体装置
JP2001156268A (ja) * 1999-11-25 2001-06-08 Hitachi Ltd 半導体集積回路装置
JP2001332706A (ja) * 2000-05-19 2001-11-30 Hitachi Ltd 半導体集積回路装置
JP2001332639A (ja) * 2000-05-25 2001-11-30 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体記憶装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4470062A (en) * 1979-08-31 1984-09-04 Hitachi, Ltd. Semiconductor device having isolation regions
EP0471535B1 (en) * 1990-08-13 1998-01-28 Nec Corporation Semiconductor memory device
JP2723700B2 (ja) 1990-08-13 1998-03-09 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
JPH05291521A (ja) 1992-04-13 1993-11-05 Hitachi Ltd 半導体装置の製造方法
JPH07335844A (ja) 1994-06-03 1995-12-22 Hitachi Ltd 半導体装置
JPH11251583A (ja) 1998-03-03 1999-09-17 Nec Corp 半導体装置
JP2000156419A (ja) * 1998-09-04 2000-06-06 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2000174225A (ja) 1998-12-01 2000-06-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3758876B2 (ja) 1999-02-02 2006-03-22 Ｎｅｃマイクロシステム株式会社 半導体装置のレイアウト方法
JP4206543B2 (ja) * 1999-02-02 2009-01-14 株式会社デンソー 半導体装置
US6477086B2 (en) * 2000-12-29 2002-11-05 Intel Corporation Local sensing of non-volatile memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990048779A (ko) * 1997-12-10 1999-07-05 김영환 플래쉬 이이피롬 제조방법
JP2000058673A (ja) * 1998-08-14 2000-02-25 Nec Corp トレンチ分離構造を有する半導体装置
JP2001156268A (ja) * 1999-11-25 2001-06-08 Hitachi Ltd 半導体集積回路装置
JP2001332706A (ja) * 2000-05-19 2001-11-30 Hitachi Ltd 半導体集積回路装置
JP2001332639A (ja) * 2000-05-25 2001-11-30 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体記憶装置およびその製造方法

Also Published As

Publication number Publication date
JP2003188280A (ja) 2003-07-04
US6812540B2 (en) 2004-11-02
US20030111707A1 (en) 2003-06-19
JP4068340B2 (ja) 2008-03-26
US20050035428A1 (en) 2005-02-17
KR20030051216A (ko) 2003-06-25

Similar Documents

Publication Publication Date Title
KR100908549B1 (ko) 반도체 집적회로장치
US6211003B1 (en) Semiconductor integrated circuit device and process for manufacturing the same
US6770535B2 (en) Semiconductor integrated circuit device and process for manufacturing the same
US6646313B2 (en) Semiconductor integrated circuit device and having deposited layer for gate insulation
KR101550519B1 (ko) 6f2 dram 셀
US20040150071A1 (en) Double-gate structure fin-type transistor
TWI382528B (zh) 半導體記憶裝置及其製造方法
US7847322B2 (en) Semiconductor memory device and method of manufacturing the same
JP2004214379A (ja) 半導体装置、ダイナミック型半導体記憶装置及び半導体装置の製造方法
KR20070072928A (ko) 반도체 장치 및 그 제조 방법
JP2006310576A (ja) 半導体装置およびその製造方法
US20200075730A1 (en) Semiconductor device including insulating layers and method of manufacturing the same
US6812534B2 (en) Static semiconductor memory device
KR100561552B1 (ko) 반도체 장치의 제조방법
JP2003303901A (ja) 半導体集積回路装置およびその製造方法
US6198128B1 (en) Method of manufacturing a semiconductor device, and semiconductor device
JPH05259410A (ja) マスクｒｏｍ
US7135735B2 (en) Semiconductor device
KR20010112471A (ko) Ｓｒａｍ
US20040124491A1 (en) Semiconductor device having high impurity concentration region and low impurity concentration region in side surface of active region
US11476256B2 (en) Integrated assemblies having body contact regions proximate transistor body regions; and methods utilizing bowl etches during fabrication of integrated assemblies
KR100599085B1 (ko) 디램 장치 및 이의 제조 방법.
KR20050024099A (ko) 에스램 소자의 제조방법 및 그에 의해 제조된 에스램 소자
JPH06302789A (ja) アレーのスペース最小化方法
JP2008192676A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150703

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160705

Year of fee payment: 8