JP2003188280A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 ＭＩＳＦＥＴ、例えば、センスアンプを構成
するＭＩＳＦＥＴ対のしきい値電圧のばらつきを低減す
る。 【解決手段】 センスアンプ回路等、メモリセルを駆動
するのに必要な論理回路が形成される論理回路領域にお
いて、センスアンプを構成するｐチャネル型ＭＩＳＦＥ
Ｔ対が形成される活性領域（ｎｗｐ１、ｎｗｐ２）の両
端に、ゲート電極１７を有しないｎ型活性領域ｎｗ１、
ｎｗ２を配置し、活性領域ｎｗｐ１と活性領域ｎｗ１と
の距離Ｌ４、活性領域ｎｗｐ２と活性領域ｎｗ２との距
離Ｌ６および活性領域ｎｗｐ１とｎｗｐ２との間の距離
Ｌ５とした場合、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）およ
び（Ｌ４−Ｌ６）を、ほぼゼロもしくは最小加工寸法の
二倍以下とする。その結果、Ｌ４部、Ｌ５部およびＬ６
部における素子分離溝の形状のばらつきが低減し、ＭＩ
ＳＦＥＴ対のしきい値電圧差を抑えることができる。
するＭＩＳＦＥＴ対のしきい値電圧のばらつきを低減す
る。 【解決手段】 センスアンプ回路等、メモリセルを駆動
するのに必要な論理回路が形成される論理回路領域にお
いて、センスアンプを構成するｐチャネル型ＭＩＳＦＥ
Ｔ対が形成される活性領域（ｎｗｐ１、ｎｗｐ２）の両
端に、ゲート電極１７を有しないｎ型活性領域ｎｗ１、
ｎｗ２を配置し、活性領域ｎｗｐ１と活性領域ｎｗ１と
の距離Ｌ４、活性領域ｎｗｐ２と活性領域ｎｗ２との距
離Ｌ６および活性領域ｎｗｐ１とｎｗｐ２との間の距離
Ｌ５とした場合、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）およ
び（Ｌ４−Ｌ６）を、ほぼゼロもしくは最小加工寸法の
二倍以下とする。その結果、Ｌ４部、Ｌ５部およびＬ６
部における素子分離溝の形状のばらつきが低減し、ＭＩ
ＳＦＥＴ対のしきい値電圧差を抑えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に素子分離溝を用いて形成されるＭＩＳＦ
ＥＴ対を用いた、高密度集積メモリ回路、およびメモリ
回路と論理回路が同一半導体基板に設けられたロジック
混載型ＤＲＡＭメモリ、およびアナログ回路を有する半
導体集積回路装置に適用して有効な技術に関するもので
ある。
置に関し、特に素子分離溝を用いて形成されるＭＩＳＦ
ＥＴ対を用いた、高密度集積メモリ回路、およびメモリ
回路と論理回路が同一半導体基板に設けられたロジック
混載型ＤＲＡＭメモリ、およびアナログ回路を有する半
導体集積回路装置に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】例えば、ＤＲＡＭ(Dynamic Random Acce
ss Memory)と、ＭＩＳＦＥＴ（MetalInsulator Semicon
ductor Field Effect Transistor）等で構成される論理
回路と、を同一の半導体基板上に設けるロジック混載形
メモリでは、ＭＩＳＦＥＴ等の分離のために素子分離溝
を用いている。なお、この種の装置として関連するもの
には、例えば特開２０００−１７４２２５号公報に開示
されている。
ss Memory)と、ＭＩＳＦＥＴ（MetalInsulator Semicon
ductor Field Effect Transistor）等で構成される論理
回路と、を同一の半導体基板上に設けるロジック混載形
メモリでは、ＭＩＳＦＥＴ等の分離のために素子分離溝
を用いている。なお、この種の装置として関連するもの
には、例えば特開２０００−１７４２２５号公報に開示
されている。
【０００３】
【発明が解決しようとする課題】素子分離に素子分離溝
を用いた素子分離技術においては、素子分離溝領域と素
子活性化領域の疎密、より具体的に言いかえると素子分
離溝の幅によって素子分離溝の形状が変化する。
を用いた素子分離技術においては、素子分離溝領域と素
子活性化領域の疎密、より具体的に言いかえると素子分
離溝の幅によって素子分離溝の形状が変化する。
【０００４】その結果、均一な電気特性が要求されるセ
ンスアンプ回路に用いられるＭＩＳＦＥＴ対間にしきい
値電圧差が発生する問題があった。
ンスアンプ回路に用いられるＭＩＳＦＥＴ対間にしきい
値電圧差が発生する問題があった。
【０００５】本発明の目的は、素子分離溝を用いた例え
ば、ＤＲＡＭおよびロジック混載形メモリおよびアナロ
グ回路を有する半導体集積回路装置等において、均一な
電気特性の要求されるＭＩＳＦＥＴの特性を向上させる
ことのできる技術を提供することにある。特に、センス
アンプ回路等を構成するＭＩＳＦＥＴ対の特性を向上さ
せることのできる技術を提供することにある。
ば、ＤＲＡＭおよびロジック混載形メモリおよびアナロ
グ回路を有する半導体集積回路装置等において、均一な
電気特性の要求されるＭＩＳＦＥＴの特性を向上させる
ことのできる技術を提供することにある。特に、センス
アンプ回路等を構成するＭＩＳＦＥＴ対の特性を向上さ
せることのできる技術を提供することにある。
【０００６】また、本発明の他の目的は、半導体集積回
路装置の高性能化を図ることにある。
路装置の高性能化を図ることにある。
【０００７】また、本発明の他の目的は、半導体集積回
路装置の高集積化を図ることにある。
路装置の高集積化を図ることにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】ＭＩＳＦＥＴ対のゲート電極の配置された
活性領域端に接する素子分離溝の幅を同じとする。もし
くはこの幅の差を、最小加工寸法の二倍以下とする。そ
の結果、素子分離溝の幅に起因する素子分離溝の形状が
ほとんど同じになり、素子分離溝の形状差に起因するＭ
ＩＳＦＥＴ対のしきい値電圧差が低減するので、例え
ば、前記ＭＩＳＦＥＴで構成されるセンスアンプの性能
が向上し、ＤＲＡＭメモリセルのリフレッシュ特性を向
上させることが可能となる。
活性領域端に接する素子分離溝の幅を同じとする。もし
くはこの幅の差を、最小加工寸法の二倍以下とする。そ
の結果、素子分離溝の幅に起因する素子分離溝の形状が
ほとんど同じになり、素子分離溝の形状差に起因するＭ
ＩＳＦＥＴ対のしきい値電圧差が低減するので、例え
ば、前記ＭＩＳＦＥＴで構成されるセンスアンプの性能
が向上し、ＤＲＡＭメモリセルのリフレッシュ特性を向
上させることが可能となる。
【００１１】また、素子分離溝の形状の違いによるしき
い値電圧差は、特に、ｐチャネル型ＭＩＳＦＥＴで大き
くなる。従って、ｐチャネル型ＭＩＳＦＥＴ対の配置さ
れた活性領域端に接する素子分離溝の幅の差のみを、ほ
ぼゼロもしくは最小加工寸法の二倍以下とすれば、ｎチ
ャネル型ＭＩＳＦＥＴ対の活性領域を高密度集積化し、
かつ素子分離溝の形状の違いに起因するｐチャネル型Ｍ
ＩＳＦＥＴ対間のしきい値電圧差の発生を抑えることが
できる。
い値電圧差は、特に、ｐチャネル型ＭＩＳＦＥＴで大き
くなる。従って、ｐチャネル型ＭＩＳＦＥＴ対の配置さ
れた活性領域端に接する素子分離溝の幅の差のみを、ほ
ぼゼロもしくは最小加工寸法の二倍以下とすれば、ｎチ
ャネル型ＭＩＳＦＥＴ対の活性領域を高密度集積化し、
かつ素子分離溝の形状の違いに起因するｐチャネル型Ｍ
ＩＳＦＥＴ対間のしきい値電圧差の発生を抑えることが
できる。
【００１２】また、ＭＩＳＦＥＴ対が配置された活性領
域が複数連続して配置されているセンスアンプ回路にお
いて、ＭＩＳＦＥＴ対の配置された活性領域端に接する
素子分離溝の幅の差を、ほぼゼロもしくは最小加工寸法
の二倍以下とすることで、センスアンプピッチを二倍以
上に広げ、かつ素子分離溝の形状の違いによるｎチャネ
ル型ＭＩＳＦＥＴ対間のしきい値電圧差の発生を抑える
ことができる。
域が複数連続して配置されているセンスアンプ回路にお
いて、ＭＩＳＦＥＴ対の配置された活性領域端に接する
素子分離溝の幅の差を、ほぼゼロもしくは最小加工寸法
の二倍以下とすることで、センスアンプピッチを二倍以
上に広げ、かつ素子分離溝の形状の違いによるｎチャネ
ル型ＭＩＳＦＥＴ対間のしきい値電圧差の発生を抑える
ことができる。
【００１３】また、ｐチャネル型ＭＩＳＦＥＴ対が配置
された活性領域が複数連続して配置されているセンスア
ンプ回路において、ｐチャネル型ＭＩＳＦＥＴ対の配置
された活性領域端に接する素子分離溝の幅の差のみを、
ほぼゼロもしくは最小加工寸法の二倍以下とすること
で、センスアンプピッチを二倍以上に大きくし、かつｎ
チャネル型ＭＩＳＦＥＴ対の活性領域を高密度集積化
し、かつ素子分離溝の形状の違いによるｐチャネル型Ｍ
ＩＳＦＥＴ対間のしきい値電圧差の発生を抑えることが
できる。
された活性領域が複数連続して配置されているセンスア
ンプ回路において、ｐチャネル型ＭＩＳＦＥＴ対の配置
された活性領域端に接する素子分離溝の幅の差のみを、
ほぼゼロもしくは最小加工寸法の二倍以下とすること
で、センスアンプピッチを二倍以上に大きくし、かつｎ
チャネル型ＭＩＳＦＥＴ対の活性領域を高密度集積化
し、かつ素子分離溝の形状の違いによるｐチャネル型Ｍ
ＩＳＦＥＴ対間のしきい値電圧差の発生を抑えることが
できる。
【００１４】また、ＭＩＳＦＥＴ対が配置された活性領
域が複数連続して配置されているセンスアンプ回路にお
いて、例えば、ｎチャネル型ＭＩＳＦＥＴ対の活性領域
の最近接の活性領域をｐウエル活性領域とし、ｐチャネ
ル型ＭＩＳＦＥＴ対の活性領域の最近接の活性領域をｎ
ウエル活性領域（ｎ型活性領域）とすることによって、
ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の
距離と、ｎチャネル型ＭＩＳＦＥＴ対の活性領域間の距
離の差をほぼゼロもしくは最小加工寸法の二倍以下とす
ることで、ＭＩＳＦＥＴ対のしきい値電圧差を抑えるこ
とができる。
域が複数連続して配置されているセンスアンプ回路にお
いて、例えば、ｎチャネル型ＭＩＳＦＥＴ対の活性領域
の最近接の活性領域をｐウエル活性領域とし、ｐチャネ
ル型ＭＩＳＦＥＴ対の活性領域の最近接の活性領域をｎ
ウエル活性領域（ｎ型活性領域）とすることによって、
ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の
距離と、ｎチャネル型ＭＩＳＦＥＴ対の活性領域間の距
離の差をほぼゼロもしくは最小加工寸法の二倍以下とす
ることで、ＭＩＳＦＥＴ対のしきい値電圧差を抑えるこ
とができる。
【００１５】また、ＭＩＳＦＥＴ対が配置された活性領
域が複数連続して配置されているセンスアンプ回路にお
いて、例えば、ｐチャネル型ＭＩＳＦＥＴ対の活性領域
の最近接の活性領域の片方または両方をｐウエル活性領
域とし、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性
領域間の距離を、ｎチャネル型ＭＩＳＦＥＴ対の配置さ
れた活性領域間の距離よりも大きくすることで、ＭＩＳ
ＦＥＴ対のしきい値電圧差を抑えることができる。
域が複数連続して配置されているセンスアンプ回路にお
いて、例えば、ｐチャネル型ＭＩＳＦＥＴ対の活性領域
の最近接の活性領域の片方または両方をｐウエル活性領
域とし、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性
領域間の距離を、ｎチャネル型ＭＩＳＦＥＴ対の配置さ
れた活性領域間の距離よりも大きくすることで、ＭＩＳ
ＦＥＴ対のしきい値電圧差を抑えることができる。
【００１６】また、ＭＩＳＦＥＴ対の配置された活性領
域が複数分離して配置されているセンスアンプ回路にお
いて、ｐチャネル型ＭＩＳＦＥＴ対の配置されたｎウエ
ル活性領域間に、ｎチャネル型ＭＩＳＦＥＴ対の配置さ
れたｐウエル活性領域を配置し、メモリセルのｐウエル
活性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐ
ウエル活性領域を分離すると、メモリセルのｐウエル活
性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐウ
エル活性領域を電気的に分離することができ、センスア
ンプ駆動の高速化に寄与することができる。
域が複数分離して配置されているセンスアンプ回路にお
いて、ｐチャネル型ＭＩＳＦＥＴ対の配置されたｎウエ
ル活性領域間に、ｎチャネル型ＭＩＳＦＥＴ対の配置さ
れたｐウエル活性領域を配置し、メモリセルのｐウエル
活性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐ
ウエル活性領域を分離すると、メモリセルのｐウエル活
性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐウ
エル活性領域を電気的に分離することができ、センスア
ンプ駆動の高速化に寄与することができる。
【００１７】また、ＭＩＳＦＥＴ対の配置された活性領
域が複数分離して配置されているセンスアンプ回路にお
いて、ｐチャネル型ＭＩＳＦＥＴ対の配置されたｎウエ
ル活性領域間に、ｎチャネル型ＭＩＳＦＥＴ対の配置さ
れたｐウエル活性領域を配置し、メモリセルのｐウエル
活性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐ
ウエル活性領域を分離し、ＭＩＳＦＥＴ対のゲート電極
の配置された活性領域端に接する素子分離溝の幅の差
を、ほぼゼロもしくは最小加工寸法の二倍以下とする
と、メモリセルのｐウエル活性領域とｎチャネル型ＭＩ
ＳＦＥＴ対の配置されたｐウエル活性領域を電気的に分
離することができるので、センスアンプ駆動の高速化に
寄与し、かつＭＩＳＦＥＴ対のしきい値電圧差を抑える
ことができる。
域が複数分離して配置されているセンスアンプ回路にお
いて、ｐチャネル型ＭＩＳＦＥＴ対の配置されたｎウエ
ル活性領域間に、ｎチャネル型ＭＩＳＦＥＴ対の配置さ
れたｐウエル活性領域を配置し、メモリセルのｐウエル
活性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐ
ウエル活性領域を分離し、ＭＩＳＦＥＴ対のゲート電極
の配置された活性領域端に接する素子分離溝の幅の差
を、ほぼゼロもしくは最小加工寸法の二倍以下とする
と、メモリセルのｐウエル活性領域とｎチャネル型ＭＩ
ＳＦＥＴ対の配置されたｐウエル活性領域を電気的に分
離することができるので、センスアンプ駆動の高速化に
寄与し、かつＭＩＳＦＥＴ対のしきい値電圧差を抑える
ことができる。
【００１８】また、ＭＩＳＦＥＴ対を有するセンスアン
プ回路において、ＭＩＳＦＥＴ対のゲート電極の活性領
域のソース拡散層とドレイン拡散層を分離するように作
用しない部分を活性領域端部上に配置すると、素子分離
溝の形状のＭＩＳＦＥＴ対に及ぼす影響が抑えられるの
で、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることがで
きる。
プ回路において、ＭＩＳＦＥＴ対のゲート電極の活性領
域のソース拡散層とドレイン拡散層を分離するように作
用しない部分を活性領域端部上に配置すると、素子分離
溝の形状のＭＩＳＦＥＴ対に及ぼす影響が抑えられるの
で、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることがで
きる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２０】（実施の形態１）図１は、本発明の実施の
形態１である半導体集積回路装置の要部レイアウト図で
ある。図１は、後述するように、センスアンプ回路を始
めとするプリチャージ回路、イコライズ回路やＩ／Ｏセ
レクタ回路等、ＤＲＡＭ（Dynamic Random Access Memo
ry）メモリセルを駆動するのに必要な論理回路のレイア
ウト図を示すものであり、この図１に示す領域のうちｐ
ｗ１ａ〜ｐｗ１ｂを論理回路領域という。この論理回路
領域の両端には、ＤＲＡＭメモリセルが形成される（メ
モリセル領域）ｐｗｍ１、ｐｗｍ２が位置する。但し、
このメモリセル領域には、メモリセルがアレイ状に形成
されるが、図２中では省略されている。また、図２に
は、メモリセル領域の端部、即ちメモリセルアレイと論
理回路領域との境界部が示されている。
形態１である半導体集積回路装置の要部レイアウト図で
ある。図１は、後述するように、センスアンプ回路を始
めとするプリチャージ回路、イコライズ回路やＩ／Ｏセ
レクタ回路等、ＤＲＡＭ（Dynamic Random Access Memo
ry）メモリセルを駆動するのに必要な論理回路のレイア
ウト図を示すものであり、この図１に示す領域のうちｐ
ｗ１ａ〜ｐｗ１ｂを論理回路領域という。この論理回路
領域の両端には、ＤＲＡＭメモリセルが形成される（メ
モリセル領域）ｐｗｍ１、ｐｗｍ２が位置する。但し、
このメモリセル領域には、メモリセルがアレイ状に形成
されるが、図２中では省略されている。また、図２に
は、メモリセル領域の端部、即ちメモリセルアレイと論
理回路領域との境界部が示されている。
【００２１】図２は、本発明の実施の形態１である半導
体集積回路装置の要部断面図で、図１の要部レイアウト
図の一点鎖線ｍ１とｍ２間における断面図である。図３
〜図１７は、図２の半導体集積回路装置の製造工程中に
おける要部断面図である。
体集積回路装置の要部断面図で、図１の要部レイアウト
図の一点鎖線ｍ１とｍ２間における断面図である。図３
〜図１７は、図２の半導体集積回路装置の製造工程中に
おける要部断面図である。
【００２２】まず、本実施の形態１のＤＲＡＭの論理回
路領域の断面構造を図２によって説明する。半導体基板
１は、例えば導電型がｐ型のシリコン単結晶からなり、
この半導体基板１中には深いｎウエル領域９が形成され
ている。この深いｎウエル領域９には、例えばｎ型不純
物のリンが導入されており、メモリセル領域ｐｗｍ１、
ｐｗｍ２から延在している。
路領域の断面構造を図２によって説明する。半導体基板
１は、例えば導電型がｐ型のシリコン単結晶からなり、
この半導体基板１中には深いｎウエル領域９が形成され
ている。この深いｎウエル領域９には、例えばｎ型不純
物のリンが導入されており、メモリセル領域ｐｗｍ１、
ｐｗｍ２から延在している。
【００２３】また、論理回路領域における半導体基板１
において、ｐウエル１０が形成されている。このｐウエ
ル１０には、例えばｐ型不純物のホウ素が導入されてい
る。そのｐ型不純物の濃度は、例えば１０17（以下、
「１０ｅ１７」と示す）〜１０ｅ１８／ｃｍ3程度であ
る。
において、ｐウエル１０が形成されている。このｐウエ
ル１０には、例えばｐ型不純物のホウ素が導入されてい
る。そのｐ型不純物の濃度は、例えば１０17（以下、
「１０ｅ１７」と示す）〜１０ｅ１８／ｃｍ3程度であ
る。
【００２４】また、論理回路領域等における半導体基板
１において、ｎウエル１１が形成されている。ｎウエル
１１には、例えばｎ型不純物のリンまたはヒ素（Ａｓ）
が導入されている。そのｎ型不純物の濃度は、例えば１
０ｅ１７〜１０ｅ１８／ｃｍ 3程度である。
１において、ｎウエル１１が形成されている。ｎウエル
１１には、例えばｎ型不純物のリンまたはヒ素（Ａｓ）
が導入されている。そのｎ型不純物の濃度は、例えば１
０ｅ１７〜１０ｅ１８／ｃｍ 3程度である。
【００２５】このような半導体基板１の上層部には、浅
い溝掘り埋込形の素子分離領域が形成されている。すな
わち、この素子分離領域は、半導体基板１の厚さ方向に
掘られた０．３〜０．４μｍの深さの素子分離溝１ｂの
内壁に、膜厚１０ｎｍ程度の薄い熱酸化シリコン（Ｓｉ
Ｏ2）膜６を形成した後、分離用の絶縁膜７が埋め込ま
れて形成されている。この素子分離領域（絶縁膜７）に
よって区画された領域が、いわゆる活性領域（ｐｗｍ１
〜ｐｗｍ２）であり、この領域の一部に素子等が形成さ
れる。
い溝掘り埋込形の素子分離領域が形成されている。すな
わち、この素子分離領域は、半導体基板１の厚さ方向に
掘られた０．３〜０．４μｍの深さの素子分離溝１ｂの
内壁に、膜厚１０ｎｍ程度の薄い熱酸化シリコン（Ｓｉ
Ｏ2）膜６を形成した後、分離用の絶縁膜７が埋め込ま
れて形成されている。この素子分離領域（絶縁膜７）に
よって区画された領域が、いわゆる活性領域（ｐｗｍ１
〜ｐｗｍ２）であり、この領域の一部に素子等が形成さ
れる。
【００２６】この分離用の絶縁膜７は、例えば酸化シリ
コン（ＳｉＯ2）等からなる。なお、この素子分離用の
絶縁膜７の上面は、ＣＭＰ（Chemical Mechanical Poli
shing）法によって研磨され、その高さが半導体基板１
の主面の高さよりやや低く形成される。
コン（ＳｉＯ2）等からなる。なお、この素子分離用の
絶縁膜７の上面は、ＣＭＰ（Chemical Mechanical Poli
shing）法によって研磨され、その高さが半導体基板１
の主面の高さよりやや低く形成される。
【００２７】半導体基板１上のゲート絶縁膜１２は、例
えば酸化シリコンからなり、その厚さは、例えば３．５
〜７ｎｍ程度に設定されている。
えば酸化シリコンからなり、その厚さは、例えば３．５
〜７ｎｍ程度に設定されている。
【００２８】また、ゲート絶縁膜１２上のゲート電極１
６、１７は、例えば低抵抗多結晶シリコン膜１３（１３
ｎ、１３ｐ）、窒化タングステン（ＷＮ）膜（図示せ
ず）、タングステン（Ｗ）膜１４およびキャップ絶縁膜
１５が下層から順に堆積され、ポリメタル構造を構成し
ている。低抵抗ゲート電極材料としてのポリメタルは、
そのシート抵抗が２Ω／□程度と低いことから、ゲート
電極材料としてのみならず配線材料として利用すること
もできる。ここで、ゲート電極１６を構成する低抵抗多
結晶シリコン膜は、ｎ型の不純物を含有しており（１３
ｎ）、ゲート電極１７を構成する低抵抗多結晶シリコン
膜は、ｐ型の不純物を含有している（１３ｐ）。
６、１７は、例えば低抵抗多結晶シリコン膜１３（１３
ｎ、１３ｐ）、窒化タングステン（ＷＮ）膜（図示せ
ず）、タングステン（Ｗ）膜１４およびキャップ絶縁膜
１５が下層から順に堆積され、ポリメタル構造を構成し
ている。低抵抗ゲート電極材料としてのポリメタルは、
そのシート抵抗が２Ω／□程度と低いことから、ゲート
電極材料としてのみならず配線材料として利用すること
もできる。ここで、ゲート電極１６を構成する低抵抗多
結晶シリコン膜は、ｎ型の不純物を含有しており（１３
ｎ）、ゲート電極１７を構成する低抵抗多結晶シリコン
膜は、ｐ型の不純物を含有している（１３ｐ）。
【００２９】次いで、トランジスタ（ＭＩＳＦＥＴ）の
拡散層領域、サイドウォールスペーサ、層間絶縁膜、コ
ンタクト電極、メタル配線、蓄積電極などが形成される
が、それらの図示は省略する。
拡散層領域、サイドウォールスペーサ、層間絶縁膜、コ
ンタクト電極、メタル配線、蓄積電極などが形成される
が、それらの図示は省略する。
【００３０】次いで、本実施の形態１のＤＲＡＭの論理
回路領域の要部レイアウトを図１によって説明する。
回路領域の要部レイアウトを図１によって説明する。
【００３１】まず、ｐウエル１０上にはゲート電極１６
を有するｎチャネル型のＭＩＳＦＥＴの活性領域（素子
活性領域もしくは素子形成領域）ｐｗ１ａ、ｐｗ２ａ、
ｐｗｐ１、ｐｗｐ２、ｐｗ５、ｐｗ２ｂおよびｐｗ１ｂ
が形成されている。
を有するｎチャネル型のＭＩＳＦＥＴの活性領域（素子
活性領域もしくは素子形成領域）ｐｗ１ａ、ｐｗ２ａ、
ｐｗｐ１、ｐｗｐ２、ｐｗ５、ｐｗ２ｂおよびｐｗ１ｂ
が形成されている。
【００３２】また、ｐウエル１０上にはゲート電極１６
を有しないｎ型活性領域、ｐｗ３およびｐｗ４が形成さ
れている。なお、ｐｗｍ１およびｐｗｍ２は、前述した
ようにメモリセルアレイと論理回路領域との境界部であ
り、ｐウエル１０上のゲート電極１６を有しないｐ型活
性領域である。
を有しないｎ型活性領域、ｐｗ３およびｐｗ４が形成さ
れている。なお、ｐｗｍ１およびｐｗｍ２は、前述した
ようにメモリセルアレイと論理回路領域との境界部であ
り、ｐウエル１０上のゲート電極１６を有しないｐ型活
性領域である。
【００３３】また、ｎウエル１１上にはゲート電極１７
を有するｐチャネル型のＭＩＳＦＥＴの活性領域ｎｗｐ
１、ｎｗｐ２が形成されている。
を有するｐチャネル型のＭＩＳＦＥＴの活性領域ｎｗｐ
１、ｎｗｐ２が形成されている。
【００３４】また、ｎウエル１１上にはゲート電極を有
しない、ｎウエル給電領域（活性領域）ｎｗ１、ｎｗ２
が形成されている。
しない、ｎウエル給電領域（活性領域）ｎｗ１、ｎｗ２
が形成されている。
【００３５】なお、これらのｎチャネル型のＭＩＳＦＥ
Ｔの活性領域、ｐチャネル型のＭＩＳＦＥＴの活性領域
（素子活性領域もしくは素子形成領域）、ｐウエル上の
ゲート電極を有しないｐ型活性領域およびｎウエル上の
ゲート電極を有しないｎ型活性領域上に、ＤＲＡＭのセ
ンスアンプ回路等の論理回路が形成されている。
Ｔの活性領域、ｐチャネル型のＭＩＳＦＥＴの活性領域
（素子活性領域もしくは素子形成領域）、ｐウエル上の
ゲート電極を有しないｐ型活性領域およびｎウエル上の
ゲート電極を有しないｎ型活性領域上に、ＤＲＡＭのセ
ンスアンプ回路等の論理回路が形成されている。
【００３６】まず、ｐウエル１０上のゲート電極１６を
有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗ１
ａ、ｐｗ１ｂには、プリチャージ回路（図３４のＰＣ）
およびイコライズ回路が形成されている。
有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗ１
ａ、ｐｗ１ｂには、プリチャージ回路（図３４のＰＣ）
およびイコライズ回路が形成されている。
【００３７】次いで、ｐウエル１０上のゲート電極１６
を有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗ２
ａ、ｐｗ２ｂには、Ｉ/Ｏセレクタ回路（図３４のＩ
Ｏ）が形成されている。
を有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗ２
ａ、ｐｗ２ｂには、Ｉ/Ｏセレクタ回路（図３４のＩ
Ｏ）が形成されている。
【００３８】次いで、ｐウエル１０上のゲート電極１６
を有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗｐ
１、ｐｗｐ２には、ｎチャネル型ＭＩＳＦＥＴ対を有す
るクロスカップル回路が形成されている（図３４参
照）。かかるクロスカップル回路と、後述するｐチャネ
ル型ＭＩＳＦＥＴ対を有するクロスカップル回路とで、
図３４に示すセンスアンプが構成される。図３４に、セ
ンスアンプ回路ＳＡ等の回路図の一例を示す。図３４に
示すように、センスアンプ回路ＳＡは、ｎチャネル型Ｍ
ＩＳＦＥＴ対（ＴＮ１、ＴＮ２）およびｐチャネル型Ｍ
ＩＳＦＥＴ対（ＴＰ１、ＴＰ２）とで構成される。これ
らのＭＩＳＦＥＴ対は、ビット線間（例えば、ＢＬ１ｔ
とＢＬ１ｂ間）に直列に接続され（即ち、ソースもしく
はドレイン領域を共通としており）、それぞれのゲート
電極は、自身が接続されていないビット線に接続されて
いる（即ち、それぞれのゲート電極は、他のＭＩＳＦＥ
Ｔの共通となっていないソース、ドレイン領域と接続さ
れている）。
を有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗｐ
１、ｐｗｐ２には、ｎチャネル型ＭＩＳＦＥＴ対を有す
るクロスカップル回路が形成されている（図３４参
照）。かかるクロスカップル回路と、後述するｐチャネ
ル型ＭＩＳＦＥＴ対を有するクロスカップル回路とで、
図３４に示すセンスアンプが構成される。図３４に、セ
ンスアンプ回路ＳＡ等の回路図の一例を示す。図３４に
示すように、センスアンプ回路ＳＡは、ｎチャネル型Ｍ
ＩＳＦＥＴ対（ＴＮ１、ＴＮ２）およびｐチャネル型Ｍ
ＩＳＦＥＴ対（ＴＰ１、ＴＰ２）とで構成される。これ
らのＭＩＳＦＥＴ対は、ビット線間（例えば、ＢＬ１ｔ
とＢＬ１ｂ間）に直列に接続され（即ち、ソースもしく
はドレイン領域を共通としており）、それぞれのゲート
電極は、自身が接続されていないビット線に接続されて
いる（即ち、それぞれのゲート電極は、他のＭＩＳＦＥ
Ｔの共通となっていないソース、ドレイン領域と接続さ
れている）。
【００３９】このように、図１には明示していないが、
活性領域ｐｗｐ１もしくはｐｗｐ２上のｎチャネル型Ｍ
ＩＳＦＥＴ対は、そのゲート電極とソース、ドレイン領
域とが例えばビット線によって交差接続される。
活性領域ｐｗｐ１もしくはｐｗｐ２上のｎチャネル型Ｍ
ＩＳＦＥＴ対は、そのゲート電極とソース、ドレイン領
域とが例えばビット線によって交差接続される。
【００４０】次いで、ｐウエル１０上のゲート電極１６
を有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗ５
には、センスドライブ回路（図３４のＳＡＮＤ、ＳＡＰ
Ｄ）が形成されている。
を有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗ５
には、センスドライブ回路（図３４のＳＡＮＤ、ＳＡＰ
Ｄ）が形成されている。
【００４１】なお、図３４中のＹＳはＹ選択線、ＩＯ１
ｂ等はＩＯ線、ＢＬＥＱはビット線プリチャージ信号
線、ＶＢＬＲはビット線プリチャージ電源線、を示す。
また、ＷＬは、ワード線、ＭＣは、メモリセルを示す。
さらに、ＣＳＮはセンスアンプＮＭＯＳコモンソース
線、ＣＳＰはセンスアンプＰＭＯＳコモンソース線、φ
ｎはセンスアンプＮＭＯＳ活性化信号、φｐはセンスア
ンプＰＭＯＳ活性化信号を示す。
ｂ等はＩＯ線、ＢＬＥＱはビット線プリチャージ信号
線、ＶＢＬＲはビット線プリチャージ電源線、を示す。
また、ＷＬは、ワード線、ＭＣは、メモリセルを示す。
さらに、ＣＳＮはセンスアンプＮＭＯＳコモンソース
線、ＣＳＰはセンスアンプＰＭＯＳコモンソース線、φ
ｎはセンスアンプＮＭＯＳ活性化信号、φｐはセンスア
ンプＰＭＯＳ活性化信号を示す。
【００４２】また、ｐウエル１０上のゲート電極を有し
ないｐ型活性領域、ｐｗｍ１およびｐｗｍ２には、メモ
リセル領域と論理回路領域間に位置するダミー領域が形
成されている。
ないｐ型活性領域、ｐｗｍ１およびｐｗｍ２には、メモ
リセル領域と論理回路領域間に位置するダミー領域が形
成されている。
【００４３】次いで、ｐウエル１０上のゲート電極を有
しないｐ型活性領域、ｐｗ３およびｐｗ４には、クロス
カップル回路領域とその他の回路領域（ここでは、Ｉ／
Ｏセレクタ回路やセンスドライブ回路が形成される領
域）間に配置されたダミー領域が形成されている。
しないｐ型活性領域、ｐｗ３およびｐｗ４には、クロス
カップル回路領域とその他の回路領域（ここでは、Ｉ／
Ｏセレクタ回路やセンスドライブ回路が形成される領
域）間に配置されたダミー領域が形成されている。
【００４４】また、ｎウエル１１上のゲート電極１７を
有するｐチャネル型のＭＩＳＦＥＴの活性領域ｎｗｐ
１、ｎｗｐ２には、ｐチャネル型ＭＩＳＦＥＴ対を有す
るクロスカップル回路が形成されている（図３４参
照）。このように、図１には明示していないが、活性領
域ｎｗｐ１もしくはｎｗｐ２上のｐチャネル型ＭＩＳＦ
ＥＴ対も、そのゲート電極とソース、ドレイン領域とが
例えばビット線によって交差接続される。
有するｐチャネル型のＭＩＳＦＥＴの活性領域ｎｗｐ
１、ｎｗｐ２には、ｐチャネル型ＭＩＳＦＥＴ対を有す
るクロスカップル回路が形成されている（図３４参
照）。このように、図１には明示していないが、活性領
域ｎｗｐ１もしくはｎｗｐ２上のｐチャネル型ＭＩＳＦ
ＥＴ対も、そのゲート電極とソース、ドレイン領域とが
例えばビット線によって交差接続される。
【００４５】また、ｎウエル１１上のゲート電極を有し
ないｎ型活性領域、ｎｗ１、ｎｗ２には、クロスカップ
ル回路領域とその他の論理回路領域間に配置されたダミ
ー領域が形成されている。なお、このようなダミー領域
を、前述したように、ｎウエル給電領域として利用する
ことができる。
ないｎ型活性領域、ｎｗ１、ｎｗ２には、クロスカップ
ル回路領域とその他の論理回路領域間に配置されたダミ
ー領域が形成されている。なお、このようなダミー領域
を、前述したように、ｎウエル給電領域として利用する
ことができる。
【００４６】また、本実施の形態では、図１に示すよう
に、平面レイアウト上のゲート電極（１６、１７）の形
状は、Ｕ字型であるとしたが、ゲート電極形状は活性領
域のソース拡散層とドレイン拡散層を分離する形状、例
えば、図１８に示すような四角形型でもよい。
に、平面レイアウト上のゲート電極（１６、１７）の形
状は、Ｕ字型であるとしたが、ゲート電極形状は活性領
域のソース拡散層とドレイン拡散層を分離する形状、例
えば、図１８に示すような四角形型でもよい。
【００４７】また、図１に示した活性領域（ｐｗ１ａ〜
ｐｗ１ｂ）がメモリセル領域に平行して連続している、
即ちＸ方向に配置されていることは言うまでもない。
ｐｗ１ｂ）がメモリセル領域に平行して連続している、
即ちＸ方向に配置されていることは言うまでもない。
【００４８】また、図１に示した活性領域上のゲート電
極が活性領域上に周期的に配置されていることは言うま
でもない。
極が活性領域上に周期的に配置されていることは言うま
でもない。
【００４９】図１に示すように、本実施の形態において
は、二列連続して配置されたｐチャネル型ＭＩＳＦＥＴ
対の活性領域の最近接の素子分離溝の幅Ｌ４とＬ６、ｐ
チャネル型ＭＩＳＦＥＴ対の活性領域間の幅Ｌ５が等し
く、二列連続して配置されたｎチャネル型ＭＩＳＦＥＴ
対の活性領域の最近接の素子分離溝の幅Ｌ１とＬ３、ｐ
チャネル型ＭＩＳＦＥＴ対の活性領域間の幅Ｌ２が等し
いことを特徴とする。
は、二列連続して配置されたｐチャネル型ＭＩＳＦＥＴ
対の活性領域の最近接の素子分離溝の幅Ｌ４とＬ６、ｐ
チャネル型ＭＩＳＦＥＴ対の活性領域間の幅Ｌ５が等し
く、二列連続して配置されたｎチャネル型ＭＩＳＦＥＴ
対の活性領域の最近接の素子分離溝の幅Ｌ１とＬ３、ｐ
チャネル型ＭＩＳＦＥＴ対の活性領域間の幅Ｌ２が等し
いことを特徴とする。
【００５０】以下、本実施の形態の半導体集積回路装置
を、図３〜図１７を参照し、その製造工程をたどりなが
ら詳細に説明する。なお、本実施の形態を説明するため
の全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
を、図３〜図１７を参照し、その製造工程をたどりなが
ら詳細に説明する。なお、本実施の形態を説明するため
の全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
【００５１】まず、図３に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板１を、約８００℃で熱酸化してその表面に
膜厚１０ｎｍ程度の薄い酸化シリコン膜２を形成した
後、酸化シリコン膜２の上部にＣＶＤ法で膜厚１４０ｎ
ｍ程度の窒化シリコン膜３を堆積する。
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板１を、約８００℃で熱酸化してその表面に
膜厚１０ｎｍ程度の薄い酸化シリコン膜２を形成した
後、酸化シリコン膜２の上部にＣＶＤ法で膜厚１４０ｎ
ｍ程度の窒化シリコン膜３を堆積する。
【００５２】次いで、フォトレジスト膜をマスクにした
ドライエッチングで素子分離領域の窒化シリコン膜３と
その下部の酸化シリコン膜２とを選択的に除去し、フォ
トレジストをアッシャ除去すると、図４のようになる。
ドライエッチングで素子分離領域の窒化シリコン膜３と
その下部の酸化シリコン膜２とを選択的に除去し、フォ
トレジストをアッシャ除去すると、図４のようになる。
【００５３】次いで、図５に示すように、シリコン半導
体基板１上にＣＶＤ（Chemical Vapor Deposition）法
で酸化シリコン膜４を堆積する。この酸化シリコン膜４
の膜厚は、例えば４０〜５０ｎｍ程度で、例えばＨＬＤ
（High-pressure Low-temperature Deposition）酸化シ
リコン膜のように、ステップカバレージのよい成膜方法
で形成する。
体基板１上にＣＶＤ（Chemical Vapor Deposition）法
で酸化シリコン膜４を堆積する。この酸化シリコン膜４
の膜厚は、例えば４０〜５０ｎｍ程度で、例えばＨＬＤ
（High-pressure Low-temperature Deposition）酸化シ
リコン膜のように、ステップカバレージのよい成膜方法
で形成する。
【００５４】次いで、図６に示すように、窒化シリコン
膜３と酸化シリコン膜２からなる積層膜の側壁に、酸化
シリコン膜４からなるサイドウォールスペーサを、酸化
シリコン膜４をエッチバックすることにより形成する。
膜３と酸化シリコン膜２からなる積層膜の側壁に、酸化
シリコン膜４からなるサイドウォールスペーサを、酸化
シリコン膜４をエッチバックすることにより形成する。
【００５５】このサイドウォールスペーサを有する窒化
シリコン膜３と酸化シリコン膜２からなる積層膜５は、
素子分離領域の半導体基板１をエッチングして溝を形成
する際のマスクとして使用する。
シリコン膜３と酸化シリコン膜２からなる積層膜５は、
素子分離領域の半導体基板１をエッチングして溝を形成
する際のマスクとして使用する。
【００５６】また、窒化シリコン膜３は、酸化されにく
い性質を持つので、その下部の半導体基板１の表面が酸
化されるのを防ぐマスクとしても使用される。窒化シリ
コン膜３の下部の酸化シリコン膜２は、半導体基板１と
窒化シリコン膜３との界面に生じるストレスを緩和し、
このストレスに起因して半導体基板１の表面に転位など
の欠陥が発生するのを防ぐために形成する。また、酸化
シリコン膜４のサイドウォールスペーサは、活性領域の
端部（肩部）に生じるストレスを緩和し、活性領域の肩
部に丸みを付けるために形成する。
い性質を持つので、その下部の半導体基板１の表面が酸
化されるのを防ぐマスクとしても使用される。窒化シリ
コン膜３の下部の酸化シリコン膜２は、半導体基板１と
窒化シリコン膜３との界面に生じるストレスを緩和し、
このストレスに起因して半導体基板１の表面に転位など
の欠陥が発生するのを防ぐために形成する。また、酸化
シリコン膜４のサイドウォールスペーサは、活性領域の
端部（肩部）に生じるストレスを緩和し、活性領域の肩
部に丸みを付けるために形成する。
【００５７】次いで、図７に示すように、酸化シリコン
膜４からなるサイドウォールスペーサを有する窒化シリ
コン膜３と酸化シリコン膜２からなる積層膜５をマスク
にしたドライエッチングで素子分離領域の半導体基板１
に深さ０.３ 〜０．４ミクロン程度の溝（素子分離溝）
１ｂを形成する。
膜４からなるサイドウォールスペーサを有する窒化シリ
コン膜３と酸化シリコン膜２からなる積層膜５をマスク
にしたドライエッチングで素子分離領域の半導体基板１
に深さ０.３ 〜０．４ミクロン程度の溝（素子分離溝）
１ｂを形成する。
【００５８】次いで、図８に示すように、半導体基板１
を約８００〜１０００℃で熱酸化することによって、溝
１ｂの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜６
を形成する。この酸化シリコン膜６は、溝１ｂの内壁に
生じたドライエッチングのダメージを回復すると共に、
次の工程で溝１ｂの内部に埋め込まれる酸化シリコン膜
７と半導体基板１との界面に生じるストレスを緩和する
ために形成する。また、この熱酸化処理を行なうことに
より、活性領域の肩部の半導体基板１表面が丸められ
る。
を約８００〜１０００℃で熱酸化することによって、溝
１ｂの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜６
を形成する。この酸化シリコン膜６は、溝１ｂの内壁に
生じたドライエッチングのダメージを回復すると共に、
次の工程で溝１ｂの内部に埋め込まれる酸化シリコン膜
７と半導体基板１との界面に生じるストレスを緩和する
ために形成する。また、この熱酸化処理を行なうことに
より、活性領域の肩部の半導体基板１表面が丸められ
る。
【００５９】次いで、図９に示すように、溝１ｂの内部
を含む半導体基板１上にＣＶＤ法で酸化シリコン膜７を
堆積する。この酸化シリコン膜７は、溝１ｂの深さより
も厚い膜厚（例えば６００ｎｍ程度）で堆積し、溝１ｂ
の内部に酸化シリコン膜７を隙間なく埋め込む。また、
酸化シリコン膜７は、例えば酸素とテトラエトキシシラ
ン((Ｃ2Ｈ5)4Ｓｉ）とを原料として成膜される酸化シリ
コン膜のように、ステップカバレージのよい成膜方法で
形成する。
を含む半導体基板１上にＣＶＤ法で酸化シリコン膜７を
堆積する。この酸化シリコン膜７は、溝１ｂの深さより
も厚い膜厚（例えば６００ｎｍ程度）で堆積し、溝１ｂ
の内部に酸化シリコン膜７を隙間なく埋め込む。また、
酸化シリコン膜７は、例えば酸素とテトラエトキシシラ
ン((Ｃ2Ｈ5)4Ｓｉ）とを原料として成膜される酸化シリ
コン膜のように、ステップカバレージのよい成膜方法で
形成する。
【００６０】次いで、半導体基板１を約１０００〜１２
００℃で熱酸化し、溝１ｂに埋め込んだ酸化シリコン膜
７の膜質を改善するためのデンシファイ（焼き締め）処
理を行う。
００℃で熱酸化し、溝１ｂに埋め込んだ酸化シリコン膜
７の膜質を改善するためのデンシファイ（焼き締め）処
理を行う。
【００６１】次いで、図１０に示すように、化学機械研
磨（ＣＭＰ：Chemical MechanicalPolishing）法を用い
て溝１ｂの外部の酸化シリコン膜７を除去すると共に、
溝１ｂの上部の酸化シリコン膜７の表面を平坦化する。
この研磨において、活性領域の半導体基板１の表面を覆
っている、酸化シリコン膜４からなるサイドウォールス
ペーサを有する窒化シリコン膜３と酸化シリコン膜２か
らなる積層膜５は、研磨ストッパとして用いられ、研磨
後、積層膜８となる。
磨（ＣＭＰ：Chemical MechanicalPolishing）法を用い
て溝１ｂの外部の酸化シリコン膜７を除去すると共に、
溝１ｂの上部の酸化シリコン膜７の表面を平坦化する。
この研磨において、活性領域の半導体基板１の表面を覆
っている、酸化シリコン膜４からなるサイドウォールス
ペーサを有する窒化シリコン膜３と酸化シリコン膜２か
らなる積層膜５は、研磨ストッパとして用いられ、研磨
後、積層膜８となる。
【００６２】次いで、半導体基板１の活性領域を覆う積
層膜８を熱リン酸などのエッチング液を用いて処理し、
続いてドライまたはウェットエッチングを用いて除去す
ることにより、図１１に示すように、酸化シリコン膜７
が埋め込まれた素子分離溝が完成する。次いで、図１１
に示すように、積層膜８を除去する。
層膜８を熱リン酸などのエッチング液を用いて処理し、
続いてドライまたはウェットエッチングを用いて除去す
ることにより、図１１に示すように、酸化シリコン膜７
が埋め込まれた素子分離溝が完成する。次いで、図１１
に示すように、積層膜８を除去する。
【００６３】次いで、半導体基板１に対してプレ酸化処
理を施し、半導体基板１上のメモリセル領域が露出する
ような深いｎウエル形成用のフォトレジストパターン
（図示せず）を形成した後、それをマスクとして半導体
基板１のメモリセル領域に、例えばｎ型不純物のリンを
イオン注入し、半導体基板１のメモリセル領域に深いｎ
ウエル領域９を形成する。この際、図１２に示すよう
に、論理回路領域においても、半導体基板１に深いｎウ
エル領域９を形成する。
理を施し、半導体基板１上のメモリセル領域が露出する
ような深いｎウエル形成用のフォトレジストパターン
（図示せず）を形成した後、それをマスクとして半導体
基板１のメモリセル領域に、例えばｎ型不純物のリンを
イオン注入し、半導体基板１のメモリセル領域に深いｎ
ウエル領域９を形成する。この際、図１２に示すよう
に、論理回路領域においても、半導体基板１に深いｎウ
エル領域９を形成する。
【００６４】次いで、深いｎウエル形成用のフォトレジ
ストパターンを除去した後、半導体基板１上にｐウエル
領域が露出するようなフォトレジストパターン（図示せ
ず）を形成し、それをマスクとして半導体基板１のｐウ
エル形成領域に、例えばｐ型不純物のホウ素等をイオン
注入する。次いで、ｐウエル形成用のフォトレジストパ
ターン（図示せず）を除去した後、半導体基板１上にｎ
ウエル領域が露出するようなフォトレジストパターンを
形成し、それをマスクとして半導体基板１のｎウエル形
成領域に、例えばｎ型不純物のリン等をイオン注入す
る。次いで、ｎウエル形成用のフォトレジストパターン
を除去した後、半導体基板１に対して熱処理を施すこと
により、図１３に示すように、半導体基板１にｐウエル
１０、ｎウエル１１を形成する。
ストパターンを除去した後、半導体基板１上にｐウエル
領域が露出するようなフォトレジストパターン（図示せ
ず）を形成し、それをマスクとして半導体基板１のｐウ
エル形成領域に、例えばｐ型不純物のホウ素等をイオン
注入する。次いで、ｐウエル形成用のフォトレジストパ
ターン（図示せず）を除去した後、半導体基板１上にｎ
ウエル領域が露出するようなフォトレジストパターンを
形成し、それをマスクとして半導体基板１のｎウエル形
成領域に、例えばｎ型不純物のリン等をイオン注入す
る。次いで、ｎウエル形成用のフォトレジストパターン
を除去した後、半導体基板１に対して熱処理を施すこと
により、図１３に示すように、半導体基板１にｐウエル
１０、ｎウエル１１を形成する。
【００６５】次いで、図には示さないが、論理回路領域
のｎチャネル型ＭＩＳＦＥＴ形成用のフォトレジストパ
ターンを除去した後、しきい値電圧調整用の、例えばｐ
型不純物のＢＦ2（フッ化ホウ素）等をイオン注入す
る。
のｎチャネル型ＭＩＳＦＥＴ形成用のフォトレジストパ
ターンを除去した後、しきい値電圧調整用の、例えばｐ
型不純物のＢＦ2（フッ化ホウ素）等をイオン注入す
る。
【００６６】次いで、図には示さないが、論理回路領域
のｐチャネル型ＭＩＳＦＥＴ形成用のフォトレジストパ
ターンを除去した後、しきい値電圧調整用のために、例
えばｎ型不純物のリン等をイオン注入する。
のｐチャネル型ＭＩＳＦＥＴ形成用のフォトレジストパ
ターンを除去した後、しきい値電圧調整用のために、例
えばｎ型不純物のリン等をイオン注入する。
【００６７】次いで、図には示さないが、メモリセル領
域のメモリセル選択用ＭＩＳＦＥＴ形成用のフォトレジ
ストパターンを除去した後、パンチスルー防止用の、例
えばｐ型不純物のボロン等をイオン注入する。
域のメモリセル選択用ＭＩＳＦＥＴ形成用のフォトレジ
ストパターンを除去した後、パンチスルー防止用の、例
えばｐ型不純物のボロン等をイオン注入する。
【００６８】次いで、図には示さないが、半導体基板１
上のプレ酸化膜を除去する。
上のプレ酸化膜を除去する。
【００６９】次いで、図１４に示すように、公知の方法
を用いて、半導体基板１に対して、ゲート絶縁膜１２を
形成する。ここでは、例えば７５０℃程度のウェット酸
化処理によりゲート絶縁膜１２を形成した。
を用いて、半導体基板１に対して、ゲート絶縁膜１２を
形成する。ここでは、例えば７５０℃程度のウェット酸
化処理によりゲート絶縁膜１２を形成した。
【００７０】また、公知の方法を用いて、印加電圧など
に応じて異なった膜厚を有するゲート絶縁膜を形成して
もよい。相対的に厚いゲート絶縁膜の厚さは、例えば６
ｎｍ程度、相対的に薄いゲート絶縁膜の厚さは、例えば
３．５ｎｍ程度である。また、公知の方法を用いて、半
導体基板に対して酸窒化処理を施してもよい。
に応じて異なった膜厚を有するゲート絶縁膜を形成して
もよい。相対的に厚いゲート絶縁膜の厚さは、例えば６
ｎｍ程度、相対的に薄いゲート絶縁膜の厚さは、例えば
３．５ｎｍ程度である。また、公知の方法を用いて、半
導体基板に対して酸窒化処理を施してもよい。
【００７１】半導体基板１上のプレ酸化膜とゲート絶縁
膜を除去する際のエッチングによって、活性領域の半導
体基板１表面と溝１ｂ内に埋め込まれた酸化シリコン膜
７の表面との間に段差が発生する。
膜を除去する際のエッチングによって、活性領域の半導
体基板１表面と溝１ｂ内に埋め込まれた酸化シリコン膜
７の表面との間に段差が発生する。
【００７２】次いで、図１５に示すように、半導体基板
１上に、多結晶シリコン膜をＣＶＤ法等によって堆積
し、次いで、公知の方法を用いて、半導体基板１上に形
成されるＭＩＳＦＥＴのゲート電極における導電型を設
定するたに、不純物の導入を行う。即ち、ｎチャネル型
ＭＩＳＦＥＴが形成される領域に、リン等のｎ型不純物
の添加された多結晶シリコン膜（ｎ型多結晶シリコン
膜）１３ｎを形成し、また、ｐチャネル型ＭＩＳＦＥＴ
が形成される領域に、ホウ素等のｐ型不純物の添加され
た多結晶シリコン膜（ｐ型多結晶シリコン膜）１３ｐを
形成する。
１上に、多結晶シリコン膜をＣＶＤ法等によって堆積
し、次いで、公知の方法を用いて、半導体基板１上に形
成されるＭＩＳＦＥＴのゲート電極における導電型を設
定するたに、不純物の導入を行う。即ち、ｎチャネル型
ＭＩＳＦＥＴが形成される領域に、リン等のｎ型不純物
の添加された多結晶シリコン膜（ｎ型多結晶シリコン
膜）１３ｎを形成し、また、ｐチャネル型ＭＩＳＦＥＴ
が形成される領域に、ホウ素等のｐ型不純物の添加され
た多結晶シリコン膜（ｐ型多結晶シリコン膜）１３ｐを
形成する。
【００７３】また、リン等のｎ型不純物の添加された多
結晶シリコン膜をＣＶＤ法等によって堆積し、半導体基
板１上に形成されるＭＩＳＦＥＴのゲート電極における
導電型をすべてｎ型に設定してもよい。
結晶シリコン膜をＣＶＤ法等によって堆積し、半導体基
板１上に形成されるＭＩＳＦＥＴのゲート電極における
導電型をすべてｎ型に設定してもよい。
【００７４】次いで、図１６に示すように、多結晶シリ
コン膜１３ｎ、１３ｐ上に、例えば、窒化タングステン
（ＷＮ）等からなるバリア金属膜を堆積し、続いて、例
えばタングステン等からなる金属膜１４堆積する。続い
て、例えば窒化シリコン膜からなるキャップ絶縁膜１５
を堆積する。なお、このバリヤ金属膜の図示は省略す
る。
コン膜１３ｎ、１３ｐ上に、例えば、窒化タングステン
（ＷＮ）等からなるバリア金属膜を堆積し、続いて、例
えばタングステン等からなる金属膜１４堆積する。続い
て、例えば窒化シリコン膜からなるキャップ絶縁膜１５
を堆積する。なお、このバリヤ金属膜の図示は省略す
る。
【００７５】次いで、キャップ絶縁膜１５上に形成した
ゲート電極形成用のフォトレジスト（図示せず）をエッ
チングマスクとして、キャップ絶縁膜１５にエッチング
処理を施し、ハードマスクを形成する。
ゲート電極形成用のフォトレジスト（図示せず）をエッ
チングマスクとして、キャップ絶縁膜１５にエッチング
処理を施し、ハードマスクを形成する。
【００７６】次いで、図１７に示すように、上記のキャ
ップ絶縁膜１５のハードマスクを用いて、多結晶シリコ
ン膜１３ｎ、１３ｐ、バリア金属膜（図示せず）、金属
膜１４および多結晶シリコン膜（１３ｎ、１３ｐ）をド
ライエッチングすることにより、ゲート電極１６、１７
を形成する。ゲート電極１６は、ｎ型多結晶シリコン膜
１３ｎ、バリア金属膜（図示せず）および金属膜１４を
有し、ゲート電極１７は、ｐ型多結晶シリコン膜１３
ｐ、バリア金属膜（図示せず）および金属膜１４を有す
る。さらに、金属膜１４上には、キャップ絶縁膜１５が
位置する。このゲート電極１６をｎ型ゲート電極、ゲー
ト電極１７をｐ型ゲート電極という。
ップ絶縁膜１５のハードマスクを用いて、多結晶シリコ
ン膜１３ｎ、１３ｐ、バリア金属膜（図示せず）、金属
膜１４および多結晶シリコン膜（１３ｎ、１３ｐ）をド
ライエッチングすることにより、ゲート電極１６、１７
を形成する。ゲート電極１６は、ｎ型多結晶シリコン膜
１３ｎ、バリア金属膜（図示せず）および金属膜１４を
有し、ゲート電極１７は、ｐ型多結晶シリコン膜１３
ｐ、バリア金属膜（図示せず）および金属膜１４を有す
る。さらに、金属膜１４上には、キャップ絶縁膜１５が
位置する。このゲート電極１６をｎ型ゲート電極、ゲー
ト電極１７をｐ型ゲート電極という。
【００７７】次いで、ゲート電極１６、１７の両端に低
濃度半導体領域を形成した後、ゲート電極１６、１７の
側壁に、サイドウォールスペーサを形成し、さらに、サ
イドウォールスペーサの両端に高濃度半導体領域を形成
することにより、ｎチャネル型ＭＩＳＦＥＴおよびｐチ
ャネル型ＭＩＳＦＥＴが完成するが、これらの図示は省
略する。
濃度半導体領域を形成した後、ゲート電極１６、１７の
側壁に、サイドウォールスペーサを形成し、さらに、サ
イドウォールスペーサの両端に高濃度半導体領域を形成
することにより、ｎチャネル型ＭＩＳＦＥＴおよびｐチ
ャネル型ＭＩＳＦＥＴが完成するが、これらの図示は省
略する。
【００７８】次いで、ｎチャネル型ＭＩＳＦＥＴおよび
ｐチャネル型ＭＩＳＦＥＴ上部に層間絶縁膜、コンタク
ト電極、メタル配線、などが形成されるが、それらの図
示は省略する。
ｐチャネル型ＭＩＳＦＥＴ上部に層間絶縁膜、コンタク
ト電極、メタル配線、などが形成されるが、それらの図
示は省略する。
【００７９】また、メモリセル領域（図示せず）におい
ては、メモリセルを構成するｎチャネル型ＭＩＳＦＥＴ
が同様の工程で形成され、その上部に、層間絶縁膜、コ
ンタクト電極、メタル配線（ビット線）、蓄積電極など
が形成されるが、それらの図示は省略する。
ては、メモリセルを構成するｎチャネル型ＭＩＳＦＥＴ
が同様の工程で形成され、その上部に、層間絶縁膜、コ
ンタクト電極、メタル配線（ビット線）、蓄積電極など
が形成されるが、それらの図示は省略する。
【００８０】このように、本実施の形態においては、ｎ
チャネル型ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗ
ｐ２）の両側にｐウエル活性領域（ｐｗ３、ｐｗ４）を
配置し、活性領域ｐｗ３とｐｗｐ１との距離（Ｌ１）お
よび活性領域ｐｗ４とｐｗｐ２との距離（Ｌ３）を、活
性領域ｐｗｐ１とｐｗｐ２との距離（Ｌ２）と同じとし
た。即ち、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および（Ｌ
１−Ｌ３）をゼロとした。その結果、素子分離溝の形状
が、Ｌ１部、Ｌ２部およびＬ３部においてほぼ同じとな
り、活性領域ｐｗｐ１もしくはｐｗｐ２上に形成される
ＭＩＳＦＥＴのしきい値電圧差を抑えることができる。
チャネル型ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗ
ｐ２）の両側にｐウエル活性領域（ｐｗ３、ｐｗ４）を
配置し、活性領域ｐｗ３とｐｗｐ１との距離（Ｌ１）お
よび活性領域ｐｗ４とｐｗｐ２との距離（Ｌ３）を、活
性領域ｐｗｐ１とｐｗｐ２との距離（Ｌ２）と同じとし
た。即ち、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および（Ｌ
１−Ｌ３）をゼロとした。その結果、素子分離溝の形状
が、Ｌ１部、Ｌ２部およびＬ３部においてほぼ同じとな
り、活性領域ｐｗｐ１もしくはｐｗｐ２上に形成される
ＭＩＳＦＥＴのしきい値電圧差を抑えることができる。
【００８１】また、ｐチャネル型ＭＩＳＦＥＴ対の活性
領域（ｎｗｐ１、ｎｗｐ２）の両側にｎウエル活性領域
（ｎｗ１、ｎｗ２）を配置し、活性領域ｎｗ１とｎｗｐ
１との距離（Ｌ４）および活性領域ｎｗ２とｎｗｐ２と
の距離（Ｌ６）を、活性領域ｎｗｐ１とｎｗｐ２との距
離（Ｌ５）と同じとした。即ち、（Ｌ４−Ｌ５）、（Ｌ
６−Ｌ５）および（Ｌ４−Ｌ６）をゼロとした。その結
果、素子分離溝の形状が、Ｌ４部、Ｌ５部およびＬ６部
においてほぼ同じとなり、即ち、素子分離溝の形状のば
らつきが低減され、活性領域ｎｗｐ１もしくはｎｗｐ２
上に形成されるＭＩＳＦＥＴのしきい値電圧差を抑える
ことができる。言い換えれば、かかる活性領域上に形成
されるＭＩＳＦＥＴのしきい値電圧のばらつきを低減す
ることができる。
領域（ｎｗｐ１、ｎｗｐ２）の両側にｎウエル活性領域
（ｎｗ１、ｎｗ２）を配置し、活性領域ｎｗ１とｎｗｐ
１との距離（Ｌ４）および活性領域ｎｗ２とｎｗｐ２と
の距離（Ｌ６）を、活性領域ｎｗｐ１とｎｗｐ２との距
離（Ｌ５）と同じとした。即ち、（Ｌ４−Ｌ５）、（Ｌ
６−Ｌ５）および（Ｌ４−Ｌ６）をゼロとした。その結
果、素子分離溝の形状が、Ｌ４部、Ｌ５部およびＬ６部
においてほぼ同じとなり、即ち、素子分離溝の形状のば
らつきが低減され、活性領域ｎｗｐ１もしくはｎｗｐ２
上に形成されるＭＩＳＦＥＴのしきい値電圧差を抑える
ことができる。言い換えれば、かかる活性領域上に形成
されるＭＩＳＦＥＴのしきい値電圧のばらつきを低減す
ることができる。
【００８２】このような効果が得られる理由について以
下に詳細に説明する。
下に詳細に説明する。
【００８３】例えば、論理回路領域のレイアウトが、図
２０に示すような半導体集積回路装置を考える。この例
では、複数連続して配置されたｐチャネル型ＭＩＳＦＥ
Ｔ対の活性領域（ｎｗｐ１、ｎｗｐ２）の最近接の素子
分離溝の幅Ｌ４、Ｌ６がおよそ２μｍで、ｐチャネル型
ＭＩＳＦＥＴ対の活性領域間の素子分離溝の幅Ｌ５がお
よそ１μｍある。
２０に示すような半導体集積回路装置を考える。この例
では、複数連続して配置されたｐチャネル型ＭＩＳＦＥ
Ｔ対の活性領域（ｎｗｐ１、ｎｗｐ２）の最近接の素子
分離溝の幅Ｌ４、Ｌ６がおよそ２μｍで、ｐチャネル型
ＭＩＳＦＥＴ対の活性領域間の素子分離溝の幅Ｌ５がお
よそ１μｍある。
【００８４】ｐチャネル型ＭＩＳＦＥＴ対の活性領域間
の幅Ｌ５は、例えば、ｐチャネル型ＭＩＳＦＥＴ二個分
のゲート電極へのコンタクトの穴径およびレイアウト余
裕の和となっている。
の幅Ｌ５は、例えば、ｐチャネル型ＭＩＳＦＥＴ二個分
のゲート電極へのコンタクトの穴径およびレイアウト余
裕の和となっている。
【００８５】ここで、ｐチャネル型ＭＩＳＦＥＴ対の活
性領域の最近接の素子分離溝の幅Ｌ４、Ｌ６は、ｐチャ
ネル型ＭＩＳＦＥＴ対の活性領域間の幅Ｌ５より大き
い。なぜなら、ｐチャネル型ＭＩＳＦＥＴ対の活性領域
（ｎｗｐ１、ｎｗｐ２）の最近接には、導電型の異なる
ｐウエル活性領域（ｐｗ５、ｐｗ２ｂ）が配置、即ち、
ｐチャネル型ＭＩＳＦＥＴ対の活性領域と最近接する活
性領域の間の素子分離領域との間には、ｐウエル領域と
ｎウエル領域の境界が存在するため、幅Ｌ５分に加えて
ウエル分離に要するレイアウト余裕が必要だからであ
る。
性領域の最近接の素子分離溝の幅Ｌ４、Ｌ６は、ｐチャ
ネル型ＭＩＳＦＥＴ対の活性領域間の幅Ｌ５より大き
い。なぜなら、ｐチャネル型ＭＩＳＦＥＴ対の活性領域
（ｎｗｐ１、ｎｗｐ２）の最近接には、導電型の異なる
ｐウエル活性領域（ｐｗ５、ｐｗ２ｂ）が配置、即ち、
ｐチャネル型ＭＩＳＦＥＴ対の活性領域と最近接する活
性領域の間の素子分離領域との間には、ｐウエル領域と
ｎウエル領域の境界が存在するため、幅Ｌ５分に加えて
ウエル分離に要するレイアウト余裕が必要だからであ
る。
【００８６】そのため、図２０に示すレイアウトでは、
ｐチャネル型ＭＩＳＦＥＴ対の活性領域に接する素子分
離溝の幅が異なるため、図２１に示すように、ｐチャネ
ル型ＭＩＳＦＥＴ対の活性領域（例えば、ｎｗｐ１）の
Ｌ４側とＬ５側とで、素子分離溝の形状が異なる。図２
１において、実線は、活性領域ｎｗｐ１のＬ４側の素子
分離溝の形状であり、点線は、活性領域ｎｗｐ１のＬ５
側の素子分離溝の形状である。このようにｐチャネル型
ＭＩＳＦＥＴ対の活性領域に接する素子分離溝の形状が
異なる。
ｐチャネル型ＭＩＳＦＥＴ対の活性領域に接する素子分
離溝の幅が異なるため、図２１に示すように、ｐチャネ
ル型ＭＩＳＦＥＴ対の活性領域（例えば、ｎｗｐ１）の
Ｌ４側とＬ５側とで、素子分離溝の形状が異なる。図２
１において、実線は、活性領域ｎｗｐ１のＬ４側の素子
分離溝の形状であり、点線は、活性領域ｎｗｐ１のＬ５
側の素子分離溝の形状である。このようにｐチャネル型
ＭＩＳＦＥＴ対の活性領域に接する素子分離溝の形状が
異なる。
【００８７】さらに、図２０に示すレイアウトでは、例
えば、ｐチャネル型ＭＩＳＦＥＴ対の活性領域ｎｗｐ１
上からＬ４部上に形成されたゲート電極と、ｐチャネル
型ＭＩＳＦＥＴ対の活性領域ｎｗｐ１上からＬ５部上に
形成されたゲート電極と、を有し、ｐチャネル型ＭＩＳ
ＦＥＴ対のしきい値電圧差がおよそ２０ｍＶであった。
このように、幅Ｌ４、Ｌ６と幅Ｌ５で素子分離溝に接す
る活性領域端の上部にゲート電極が配置されたｐチャネ
ル型ＭＩＳＦＥＴ対のしきい値電圧差がおよそ２０ｍＶ
発生する。
えば、ｐチャネル型ＭＩＳＦＥＴ対の活性領域ｎｗｐ１
上からＬ４部上に形成されたゲート電極と、ｐチャネル
型ＭＩＳＦＥＴ対の活性領域ｎｗｐ１上からＬ５部上に
形成されたゲート電極と、を有し、ｐチャネル型ＭＩＳ
ＦＥＴ対のしきい値電圧差がおよそ２０ｍＶであった。
このように、幅Ｌ４、Ｌ６と幅Ｌ５で素子分離溝に接す
る活性領域端の上部にゲート電極が配置されたｐチャネ
ル型ＭＩＳＦＥＴ対のしきい値電圧差がおよそ２０ｍＶ
発生する。
【００８８】しかしながら、本実施の形態では、複数連
続して配置されたｎチャネル型ＭＩＳＦＥＴ対の活性領
域の最近接にｐウエル活性領域を配置し、複数連続して
配置されたｐチャネル型ＭＩＳＦＥＴ対の活性領域の最
近接にｎウエル活性領域を配置して、ＭＩＳＦＥＴ対の
配置された活性領域端に接する素子分離溝の幅の差、
（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）、（Ｌ１−Ｌ３）、
（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）をゼ
ロとしたため、素子分離溝の形状の変化は抑えられ、Ｍ
ＩＳＦＥＴ対のしきい値電圧差が抑えられる。
続して配置されたｎチャネル型ＭＩＳＦＥＴ対の活性領
域の最近接にｐウエル活性領域を配置し、複数連続して
配置されたｐチャネル型ＭＩＳＦＥＴ対の活性領域の最
近接にｎウエル活性領域を配置して、ＭＩＳＦＥＴ対の
配置された活性領域端に接する素子分離溝の幅の差、
（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）、（Ｌ１−Ｌ３）、
（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）をゼ
ロとしたため、素子分離溝の形状の変化は抑えられ、Ｍ
ＩＳＦＥＴ対のしきい値電圧差が抑えられる。
【００８９】なお、図２０に示すレイアウトでは、素子
分離溝の幅の差（Ｌ４−Ｌ５）および（Ｌ６−Ｌ５）
が、約１μｍで、しきい値電圧差はおよそ２０ｍＶ発生
した。
分離溝の幅の差（Ｌ４−Ｌ５）および（Ｌ６−Ｌ５）
が、約１μｍで、しきい値電圧差はおよそ２０ｍＶ発生
した。
【００９０】ここで、図２２に示すように、しきい値電
圧差が素子分離幅の差に比例すると仮定すると、素子分
離溝の幅の差が０．５μｍ以下とすることによりしきい
値電圧差を１０ｍＶ以下に抑えることができると考えら
れる。
圧差が素子分離幅の差に比例すると仮定すると、素子分
離溝の幅の差が０．５μｍ以下とすることによりしきい
値電圧差を１０ｍＶ以下に抑えることができると考えら
れる。
【００９１】また、本実施の形態においては、ＤＲＡＭ
のワード線ピッチの１/２で定義される最小加工寸法を
０．１３μｍとしたので、素子分離溝の幅の差を前記最
小加工寸法の二倍（およそ０．２６μｍ）とすれば、し
きい値電圧差は２０ｍＶのおよそ１/４の５ｍＶ以下に
抑えることができると考えられる。
のワード線ピッチの１/２で定義される最小加工寸法を
０．１３μｍとしたので、素子分離溝の幅の差を前記最
小加工寸法の二倍（およそ０．２６μｍ）とすれば、し
きい値電圧差は２０ｍＶのおよそ１/４の５ｍＶ以下に
抑えることができると考えられる。
【００９２】なお、しきい値電圧差の許容値が５ｍＶよ
り小さい場合には、素子分離溝の幅の差を最小加工寸法
の二倍以下に厳しくする必要があり、しきい値電圧の許
容値が５ｍＶよりも大きい場合には、素子分離幅の差を
最小加工寸法の二倍以上に緩和しても良いことは言うま
でもない。
り小さい場合には、素子分離溝の幅の差を最小加工寸法
の二倍以下に厳しくする必要があり、しきい値電圧の許
容値が５ｍＶよりも大きい場合には、素子分離幅の差を
最小加工寸法の二倍以上に緩和しても良いことは言うま
でもない。
【００９３】また、素子分離溝の幅の差の許容値を、基
板電圧などの印圧条件およびゲート酸化膜厚などのプロ
セスパラメータによって変化させるべきことは言うまで
もない。
板電圧などの印圧条件およびゲート酸化膜厚などのプロ
セスパラメータによって変化させるべきことは言うまで
もない。
【００９４】また、素子分離幅の素子分離溝の形状に及
ぼす影響の比較的小さいプロセスを用いた場合には、素
子分離幅の差を最小加工寸法の二倍以上とし、素子分離
幅の素子分離溝の形状に及ぼす影響の比較的大きいプロ
セスを用いた場合には、素子分離幅の差を最小加工寸法
の二倍以下としてもよいことは言うまでもない。
ぼす影響の比較的小さいプロセスを用いた場合には、素
子分離幅の差を最小加工寸法の二倍以上とし、素子分離
幅の素子分離溝の形状に及ぼす影響の比較的大きいプロ
セスを用いた場合には、素子分離幅の差を最小加工寸法
の二倍以下としてもよいことは言うまでもない。
【００９５】ただし、素子分離溝の形状の素子分離幅依
存性を完全に解消することは困難であるから、素子分離
溝の形状の変化に起因したＭＩＳＦＥＴ対のしきい値電
圧の発生を根本的に解決するためには、ＭＩＳＦＥＴ対
のゲート電極の配置された活性領域端に接する素子分離
溝の幅の差を、ゼロまたは許容値内に収める必要があ
る。
存性を完全に解消することは困難であるから、素子分離
溝の形状の変化に起因したＭＩＳＦＥＴ対のしきい値電
圧の発生を根本的に解決するためには、ＭＩＳＦＥＴ対
のゲート電極の配置された活性領域端に接する素子分離
溝の幅の差を、ゼロまたは許容値内に収める必要があ
る。
【００９６】なお、本実施の形態においては、センスア
ンプを構成するＭＩＳＦＥＴ対の活性領域（例えば、ｎ
ｗｐ１とｎｗｐ２）が、二列連続に配置されている。こ
の利点は、ＭＩＳＦＥＴ対の活性領域を二列連続に配置
することで、センスアンプピッチを緩和することであ
る。
ンプを構成するＭＩＳＦＥＴ対の活性領域（例えば、ｎ
ｗｐ１とｎｗｐ２）が、二列連続に配置されている。こ
の利点は、ＭＩＳＦＥＴ対の活性領域を二列連続に配置
することで、センスアンプピッチを緩和することであ
る。
【００９７】図２３に、開放型ビット線とセンスアンプ
二個（ＳＡ１、ＳＡ２）を一列に配置した場合のレイア
ウトを模式的に示す。この場合、センスアンプピッチは
開放型ビット線ピッチｂのおよそ二倍の２ｂとする必要
があり、センスアンプのレイアウトが比較的困難であ
る。
二個（ＳＡ１、ＳＡ２）を一列に配置した場合のレイア
ウトを模式的に示す。この場合、センスアンプピッチは
開放型ビット線ピッチｂのおよそ二倍の２ｂとする必要
があり、センスアンプのレイアウトが比較的困難であ
る。
【００９８】一方、図２４に、開放型ビット線とセンス
アンプ二個（ＳＡ１、ＳＡ２）を二列に配置した場合の
レイアウトを模式的に示す。このように２つのセンスア
ンプをずらして配置することによってセンスアンプピッ
チを縮小することができる。図２４の場合、センスアン
プピッチは開放型ビット線ピッチｂの四倍の４ｂとする
ことができるので、センスアンプレイアウトを緩和する
ことができる。センスアンプを構成するＭＩＳＦＥＴ対
を並列配置した本実施の形態は、例えば開放型ビット線
を用いたセンスアンプレイアウトに用いると効果があ
る。
アンプ二個（ＳＡ１、ＳＡ２）を二列に配置した場合の
レイアウトを模式的に示す。このように２つのセンスア
ンプをずらして配置することによってセンスアンプピッ
チを縮小することができる。図２４の場合、センスアン
プピッチは開放型ビット線ピッチｂの四倍の４ｂとする
ことができるので、センスアンプレイアウトを緩和する
ことができる。センスアンプを構成するＭＩＳＦＥＴ対
を並列配置した本実施の形態は、例えば開放型ビット線
を用いたセンスアンプレイアウトに用いると効果があ
る。
【００９９】なお、本実施の形態では、ＭＩＳＦＥＴ対
の活性領域に接する活性領域（ｐｗ３、ｐｗ４、ｎｗ
１、ｎｗ２）が、少なくともＭＩＳＦＥＴ対の活性領域
に対して切れ目なく連続である。従って、ＭＩＳＦＥＴ
対のゲート電極の配置された活性領域端に接する部分の
素子分離溝の幅（例えば、Ｌ４、Ｌ５等）は等しくなる
（図１参照）。なお、切れ目とは、例えば、素子分離を
介しＹ方向に配置された複数の活性領域からなる活性領
域ｐｗ１ａの活性領域間（素子分離）の部分を意味す
る。本実施の形態では、このｐウエル１０上のゲート電
極を有しないｐ型活性領域ｐｗ３およびｐｗ４は、例え
ばｐウエル給電領域として、ＭＩＳＦＥＴ対のゲート電
極に対して切れ目なく連続して配置されている。
の活性領域に接する活性領域（ｐｗ３、ｐｗ４、ｎｗ
１、ｎｗ２）が、少なくともＭＩＳＦＥＴ対の活性領域
に対して切れ目なく連続である。従って、ＭＩＳＦＥＴ
対のゲート電極の配置された活性領域端に接する部分の
素子分離溝の幅（例えば、Ｌ４、Ｌ５等）は等しくなる
（図１参照）。なお、切れ目とは、例えば、素子分離を
介しＹ方向に配置された複数の活性領域からなる活性領
域ｐｗ１ａの活性領域間（素子分離）の部分を意味す
る。本実施の形態では、このｐウエル１０上のゲート電
極を有しないｐ型活性領域ｐｗ３およびｐｗ４は、例え
ばｐウエル給電領域として、ＭＩＳＦＥＴ対のゲート電
極に対して切れ目なく連続して配置されている。
【０１００】また、ＭＩＳＦＥＴ対の活性領域に近接す
る活性領域上には、図２６に示すように、ゲート電極が
配置されていてもよい。即ち、図１の活性領域ｐｗ３を
省略し、ｎチャネル型ＭＩＳＦＥＴ対の活性領域ｐｗｐ
１とｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ２ａとの
距離（Ｌ１）を、ｐｗｐ１とｐｗｐ２との距離（Ｌ２）
と同じとする。また、ｐウエル活性領域ｐｗ４の位置
に、ｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ２ｂを配
置し、ｎチャネル型ＭＩＳＦＥＴ対の活性領域ｐｗｐ２
とｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ２ｂとの距
離（Ｌ３）を、ｐｗｐ１とｐｗｐ２との距離（Ｌ２）と
同じとする。
る活性領域上には、図２６に示すように、ゲート電極が
配置されていてもよい。即ち、図１の活性領域ｐｗ３を
省略し、ｎチャネル型ＭＩＳＦＥＴ対の活性領域ｐｗｐ
１とｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ２ａとの
距離（Ｌ１）を、ｐｗｐ１とｐｗｐ２との距離（Ｌ２）
と同じとする。また、ｐウエル活性領域ｐｗ４の位置
に、ｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ２ｂを配
置し、ｎチャネル型ＭＩＳＦＥＴ対の活性領域ｐｗｐ２
とｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ２ｂとの距
離（Ｌ３）を、ｐｗｐ１とｐｗｐ２との距離（Ｌ２）と
同じとする。
【０１０１】また、図２７に示すように、ＭＩＳＦＥＴ
対の活性領域に近接する活性領域（ｐｗ３、ｐｗ４）
は、連続でなくてもよい。即ち、図２７に示すように、
すくなくともゲート電極端に対応する位置に、活性領域
が配置されていればよく、逆に言えば、活性領域の切れ
目（活性領域間の素子分離の部分）にかからなければ、
ゲート電極の端部に接する部分の素子分離溝の幅が等し
く、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが
できる。
対の活性領域に近接する活性領域（ｐｗ３、ｐｗ４）
は、連続でなくてもよい。即ち、図２７に示すように、
すくなくともゲート電極端に対応する位置に、活性領域
が配置されていればよく、逆に言えば、活性領域の切れ
目（活性領域間の素子分離の部分）にかからなければ、
ゲート電極の端部に接する部分の素子分離溝の幅が等し
く、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが
できる。
【０１０２】また、図２８に示すように、図１のｎウエ
ル活性領域ｐｗ４およびｐウエル活性領域ｐｗ３の位置
に、それぞれｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ
１ｂおよびｐｗ１ａを配置してもよい。この場合、ＭＩ
ＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）に接する
活性領域（ｐｗ１ｂおよびｐｗ１ａ）は、切れ目を有す
る（連続でない）。従って、かかるＭＩＳＦＥＴ対のゲ
ート電極１６端に対応する位置に、活性領域（ｐｗ１ｂ
およびｐｗ１ａ）の切れ目がかかる恐れがある。しかし
ながら、図２８に示すように、切れ目の幅（活性領域
間）Ｌ１２、Ｌ１１が、最小加工寸法の二倍以内であれ
ば、素子分離溝の形状の違いは許容値内に収まると考え
られる。
ル活性領域ｐｗ４およびｐウエル活性領域ｐｗ３の位置
に、それぞれｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ
１ｂおよびｐｗ１ａを配置してもよい。この場合、ＭＩ
ＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）に接する
活性領域（ｐｗ１ｂおよびｐｗ１ａ）は、切れ目を有す
る（連続でない）。従って、かかるＭＩＳＦＥＴ対のゲ
ート電極１６端に対応する位置に、活性領域（ｐｗ１ｂ
およびｐｗ１ａ）の切れ目がかかる恐れがある。しかし
ながら、図２８に示すように、切れ目の幅（活性領域
間）Ｌ１２、Ｌ１１が、最小加工寸法の二倍以内であれ
ば、素子分離溝の形状の違いは許容値内に収まると考え
られる。
【０１０３】また、実施の形態１は、ｐチャネル型ＭＩ
ＳＦＥＴ対の配置された活性領域間の素子分離溝の幅と
ｎチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の
素子分離溝の幅の差が最小加工寸法以下となるレイアウ
トに関するものでもある。
ＳＦＥＴ対の配置された活性領域間の素子分離溝の幅と
ｎチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の
素子分離溝の幅の差が最小加工寸法以下となるレイアウ
トに関するものでもある。
【０１０４】また、本実施の形態１では、ダミーパター
ンを配置し、ＭＩＳＦＥＴ対に接する素子分離領域の幅
とＭＩＳＦＥＴ対の配置された素子分離領域間の幅との
差をほぼゼロとし、素子分離溝の形状に依存したＭＩＳ
ＦＥＴ対のしきい値電圧差を抑えることが可能となる。
ンを配置し、ＭＩＳＦＥＴ対に接する素子分離領域の幅
とＭＩＳＦＥＴ対の配置された素子分離領域間の幅との
差をほぼゼロとし、素子分離溝の形状に依存したＭＩＳ
ＦＥＴ対のしきい値電圧差を抑えることが可能となる。
【０１０５】（実施の形態２）本実施の形態は、ｐチャ
ネル型ＭＩＳＦＥＴ対のゲート電極の配置された活性領
域に接する素子分離溝の幅の差を、最小加工寸法の二倍
以下とするレイアウトに関するものである。
ネル型ＭＩＳＦＥＴ対のゲート電極の配置された活性領
域に接する素子分離溝の幅の差を、最小加工寸法の二倍
以下とするレイアウトに関するものである。
【０１０６】なお、実施の形態２の半導体集積回路装置
の製造方法は、そのレイアウトが図２９で示されること
を除いては、図３〜図１７を参照しながら説明した実施
の形態１の場合と同様であるため、その説明を省略す
る。
の製造方法は、そのレイアウトが図２９で示されること
を除いては、図３〜図１７を参照しながら説明した実施
の形態１の場合と同様であるため、その説明を省略す
る。
【０１０７】本実施の形態では、図２９に示すように、
複数連続して配置されたｐチャネル型ＭＩＳＦＥＴ対の
活性領域（ｎｗｐ１、ｎｗｐ２）の最近接に、ゲート電
極１７を有しないｎ型活性領域（ｎｗ１、ｎｗ２）を配
置して、活性領域ｎｗ１とｎｗｐ１との距離（Ｌ４）お
よび活性領域ｎｗ２とｎｗｐ２との距離（Ｌ６）を、活
性領域ｎｗｐ１とｎｗｐ２との距離（Ｌ５）と同じとし
た。即ち、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−
Ｌ６）をゼロとしたため、実施の形態１で説明したよう
に、素子分離溝の形状の変化を抑えられ、ＭＩＳＦＥＴ
対のしきい値電圧差を抑えることができる。また、（Ｌ
４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）を、最小
加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対
のしきい値電圧差を低減することが可能となる。
複数連続して配置されたｐチャネル型ＭＩＳＦＥＴ対の
活性領域（ｎｗｐ１、ｎｗｐ２）の最近接に、ゲート電
極１７を有しないｎ型活性領域（ｎｗ１、ｎｗ２）を配
置して、活性領域ｎｗ１とｎｗｐ１との距離（Ｌ４）お
よび活性領域ｎｗ２とｎｗｐ２との距離（Ｌ６）を、活
性領域ｎｗｐ１とｎｗｐ２との距離（Ｌ５）と同じとし
た。即ち、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−
Ｌ６）をゼロとしたため、実施の形態１で説明したよう
に、素子分離溝の形状の変化を抑えられ、ＭＩＳＦＥＴ
対のしきい値電圧差を抑えることができる。また、（Ｌ
４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）を、最小
加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対
のしきい値電圧差を低減することが可能となる。
【０１０８】また、本実施の形態２では、ｎチャネル型
ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）の両
側に、Ｉ/Ｏセレクタ回路が形成されるｐ型活性領域ｐ
ｗ２ａおよびセンスドライブ回路が形成されるｐ型活性
領域ｐｗ５を配置し、活性領域ｐｗ２ａとｐｗｐ１との
距離（Ｌ１）および活性領域ｐｗ５とｐｗｐ２との距離
（Ｌ３）を、活性領域ｐｗｐ１とｐｗｐ２との距離（Ｌ
２）と同じとした。即ち、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ
２）および（Ｌ１−Ｌ３）をゼロとしたため、実施の形
態１で説明したように、素子分離溝の形状の変化を抑え
られ、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることが
できる。また、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および
（Ｌ１−Ｌ３）を、最小加工寸法の二倍以下とすること
により、ＭＩＳＦＥＴ対のしきい値電圧差を低減するこ
とが可能となる。
ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）の両
側に、Ｉ/Ｏセレクタ回路が形成されるｐ型活性領域ｐ
ｗ２ａおよびセンスドライブ回路が形成されるｐ型活性
領域ｐｗ５を配置し、活性領域ｐｗ２ａとｐｗｐ１との
距離（Ｌ１）および活性領域ｐｗ５とｐｗｐ２との距離
（Ｌ３）を、活性領域ｐｗｐ１とｐｗｐ２との距離（Ｌ
２）と同じとした。即ち、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ
２）および（Ｌ１−Ｌ３）をゼロとしたため、実施の形
態１で説明したように、素子分離溝の形状の変化を抑え
られ、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることが
できる。また、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および
（Ｌ１−Ｌ３）を、最小加工寸法の二倍以下とすること
により、ＭＩＳＦＥＴ対のしきい値電圧差を低減するこ
とが可能となる。
【０１０９】さらに、本実施の形態においては、論理回
路が形成されるｐ型活性領域（例えば、ｐｗ２ａやｐｗ
５等）の配置を工夫することにより、素子分離の幅（Ｌ
１〜Ｌ３）を調整したので、論理回路領域の高密度集積
化（微細化）を図りつつ、ｐチャネル型ＭＩＳＦＥＴ対
で顕著に発生する素子分離領域の形状に起因したしきい
値電圧差を抑えることが可能となる。
路が形成されるｐ型活性領域（例えば、ｐｗ２ａやｐｗ
５等）の配置を工夫することにより、素子分離の幅（Ｌ
１〜Ｌ３）を調整したので、論理回路領域の高密度集積
化（微細化）を図りつつ、ｐチャネル型ＭＩＳＦＥＴ対
で顕著に発生する素子分離領域の形状に起因したしきい
値電圧差を抑えることが可能となる。
【０１１０】（実施の形態３）本実施の形態は、センス
アンプを構成するＭＩＳＦＥＴ対の配置された活性領域
が一列に配置されたレイアウトに関するものである。
アンプを構成するＭＩＳＦＥＴ対の配置された活性領域
が一列に配置されたレイアウトに関するものである。
【０１１１】なお、実施の形態３の半導体集積回路装置
の製造方法は、そのレイアウトが図３０で示されること
を除いては、図３〜図１７を参照しながら説明した実施
の形態１の場合と同様であるため、その説明を省略す
る。
の製造方法は、そのレイアウトが図３０で示されること
を除いては、図３〜図１７を参照しながら説明した実施
の形態１の場合と同様であるため、その説明を省略す
る。
【０１１２】図３０に示すような、ＭＩＳＦＥＴ対の配
置された活性領域の一列配置は、例えば、図２５に示す
ような、センスアンプピッチが緩和された折り返し型ビ
ット線配置のセンスアンプレイアウトに用いられる。
置された活性領域の一列配置は、例えば、図２５に示す
ような、センスアンプピッチが緩和された折り返し型ビ
ット線配置のセンスアンプレイアウトに用いられる。
【０１１３】本実施の形態では、図３０に示すように、
ｎチャネル型ＭＩＳＦＥＴ対を有するクロスカップル回
路が、ｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗｐ１
に形成され、ｐチャネル型ＭＩＳＦＥＴ対を有するクロ
スカップル回路が、ｐチャネル型のＭＩＳＦＥＴの活性
領域ｎｗｐ１に形成されている。これらのクロスカップ
ル回路で、センスアンプが構成される。
ｎチャネル型ＭＩＳＦＥＴ対を有するクロスカップル回
路が、ｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗｐ１
に形成され、ｐチャネル型ＭＩＳＦＥＴ対を有するクロ
スカップル回路が、ｐチャネル型のＭＩＳＦＥＴの活性
領域ｎｗｐ１に形成されている。これらのクロスカップ
ル回路で、センスアンプが構成される。
【０１１４】また、ｎチャネル型ＭＩＳＦＥＴ対の活性
領域（ｐｗｐ１）の両側に、ゲート電極１６を有しない
ｐウエル活性領域（ｐｗ３、ｐｗ４）を配置し、活性領
域ｐｗ３とｐｗｐ１との距離（Ｌ１）と、活性領域ｐｗ
４とｐｗｐ１との距離（Ｌ３）とを、同じとした。即
ち、（Ｌ１−Ｌ３）をゼロとした。その結果、素子分離
溝の形状が、Ｌ１部およびＬ３部においてほぼ同じとな
り、活性領域ｐｗｐ１上に形成されるＭＩＳＦＥＴのし
きい値電圧差を抑えることができる。また、（Ｌ１−Ｌ
３）を、最小加工寸法の二倍以下とすることにより、Ｍ
ＩＳＦＥＴ対のしきい値電圧差を低減することが可能と
なる。
領域（ｐｗｐ１）の両側に、ゲート電極１６を有しない
ｐウエル活性領域（ｐｗ３、ｐｗ４）を配置し、活性領
域ｐｗ３とｐｗｐ１との距離（Ｌ１）と、活性領域ｐｗ
４とｐｗｐ１との距離（Ｌ３）とを、同じとした。即
ち、（Ｌ１−Ｌ３）をゼロとした。その結果、素子分離
溝の形状が、Ｌ１部およびＬ３部においてほぼ同じとな
り、活性領域ｐｗｐ１上に形成されるＭＩＳＦＥＴのし
きい値電圧差を抑えることができる。また、（Ｌ１−Ｌ
３）を、最小加工寸法の二倍以下とすることにより、Ｍ
ＩＳＦＥＴ対のしきい値電圧差を低減することが可能と
なる。
【０１１５】また、ｐチャネル型ＭＩＳＦＥＴ対の活性
領域（ｎｗｐ１）の両側に、ゲート電極１７を有しない
ｎ型活性領域（ｎｗ１、ｎｗ２）を配置し、活性領域ｎ
ｗ１とｎｗｐ１との距離（Ｌ４）と、活性領域ｎｗ２と
ｎｗｐ１との距離（Ｌ６）とを、同じとした。即ち、
（Ｌ４−Ｌ６）をゼロとした。その結果、素子分離溝の
形状が、Ｌ４部およびＬ６部においてほぼ同じとなり、
活性領域ｎｗｐ１上に形成されるＭＩＳＦＥＴのしきい
値電圧差を抑えることができる。また、（Ｌ４−Ｌ６）
を、最小加工寸法の二倍以下とすることにより、ＭＩＳ
ＦＥＴ対のしきい値電圧差を低減することが可能とな
る。
領域（ｎｗｐ１）の両側に、ゲート電極１７を有しない
ｎ型活性領域（ｎｗ１、ｎｗ２）を配置し、活性領域ｎ
ｗ１とｎｗｐ１との距離（Ｌ４）と、活性領域ｎｗ２と
ｎｗｐ１との距離（Ｌ６）とを、同じとした。即ち、
（Ｌ４−Ｌ６）をゼロとした。その結果、素子分離溝の
形状が、Ｌ４部およびＬ６部においてほぼ同じとなり、
活性領域ｎｗｐ１上に形成されるＭＩＳＦＥＴのしきい
値電圧差を抑えることができる。また、（Ｌ４−Ｌ６）
を、最小加工寸法の二倍以下とすることにより、ＭＩＳ
ＦＥＴ対のしきい値電圧差を低減することが可能とな
る。
【０１１６】なお、本実施の形態においては、ｎチャネ
ル型ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１）の両側に活
性領域（ｐｗ３、ｐｗ４）を配置したが、図２６を参照
しながら実施の形態１で説明したように、活性領域ｐｗ
３およびｐｗ４の位置に、活性領域ｐｗ２ａおよびｐｗ
２ｂを配置してもよい。また、図２０に示すように、活
性領域ｐｗ３およびｐｗ４の位置に、活性領域ｐｗ２ａ
およびｐｗ５を配置してもよい。また、図２８を参照し
ながら実施の形態１で説明したように、活性領域ｐｗ３
およびｐｗ４の位置に、活性領域ｐｗ１ａおよびｐｗ１
ｂを配置してもよい。この際、ＭＩＳＦＥＴ対のゲート
電極１６端に対応する位置に、活性領域（ｐｗ１ａおよ
びｐｗ１ｂ）の切れ目がかからないようレイアウトす
る。また、切れ目の幅（Ｌ１２、Ｌ１１）が、最小加工
寸法の二倍以内となるようレイアウトする。
ル型ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１）の両側に活
性領域（ｐｗ３、ｐｗ４）を配置したが、図２６を参照
しながら実施の形態１で説明したように、活性領域ｐｗ
３およびｐｗ４の位置に、活性領域ｐｗ２ａおよびｐｗ
２ｂを配置してもよい。また、図２０に示すように、活
性領域ｐｗ３およびｐｗ４の位置に、活性領域ｐｗ２ａ
およびｐｗ５を配置してもよい。また、図２８を参照し
ながら実施の形態１で説明したように、活性領域ｐｗ３
およびｐｗ４の位置に、活性領域ｐｗ１ａおよびｐｗ１
ｂを配置してもよい。この際、ＭＩＳＦＥＴ対のゲート
電極１６端に対応する位置に、活性領域（ｐｗ１ａおよ
びｐｗ１ｂ）の切れ目がかからないようレイアウトす
る。また、切れ目の幅（Ｌ１２、Ｌ１１）が、最小加工
寸法の二倍以内となるようレイアウトする。
【０１１７】その結果、ｎチャネル型ＭＩＳＦＥＴ対の
活性領域近傍を高密度集積し、ｐチャネル型ＭＩＳＦＥ
Ｔ対で顕著に発生する素子分離領域の形状に起因したし
きい値電圧差を抑えることが可能となる。
活性領域近傍を高密度集積し、ｐチャネル型ＭＩＳＦＥ
Ｔ対で顕著に発生する素子分離領域の形状に起因したし
きい値電圧差を抑えることが可能となる。
【０１１８】（実施の形態４）本実施の形態は、ｐチャ
ネル型ＭＩＳＦＥＴ対の配置された活性領域間の素子分
離溝の幅を、ｎチャネル型ＭＩＳＦＥＴ対の配置された
活性領域間の素子分離溝の幅よりも大きくするレイアウ
トに関するものである。
ネル型ＭＩＳＦＥＴ対の配置された活性領域間の素子分
離溝の幅を、ｎチャネル型ＭＩＳＦＥＴ対の配置された
活性領域間の素子分離溝の幅よりも大きくするレイアウ
トに関するものである。
【０１１９】なお、実施の形態４の半導体集積回路装置
の製造方法は、そのレイアウトが図３１で示されること
を除いては、図３〜図１７を参照しながら説明した実施
の形態１の場合と同様であるため、その説明を省略す
る。
の製造方法は、そのレイアウトが図３１で示されること
を除いては、図３〜図１７を参照しながら説明した実施
の形態１の場合と同様であるため、その説明を省略す
る。
【０１２０】本実施の形態では、図３１に示すように、
複数連続して配置されたｐチャネル型ＭＩＳＦＥＴ対の
活性領域（ｎｗｐ１、ｎｗｐ２）の両端には、センスド
ライブ回路が形成されるｐ型活性領域ｐｗ５とＩ/Ｏセ
レクタ回路が形成されるｐ型活性領域ｐｗ２ｂが配置さ
れている。さらに、ｐチャネル型ＭＩＳＦＥＴ対の活性
領域ｎｗｐ１およびｎｗｐ２間の距離（Ｌ５）を、活性
領域ｎｗｐ１とｐｗ５との距離（Ｌ４）および活性領域
ｎｗｐ２とｐｗ２ｂとの距離（Ｌ６）と同じとした。即
ち、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）
をゼロとしたため、実施の形態１で説明したように、素
子分離溝の形状の変化を抑えられ、ＭＩＳＦＥＴ対のし
きい値電圧差を抑えることができる。また、（Ｌ４−Ｌ
５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）を、最小加工寸
法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしき
い値電圧差を低減することが可能となる。
複数連続して配置されたｐチャネル型ＭＩＳＦＥＴ対の
活性領域（ｎｗｐ１、ｎｗｐ２）の両端には、センスド
ライブ回路が形成されるｐ型活性領域ｐｗ５とＩ/Ｏセ
レクタ回路が形成されるｐ型活性領域ｐｗ２ｂが配置さ
れている。さらに、ｐチャネル型ＭＩＳＦＥＴ対の活性
領域ｎｗｐ１およびｎｗｐ２間の距離（Ｌ５）を、活性
領域ｎｗｐ１とｐｗ５との距離（Ｌ４）および活性領域
ｎｗｐ２とｐｗ２ｂとの距離（Ｌ６）と同じとした。即
ち、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）
をゼロとしたため、実施の形態１で説明したように、素
子分離溝の形状の変化を抑えられ、ＭＩＳＦＥＴ対のし
きい値電圧差を抑えることができる。また、（Ｌ４−Ｌ
５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）を、最小加工寸
法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしき
い値電圧差を低減することが可能となる。
【０１２１】この素子分離領域の幅Ｌ５は、ウエル分離
のためのレイアウト余裕を加味したＬ４およびＬ６と等
しくなるように決められているため、ウエル分離領域の
ない素子分離領域の幅、例えばＬ２よりも大きくした。
のためのレイアウト余裕を加味したＬ４およびＬ６と等
しくなるように決められているため、ウエル分離領域の
ない素子分離領域の幅、例えばＬ２よりも大きくした。
【０１２２】また、本実施の形態では、ｎチャネル型Ｍ
ＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）の両側
に、Ｉ/Ｏセレクタ回路が形成されるｐ型活性領域ｐｗ
２ａおよびセンスドライブ回路が形成されるｐ型活性領
域ｐｗ５を配置し、活性領域ｐｗ２ａとｐｗｐ１との距
離（Ｌ１）および活性領域ｐｗ５とｐｗｐ２との距離
（Ｌ３）を、活性領域ｐｗｐ１とｐｗｐ２との距離（Ｌ
２）と同じとした。即ち、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ
２）および（Ｌ１−Ｌ３）をゼロとしたため、実施の形
態１で説明したように、素子分離溝の形状の変化を抑え
られ、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることが
できる。また、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および
（Ｌ１−Ｌ３）を、最小加工寸法の二倍以下とすること
により、ＭＩＳＦＥＴ対のしきい値電圧差を低減するこ
とが可能となる。
ＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）の両側
に、Ｉ/Ｏセレクタ回路が形成されるｐ型活性領域ｐｗ
２ａおよびセンスドライブ回路が形成されるｐ型活性領
域ｐｗ５を配置し、活性領域ｐｗ２ａとｐｗｐ１との距
離（Ｌ１）および活性領域ｐｗ５とｐｗｐ２との距離
（Ｌ３）を、活性領域ｐｗｐ１とｐｗｐ２との距離（Ｌ
２）と同じとした。即ち、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ
２）および（Ｌ１−Ｌ３）をゼロとしたため、実施の形
態１で説明したように、素子分離溝の形状の変化を抑え
られ、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることが
できる。また、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および
（Ｌ１−Ｌ３）を、最小加工寸法の二倍以下とすること
により、ＭＩＳＦＥＴ対のしきい値電圧差を低減するこ
とが可能となる。
【０１２３】ここで、この素子分離領域の幅Ｌ１〜Ｌ３
は、ウエル分離の必要がないためＬ４〜Ｌ６より小さく
することができ、素子の高集積化を図ることができる。
は、ウエル分離の必要がないためＬ４〜Ｌ６より小さく
することができ、素子の高集積化を図ることができる。
【０１２４】また、本実施の形態においては、ｐチャネ
ル型ＭＩＳＦＥＴ対の活性領域ｎｗｐ１に接する活性領
域ｐｗ５は、活性領域が連続でない（切れ目がある）。
しかしながら、この場合、この切れ目の幅Ｌ１１および
Ｌ１２を最小加工寸法の二倍以下としており、素子分離
溝の形状の違いは許容値内に収まると考えられる。ま
た、このような幅の狭い切れ目上では、ゲート電極の引
き出し領域を確保することが困難であるため、かかる素
子領域上に形成されるゲート電極の先端をＬ４部上に引
き出しており、例えば、活性領域ｐｗ５上のゲート電極
１６の形状をＵ字型としてある。
ル型ＭＩＳＦＥＴ対の活性領域ｎｗｐ１に接する活性領
域ｐｗ５は、活性領域が連続でない（切れ目がある）。
しかしながら、この場合、この切れ目の幅Ｌ１１および
Ｌ１２を最小加工寸法の二倍以下としており、素子分離
溝の形状の違いは許容値内に収まると考えられる。ま
た、このような幅の狭い切れ目上では、ゲート電極の引
き出し領域を確保することが困難であるため、かかる素
子領域上に形成されるゲート電極の先端をＬ４部上に引
き出しており、例えば、活性領域ｐｗ５上のゲート電極
１６の形状をＵ字型としてある。
【０１２５】このように、本実施の形態４では、ｐチャ
ネル型ＭＩＳＦＥＴ対の活性領域（ｎ型活性領域）に最
近接する活性領域の両方をｐ型活性領域として、その間
隔を工夫することにより、活性領域端部上にゲート電極
の配置されたＭＩＳＦＥＴ対の素子分離領域の形状に起
因したしきい値電圧差を抑えることが可能となる。
ネル型ＭＩＳＦＥＴ対の活性領域（ｎ型活性領域）に最
近接する活性領域の両方をｐ型活性領域として、その間
隔を工夫することにより、活性領域端部上にゲート電極
の配置されたＭＩＳＦＥＴ対の素子分離領域の形状に起
因したしきい値電圧差を抑えることが可能となる。
【０１２６】（実施の形態５）本実施の形態は、ｐチャ
ネル型ＭＩＳＦＥＴ対の活性領域を分離して配置したレ
イアウトに関するものである。
ネル型ＭＩＳＦＥＴ対の活性領域を分離して配置したレ
イアウトに関するものである。
【０１２７】なお、実施の形態４の半導体集積回路装置
の製造方法は、そのレイアウトが図３２で示されること
を除いては、図３〜図１７を参照しながら説明した実施
の形態１の場合と同様であるため、その説明を省略す
る。
の製造方法は、そのレイアウトが図３２で示されること
を除いては、図３〜図１７を参照しながら説明した実施
の形態１の場合と同様であるため、その説明を省略す
る。
【０１２８】本実施の形態では、図３２に示すように、
複数分散して配置されたｐチャネル型ＭＩＳＦＥＴ対の
活性領域（ｎｗｐ１、ｎｗｐ２）の最近接にｐ型または
ｎ型活性領域（ｐｗｍ１とｐｗ２ａ、ｎｗ１とｐｗｍ
２）を配置して、ｐチャネル型ＭＩＳＦＥＴ対の配置さ
れた活性領域端に接する素子分離溝の幅の差、（Ｌ４−
Ｌ５）および（Ｌ６−Ｌ７）をゼロとしたため、素子分
離溝の形状の変化は抑えられ、ＭＩＳＦＥＴ対のしきい
値電圧差が抑えられる。また、（Ｌ４−Ｌ５）、（Ｌ６
−Ｌ７）を、最小加工寸法の二倍以下とすることによ
り、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが
可能となる。
複数分散して配置されたｐチャネル型ＭＩＳＦＥＴ対の
活性領域（ｎｗｐ１、ｎｗｐ２）の最近接にｐ型または
ｎ型活性領域（ｐｗｍ１とｐｗ２ａ、ｎｗ１とｐｗｍ
２）を配置して、ｐチャネル型ＭＩＳＦＥＴ対の配置さ
れた活性領域端に接する素子分離溝の幅の差、（Ｌ４−
Ｌ５）および（Ｌ６−Ｌ７）をゼロとしたため、素子分
離溝の形状の変化は抑えられ、ＭＩＳＦＥＴ対のしきい
値電圧差が抑えられる。また、（Ｌ４−Ｌ５）、（Ｌ６
−Ｌ７）を、最小加工寸法の二倍以下とすることによ
り、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが
可能となる。
【０１２９】また、実施の形態５では、図３３にも示す
ように、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗ
ｐ１、ｎｗｐ２）を論理回路領域の両端に配置したの
で、メモリセルが形成されるｐ型活性領域（ｐｗｍ１、
ｐｗｍ２）とｎチャネル型ＭＩＳＦＥＴ対の配置された
ｐ型活性領域（ｐｗ２ａからｐｗ５）を電気的に分離す
ることができ、センスアンプ駆動の高速化が可能とな
る。図３３は、本発明の実施の形態５である半導体集積
回路装置の要部断面図で、図３２の要部レイアウト図の
一点鎖線ｍ３とｍ４間における断面図である。
ように、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗ
ｐ１、ｎｗｐ２）を論理回路領域の両端に配置したの
で、メモリセルが形成されるｐ型活性領域（ｐｗｍ１、
ｐｗｍ２）とｎチャネル型ＭＩＳＦＥＴ対の配置された
ｐ型活性領域（ｐｗ２ａからｐｗ５）を電気的に分離す
ることができ、センスアンプ駆動の高速化が可能とな
る。図３３は、本発明の実施の形態５である半導体集積
回路装置の要部断面図で、図３２の要部レイアウト図の
一点鎖線ｍ３とｍ４間における断面図である。
【０１３０】また、本実施の形態５では、センスアンプ
駆動の高速化に寄与し、かつｐチャネル型ＭＩＳＦＥＴ
対で顕著に発生する素子分離領域の形状に起因したしき
い値電圧差を抑えることが可能となる。
駆動の高速化に寄与し、かつｐチャネル型ＭＩＳＦＥＴ
対で顕著に発生する素子分離領域の形状に起因したしき
い値電圧差を抑えることが可能となる。
【０１３１】（実施の形態６）本実施の形態は、ｐチャ
ネル型ＭＩＳＦＥＴ対のゲート電極において、ソース拡
散層とドレイン拡散層を分離するように作用しない部分
を活性領域上に配置したレイアウトに関するものであ
る。
ネル型ＭＩＳＦＥＴ対のゲート電極において、ソース拡
散層とドレイン拡散層を分離するように作用しない部分
を活性領域上に配置したレイアウトに関するものであ
る。
【０１３２】なお、実施の形態６の半導体集積回路装置
の製造方法は、そのゲート電極の形状が図１９で示され
ることを除いては、図３〜図１７を参照しながら説明し
た実施の形態１の場合と同様である（但し、活性領域ｎ
ｗ１、ｎｗ２、ｐｗ３、ｐｗ４は形成されない）ため、
その説明を省略する。
の製造方法は、そのゲート電極の形状が図１９で示され
ることを除いては、図３〜図１７を参照しながら説明し
た実施の形態１の場合と同様である（但し、活性領域ｎ
ｗ１、ｎｗ２、ｐｗ３、ｐｗ４は形成されない）ため、
その説明を省略する。
【０１３３】図１９に示すように、実施の形態６では、
四角形型のゲート電極によって、ソース拡散層（ソース
半導体領域）とドレイン拡散層を分離しており、ソース
拡散層とドレイン拡散層を分離するように作用しない部
分を活性領域上に設け、かかる部分を素子分離領域上に
引き出してゲート電極コンタクトを形成している。ソー
ス拡散層とドレイン拡散層を分離するように作用する部
分は、図１９のゲート電極１７のうち、矩形状に活性領
域（ｎｗｐ１もしくはｎｗｐ２）の一部を囲んでいる部
分であり、また、ソース拡散層とドレイン拡散層を分離
するように作用しない部分とは、活性領域上のゲート電
極１７のうち、前記矩形状の部分から素子分離領域方向
に突出している部分である。
四角形型のゲート電極によって、ソース拡散層（ソース
半導体領域）とドレイン拡散層を分離しており、ソース
拡散層とドレイン拡散層を分離するように作用しない部
分を活性領域上に設け、かかる部分を素子分離領域上に
引き出してゲート電極コンタクトを形成している。ソー
ス拡散層とドレイン拡散層を分離するように作用する部
分は、図１９のゲート電極１７のうち、矩形状に活性領
域（ｎｗｐ１もしくはｎｗｐ２）の一部を囲んでいる部
分であり、また、ソース拡散層とドレイン拡散層を分離
するように作用しない部分とは、活性領域上のゲート電
極１７のうち、前記矩形状の部分から素子分離領域方向
に突出している部分である。
【０１３４】なお、実施の形態６は、ｐチャネル型ＭＩ
ＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）のみを示
しているが、同じゲート電極をｎチャネル型ＭＩＳＦＥ
Ｔ対に用いてもよいことは言うまでもない。
ＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）のみを示
しているが、同じゲート電極をｎチャネル型ＭＩＳＦＥ
Ｔ対に用いてもよいことは言うまでもない。
【０１３５】このように本実施の形態においては、素子
分離溝の形状に関係なく、ＭＩＳＦＥＴ対のしきい値電
圧差を抑えることが可能となる。
分離溝の形状に関係なく、ＭＩＳＦＥＴ対のしきい値電
圧差を抑えることが可能となる。
【０１３６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１３７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１３８】センスアンプ回路のＭＩＳＦＥＴ対のゲー
ト電極の配置された活性領域端に接する素子分離溝の幅
の差を制御することにより、活性領域端部上にゲート電
極が配置されたＭＩＳＦＥＴ対の素子分離領域の形状に
起因したしきい値電圧のばらつきを抑えることが可能と
なる。
ト電極の配置された活性領域端に接する素子分離溝の幅
の差を制御することにより、活性領域端部上にゲート電
極が配置されたＭＩＳＦＥＴ対の素子分離領域の形状に
起因したしきい値電圧のばらつきを抑えることが可能と
なる。
【０１３９】また、ｎチャネル型ＭＩＳＦＥＴ対の活性
領域を高密度集積化し、ｐチャネル型ＭＩＳＦＥＴ対で
発生する素子分離領域の形状に起因したしきい値電圧差
を抑えることが可能となる。
領域を高密度集積化し、ｐチャネル型ＭＩＳＦＥＴ対で
発生する素子分離領域の形状に起因したしきい値電圧差
を抑えることが可能となる。
【０１４０】また、ｐチャネル型ＭＩＳＦＥＴ対の配置
されたｎ型活性領域とｎチャネル型ＭＩＳＦＥＴ対の配
置されたｐ型活性領域を素子分離領域を考慮した配置と
することにより、センスアンプ駆動の高速化に寄与する
ことが可能となる。
されたｎ型活性領域とｎチャネル型ＭＩＳＦＥＴ対の配
置されたｐ型活性領域を素子分離領域を考慮した配置と
することにより、センスアンプ駆動の高速化に寄与する
ことが可能となる。
【図１】本発明の実施の形態１である半導体集積回路装
置の要部レイアウト図である。
置の要部レイアウト図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の要部断面図である。
置の要部断面図である。
【図３】図２に示す半導体集積回路装置の製造工程中に
おける基板の要部断面図である。
おける基板の要部断面図である。
【図４】図２に示す半導体集積回路装置の製造工程中に
おける基板の要部断面図である。
おける基板の要部断面図である。
【図５】図２に示す半導体集積回路装置の製造工程中に
おける基板の要部断面図である。
おける基板の要部断面図である。
【図６】図２に示す半導体集積回路装置の製造工程中に
おける基板の要部断面図である。
おける基板の要部断面図である。
【図７】図２に示す半導体集積回路装置の製造工程中に
おける基板の要部断面図である。
おける基板の要部断面図である。
【図８】図２に示す半導体集積回路装置の製造工程中に
おける基板の要部断面図である。
おける基板の要部断面図である。
【図９】図２に示す半導体集積回路装置の製造工程中に
おける基板の要部断面図である。
おける基板の要部断面図である。
【図１０】図２に示す半導体集積回路装置の製造工程中
における基板の要部断面図である。
における基板の要部断面図である。
【図１１】図２に示す半導体集積回路装置の製造工程中
における基板の要部断面図である。
における基板の要部断面図である。
【図１２】図２に示す半導体集積回路装置の製造工程中
における基板の要部断面図である。
における基板の要部断面図である。
【図１３】図２に示す半導体集積回路装置の製造工程中
における基板の要部断面図である。
における基板の要部断面図である。
【図１４】図２に示す半導体集積回路装置の製造工程中
における基板の要部断面図である。
における基板の要部断面図である。
【図１５】図２に示す半導体集積回路装置の製造工程中
における基板の要部断面図である。
における基板の要部断面図である。
【図１６】図２に示す半導体集積回路装置の製造工程中
における基板の要部断面図である。
における基板の要部断面図である。
【図１７】図２に示す半導体集積回路装置の製造工程中
における基板の要部断面図である。
における基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路
装置の他の要部レイアウト図である。
装置の他の要部レイアウト図である。
【図１９】本発明の実施の形態６である半導体集積回路
装置の要部レイアウト図である。
装置の要部レイアウト図である。
【図２０】本発明の実施の形態１である半導体集積回路
装置の他の要部レイアウト図である。
装置の他の要部レイアウト図である。
【図２１】本発明の効果を説明するための半導体集積回
路装置の要部断面図である。
路装置の要部断面図である。
【図２２】素子分離溝の幅の差としきい値電圧差の相関
図である。
図である。
【図２３】ビット線とセンスアンプ配置のレイアウト模
式図である。
式図である。
【図２４】ビット線とセンスアンプ配置のレイアウト模
式図である。
式図である。
【図２５】ビット線とセンスアンプ配置のレイアウト模
式図である。
式図である。
【図２６】本発明の実施の形態１である半導体集積回路
装置の他の要部レイアウト図である。
装置の他の要部レイアウト図である。
【図２７】本発明の実施の形態１である半導体集積回路
装置の他の要部レイアウト図である。
装置の他の要部レイアウト図である。
【図２８】本発明の実施の形態１である半導体集積回路
装置の他の要部レイアウト図である。
装置の他の要部レイアウト図である。
【図２９】本発明の実施の形態２である半導体集積回路
装置の要部レイアウト図である。
装置の要部レイアウト図である。
【図３０】本発明の実施の形態３である半導体集積回路
装置の要部レイアウト図である。
装置の要部レイアウト図である。
【図３１】本発明の実施の形態４である半導体集積回路
装置の要部レイアウト図である。
装置の要部レイアウト図である。
【図３２】本発明の実施の形態５である半導体集積回路
装置の要部レイアウト図である。
装置の要部レイアウト図である。
【図３３】本発明の実施の形態６である半導体集積回路
装置の製造工程中における基板の要部断面図である。
装置の製造工程中における基板の要部断面図である。
【図３４】センスアンプ回路等の一例を示す回路図であ
る。
る。
１ 半導体基板
１ｂ 素子分離溝
２ 酸化シリコン膜
３ 窒化シリコン膜
４ 酸化シリコン膜（サイドウォールスペーサ）
５ 積層膜（ハードマスク）
６ 酸化シリコン膜
７ 酸化シリコン膜（絶縁膜）
８ 積層膜（ハードマスク）
９ 深いｎウェル領域
１０ ｐウエル
１１ ｎウエル
１２ ゲート絶縁膜
１３ 多結晶シリコン膜
１３ｎ ｎ型多結晶シリコン膜
１３ｐ ｐ型多結晶シリコン膜
１４ タングステン膜（金属膜）
１５ キャップ絶縁膜
１６ ｎ型ゲート電極
１７ ｐ型ゲート電極
Ｌ１〜Ｌ３ 素子分離溝の幅
Ｌ４〜Ｌ６ 素子分離溝の幅
Ｌ７ 素子分離溝の幅
Ｌ１１、Ｌ１２ 素子分離溝の幅
ａ、ｂ ビット線ピッチ
ｐｗｍ１、ｐｗｍ２ メモリセル形成領域
ｐｗ１ａ、ｐｗ１ｂ ｎチャネル型ＭＩＳＦＥＴの活性
領域 ｐｗ２ａ、ｐｗ２ｂ ｎチャネル型ＭＩＳＦＥＴの活性
領域 ｐｗ３、ｐｗ４ 活性領域 ｐｗ５ ｎチャネル型ＭＩＳＦＥＴの活性領域 ｐｗｐ１、ｐｗｐ２ ｎチャネル型ＭＩＳＦＥＴ対の活
性領域 ｎｗｐ１、ｎｗｐ２ ｐチャネル型ＭＩＳＦＥＴ対の活
性領域 ｎｗ１、ｎｗ２ 活性領域（ｎウェル給電領域） ＳＡ、ＳＡ１、ＳＡ２ センスアンプ
領域 ｐｗ２ａ、ｐｗ２ｂ ｎチャネル型ＭＩＳＦＥＴの活性
領域 ｐｗ３、ｐｗ４ 活性領域 ｐｗ５ ｎチャネル型ＭＩＳＦＥＴの活性領域 ｐｗｐ１、ｐｗｐ２ ｎチャネル型ＭＩＳＦＥＴ対の活
性領域 ｎｗｐ１、ｎｗｐ２ ｐチャネル型ＭＩＳＦＥＴ対の活
性領域 ｎｗ１、ｎｗ２ 活性領域（ｎウェル給電領域） ＳＡ、ＳＡ１、ＳＡ２ センスアンプ
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/108
(72)発明者 竹村 理一郎
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 松岡 秀行
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 木村 紳一郎
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 朝倉 久雄
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
(72)発明者 永井 亮
東京都中央区八重洲二丁目２−１ エルピ
ーダメモリ株式会社内
(72)発明者 山田 悟
東京都中央区八重洲二丁目２−１ エルピ
ーダメモリ株式会社内
Ｆターム(参考） 5F032 AA44 AA45 AA77 BA02 CA17
DA22 DA78
5F048 AA01 AA04 AA07 AB01 AB03
AC03 BB05 BB08 BB14 BE03
BF03 BF06 BG14 DA25
5F083 AD00 GA01 GA09 JA39 JA40
LA03 LA13 NA01 PR40
Claims (27)
- 【請求項１】 （ａ）素子形成領域と、 （ｂ）前記素子形成領域の両端に隣接する第１および第
２の分離領域であって、それぞれ第１および第２の素子
分離溝内に形成された第１および第２の分離領域と、 （ｃ）前記素子形成領域上に形成された第１および第２
のゲート電極であって、前記第１のゲート電極は、前記
素子形成領域から第１の分離領域上に配置され、前記第
２のゲート電極は、前記素子形成領域から第２の分離領
域上に配置された、第１および第２のゲート電極と、を
有する半導体集積回路装置であって、 （ｄ）前記第１と第２の素子分離溝の幅がほぼ同じであ
ることを特徴とする半導体集積回路装置。 - 【請求項２】 （ａ）素子形成領域と、 （ｂ）前記素子形成領域の両端に隣接する第１および第
２の分離領域であって、それぞれ第１および第２の素子
分離溝内に形成された第１および第２の分離領域と、 （ｃ）前記素子形成領域上に形成された第１および第２
のゲート電極であって、前記第１のゲート電極は、前記
素子形成領域から第１の分離領域上に配置され、前記第
２のゲート電極は、前記素子形成領域から第２の分離領
域上に配置された、第１および第２のゲート電極と、を
有する半導体集積回路装置であって、 （ｄ）前記第１と第２の素子分離溝の幅の差が、最小加
工寸法の二倍以下であることを特徴とする半導体集積回
路装置。 - 【請求項３】 前記第１および第２のゲート電極は、そ
れぞれ第１および第２のＭＩＳＦＥＴを構成し、前記第
１および第２のＭＩＳＦＥＴは、ソースもしくはドレイ
ン領域を共通とすることを特徴とする請求項２記載の半
導体集積回路装置。 - 【請求項４】 前記第１および第２のゲート電極は、そ
れぞれ第１および第２のＭＩＳＦＥＴを構成し、前記第
１および第２のＭＩＳＦＥＴは、ソースもしくはドレイ
ン領域を共通とし、第１のＭＩＳＦＥＴの共通となって
いないソース、ドレイン領域は、第２のＭＩＳＦＥＴの
ゲート電極と接続され、第２のＭＩＳＦＥＴの共通とな
っていないソース、ドレイン領域は、第１のＭＩＳＦＥ
Ｔのゲート電極と接続されることを特徴とする請求項２
記載の半導体集積回路装置。 - 【請求項５】 前記第１および第２のゲート電極は、Ｕ
字状であり、その端部は、それぞれ第１および第２の分
離領域上に位置していることを特徴とする請求項２記載
の半導体集積回路装置。 - 【請求項６】 前記素子形成領域は、ｐ型の半導体領域
であり、 前記第１および第２のゲート電極は、それぞれ第１およ
び第２のｎチャネル型のＭＩＳＦＥＴを構成し、 前記第１および第２のｎチャネル型ＭＩＳＦＥＴは、こ
れらのＭＩＳＦＥＴが交差接続されたセンスアンプ回路
を構成することを特徴とする請求項２記載の半導体集積
回路装置。 - 【請求項７】 前記素子形成領域は、ｎ型の半導体領域
であり、 前記第１および第２のゲート電極は、それぞれ第１およ
び第２のｐチャネル型のＭＩＳＦＥＴを構成し、 前記第１および第２のｐチャネル型ＭＩＳＦＥＴは、こ
れらのＭＩＳＦＥＴが交差接続されたセンスアンプ回路
を構成することを特徴とする請求項２記載の半導体集積
回路装置。 - 【請求項８】 前記第１の分離領域の外側には、第１の
活性領域が配置され、前記第２の分離領域の外側には、
第２の活性領域が配置されることを特徴とする請求項２
記載の半導体集積回路装置。 - 【請求項９】 前記第１および第２の活性領域上には、
ＭＩＳＦＥＴが形成されていないことを特徴とする請求
項８記載の半導体集積回路装置。 - 【請求項１０】 前記第１もしくは第２の活性領域に
は、前記素子形成領域に電位を印加するための給電部が
設けられることを特徴とする請求項８記載の半導体集積
回路装置。 - 【請求項１１】 前記第１および第２の活性領域は、ｎ
型の半導体領域であり、 前記素子形成領域上の第１および第２のゲート電極は、
それぞれｐチャネル型のＭＩＳＦＥＴを構成し、 前記第１および第２のｐチャネル型ＭＩＳＦＥＴは、こ
れらのＭＩＳＦＥＴが交差接続されたセンスアンプ回路
を構成することを特徴とする請求項８記載の半導体集積
回路装置。 - 【請求項１２】 前記素子形成領域の前記第１および第
２のゲート電極は、それぞれセンスアンプ回路を構成す
るＭＩＳＦＥＴを構成し、前記第１もしくは第２の活性
領域には、センスアンプ回路以外の回路を構成するＭＩ
ＳＦＥＴが形成されることを特徴とする請求項８記載の
半導体集積回路装置。 - 【請求項１３】 前記第１もしくは第２の活性領域は、
さらに、複数の活性領域に分離され、前記第１および第
２のゲート電極の端部は、これら複数の活性領域間に対
応する位置に配置されていなことを特徴とする請求項８
記載の半導体集積回路装置。 - 【請求項１４】 前記第１もしくは第２の活性領域は、
さらに、複数の活性領域に分離され、これら複数の活性
領域間は、最小加工寸法の二倍以下であることを特徴と
する請求項８記載の半導体集積回路装置。 - 【請求項１５】 （ａ）第１および第２の素子形成領域
と、 （ｂ）前記第１および第２の素子形成領域の両端に隣接
する第１および第２の分離領域であって、それぞれ第１
および第２の素子分離溝内に形成された第１および第２
の分離領域と、 （ｃ）第１および第２の素子形成領域間に位置する第３
分離領域であって、第３の素子分離溝内に形成された第
３の分離領域と、 （ｄ）前記第１の素子形成領域上に形成された第１およ
び第２のゲート電極であって、前記第１のゲート電極
は、前記第１の素子形成領域から第１の分離領域上に配
置され、前記第２のゲート電極は、前記第１の素子形成
領域から第３の分離領域上に配置された、第１および第
２のゲート電極と、 （ｅ）前記第２の素子形成領域上に形成された第３およ
び第４のゲート電極であって、前記第３のゲート電極
は、前記第２の素子形成領域から第２の分離領域上に配
置され、前記第４のゲート電極は、前記第２の素子形成
領域から第３の分離領域上に配置された、第３および第
４のゲート電極と、を有する半導体集積回路装置であっ
て、 （ｆ）前記第１、第２および第３の素子分離溝の幅の差
が、最小加工寸法の二倍以下であることを特徴とする半
導体集積回路装置。 - 【請求項１６】 前記第１および第２のゲート電極は、
第１のセンスアンプ回路を構成する一対のＭＩＳＦＥＴ
を構成し、前記第３および第４のゲート電極は、第２の
センスアンプ回路を構成する一対のＭＩＳＦＥＴを構成
することを特徴とする請求項１５記載の半導体集積回路
装置。 - 【請求項１７】 前記第１および第２センスアンプ回路
は、開放型のビット線に対応することを特徴とする請求
項１６記載の半導体集積回路装置。 - 【請求項１８】 （ａ）そのゲート電極とソース、ドレ
イン領域とが交差接続される一対のｎチャネル型ＭＩＳ
ＦＥＴが形成される第１素子形成領域と、そのゲート電
極とソース、ドレイン領域とが交差接続される一対のｐ
チャネル型ＭＩＳＦＥＴが形成される第２素子形成領域
と、 （ｂ）前記第１素子形成領域の両端に隣接する第１およ
び第２の分離領域であって、それぞれ第１および第２素
子分離溝内に形成された第１および第２の分離領域と、
前記第２素子形成領域の両端に隣接する第３および第４
の分離領域であって、それぞれ第３および第４素子分離
溝内に形成された第３および第４の分離領域と、 （ｃ）前記一対のｎチャネル型ＭＩＳＦＥＴの第１およ
び第２のゲート電極であって、前記第１のゲート電極
は、前記第１素子形成領域から第１の分離領域上に配置
され、前記第２のゲート電極は、前記第１素子形成領域
から第２の分離領域上に配置された、第１および第２の
ゲート電極と、 前記一対のｐチャネル型ＭＩＳＦＥＴの第３および第４
のゲート電極であって、前記第３のゲート電極は、前記
第２素子形成領域から第３の分離領域上に配置され、前
記第４のゲート電極は、前記第２素子形成領域から第４
の分離領域上に配置された、第３および第４のゲート電
極と、を有する半導体集積回路装置であって、 （ｄ）前記第１と第２の素子分離溝の幅の差および前記
第３と第４の素子分離溝の幅の差が、最小加工寸法の二
倍以下であることを特徴とする半導体集積回路装置。 - 【請求項１９】 前記第１と第２の素子分離溝の幅より
前記第３と第４の素子分離溝の幅が大きいことを特徴と
する請求項１８記載の半導体集積回路装置。 - 【請求項２０】 （ａ）第１および第２のメモリセル形
成領域と、 （ｂ）前記第１と第２のメモリセル領域の間に配置され
た複数の活性領域であって、複数のｐ型の活性領域と、
少なくとも２以上のｎ型の活性領域とからなる活性領域
と、を有する半導体集積回路装置であって、 前記ｎ型の活性領域が前記複数の活性領域の両端に配置
されることを特徴とする半導体集積回路装置。 - 【請求項２１】 前記ｎ型の活性領域には、そのゲート
電極とソース、ドレイン領域とが交差接続されるｐチャ
ネル型ＭＩＳＦＥＴ対が形成されることを特徴とする請
求項２０記載の半導体集積回路装置。 - 【請求項２２】 前記ｎ型の活性領域の両端には、第１
および第２の分離領域であって、それぞれ第１および第
２の素子分離溝内に形成された第１および第２の分離領
域が隣接し、前記第１と第２の素子分離溝の幅の差が、
最小加工寸法の二倍以下であることを特徴とする請求項
２０記載の半導体集積回路装置。 - 【請求項２３】 （ａ）素子形成領域と、 （ｂ）前記素子形成領域上に形成され、そのゲート電極
とソース、ドレイン領域とが交差接続される一対のＭＩ
ＳＦＥＴと、を有する半導体集積回路装置であって、 前記素子形成領域上には、前記ＭＩＳＦＥＴのゲート電
極の一部であって、前記ＭＩＳＦＥＴのソースとドレイ
ンを分離するように作用しない部分を有することを特徴
とする半導体集積回路装置。 - 【請求項２４】 （ａ）素子形成領域と、 （ｂ）前記素子形成領域上に形成され、そのゲート電極
とソース、ドレイン領域とが交差接続される一対のＭＩ
ＳＦＥＴと、を有する半導体集積回路装置であって、 前記ＭＩＳＦＥＴのゲート電極は、その下部にチャネル
が形成されない部分を有することを特徴とする半導体集
積回路装置。 - 【請求項２５】 前記ゲート電極は、前記素子形成領域
の一部を囲むように配置される部分と、当該部分から延
在する引き出し部とを特徴とする請求項２４記載の半導
体集積回路装置。 - 【請求項２６】 素子活性領域の端部にゲート電極が交
差するように配置して、前記素子活性領域でソース領域
とドレイン領域を分離するように形成した対をなすＭＩ
ＳＦＥＴを有する半導体集積回路装置において、前記対
をなすＭＩＳＦＥＴが配置された前記素子活性領域に隣
接するように同じ幅の素子分離溝を両側に配置したこと
を特徴とする半導体集積回路装置。 - 【請求項２７】 素子活性領域の端部にゲート電極が交
差するように配置して、前記素子活性領域でソース領域
とドレイン領域を分離するように形成した対をなすｐチ
ャネル型ＭＩＳＦＥＴを有する半導体集積回路装置にお
いて、前記対をなすｐチャネル型ＭＩＳＦＥＴが配置さ
れた前記素子活性領域に隣接するように同じ幅のｐチャ
ネル型ＭＩＳＦＥＴ素子活性領域を両側に配置したこと
を特徴とする半導体集積回路装置。
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