KR20180010653A - 센스앰프 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 센스앰프 트랜지스터에 관한 것으로, 본 발명의 일 실시 예에 따른 센스앰프 트랜지스터는 센스앰프의 게이트 영역에 형성된 리세스 어레이, 리세스 어레이의 각 리세스 내에 형성되어 수직 채널 영역을 형성하는 매립 게이트들 및 매립 게이트들 사이의 활성영역에 수평 채널 영역을 형성하는 상부 게이트를 포함함으로써 추가공정을 최소화하면서 센스앰프의 센싱 마진을 확보할 수 있다.

Description

센스앰프 트랜지스터 제조방법{Sens-amp transister of semiconductor deviceand manufacturing method}
본 발명은 반도체 소자의 센스앰프 트랜지스터에 관한 것으로서, 보다 상세하게는 센스앰프 트랜지스터의 게이트 구조를 개선하여 추가 공정을 최소화하면서 센싱 마진을 확보할 수 있는 반도체 소자의 센스앰프 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자의 센스앰프(Sense Amp.)는 피모스(PMOS) 트랜지스터를 이용한 풀 업 소자와 엔모스(NMOS) 트랜지스터를 이용한 풀 다운 소자로 구성되어 비트 라인(BL)과 비트라인바(/BL)에 실리는 데이터 전압을 증폭하여 데이터 버스로 출력한다.
도 1은 반도체 소자의 센스앰프에서 풀 업 소자 및 풀 다운 소자의 구성을 보여주는 회로도이다.
도 1에 도시된 반도체 소자의 센스앰프는 풀업 전압(RTO)와 풀다운 전압(SB) 사이에 크로스 커플드 래치형(Cross-coupled latch)으로 서로 상보적으로 연결된 PMOS 트랜지스터들(P1, P2)과 NMOS 트랜지스터들(N1, N2)을 포함한다. PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 게이트는 비트라인(BL)에 연결되며, 공통 연결된드레인은 비트라인바(/BL)에 연결된다. 그리고, PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)의 게이트는 비트라인바(/BL)에 연결되며, 공통 연결된 드레인은 비트라인(BL)에 연결된다.
도 2는 도 1에 도시된 센스앰프의 구조를 나타낸 평면도이다.
도 2를 참조하면, 네개의 트랜지스터가 형성될 활성영역(10)은 사각형 형상을 가지며, 활성영역(10) 상부에는 센스앰프를 구성하는 트랜지스터의 게이트가 링 형상(ring type)으로 형성되어 있다.
이러한 도 2의 센스앰프를 구성하고 있는 트랜지스터들은 전류증가를 위하여 리세스 게이트(Recess gate) 구조를 이용한다.
그런데, 최근에는 반도체 소자의 고집적화로 인해 셀 사이즈가 축소(Shrink)됨에 따라 셀피치(cell pitch)와 연관된 센스앰프의 면적 축소도 큰 이슈로 대두되고 있다.
그러나, 종래기술의 센스앰프는 각 트랜지스터의 게이트를 리세스 게이트구조로 하고 그 형태를 링 형상으로 형성하기 때문에 센스앰프의 면적을 축소시키는데 한계가 있다.
또한, 이러한 종래의 센스앰프는 리세스된 활성영역에만 채널이 형성되므로 소자가 작아지는 경우 센싱 마진 확보에 문제가 있을 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 센스앰프 트랜지스터의 구조를 개선하여 추가 공정을 최소화하면서 센스앰프의 센싱 마진을 확보할 수 있도록 하고자 한다.
본 발명의 일 실시 예에 따른 반도체 소자의 센스앰프 트랜지스터는 센스앰프의 게이트 영역에 형성된 리세스 어레이, 상기 리세스 어레이의 각 리세스 내에 형성되어 수직 채널 영역을 형성하는 복수개의 매립 게이트들 및 상기 매립 게이트들 사이의 활성영역에 수평 채널 영역을 형성하는 상부 게이트를 포함한다.
바람직하게는, 상기 매립 게이트는 메탈을 포함한다.
바람직하게는, 상기 상부 게이트는 상기 매립 게이트와 전기적으로 연결되도록 상기 매립 게이트의 상부 및 상기 매립 게이트 사이의 활성영역 상에 형성되며, 폴리 실리콘으로 형성될 수 있다.
바람직하게는, 상기 매립 게이트는 셀 영역의 셀 매립 게이트가 형성될 때 함께 형성된다.
바람직하게는, 상기 리세스 어레이에서 양단의 리세스는 활성영역 및 소자분리막에 접하도록 형성되며, 상기 리세스 어레이는 상기 센스앰프 영역의 각 활성영역에 2개씩 나란히 라인 타입으로 형성된다.
본 발명의 일 실시 예에 따른 센스앰프 트랜지스터 제조 방법은 센스앰프의 게이트 영역에 복수개의 리세스들이 일렬로 배열되도록 리세스 어레이를 형성하는 단계, 상기 리세스 내에 매립 게이트를 형성하는 단계 및 상기 매립 게이트의 상부 및 상기 매립 게이트 사이의 활성영역 상부에 상부 게이트를 형성하는 단계를 포함한다.
바람직하게는, 상기 리세스 어레이를 형성하는 단계는 셀 영역에 셀 매립 게이트용 리세스가 형성될 때 함께 형성되며, 상기 매립 게이트를 형성하는 단계는 상기 셀 매립 게이트용 리세스 내에 셀 매립 게이트를 형성시 함께 형성된다.
바람직하게는, 상기 리세스 어레이를 형성하는 단계는 센스앰프 영역에 활성영역을 정의하는 소자분리막을 형성하는 단계 및 상기 매립 게이트 영역의 상기 활성영역 및 상기 소자분리막을 식각하여 상기 복수개의 리세스들을 형성하는 단계를 포함하되, 상기 소자분리막은 상기 리세스 어레이의 양단에 있는 리세스가 형성될 때 식각 된다.
바람직하게는, 상기 상부 게이트를 형성하는 단계는 상기 매립 게이트의 상부를 포함한 상기 활성영역 및 상기 소자분리막 상부에 폴리층을 형성하는 단계, 상기 게이트 영역을 정의하는 마스크를 이용하여 상기 폴리층을 패터닝하는 단계 및 상기 게이트 영역 중 NMOS 영역의 폴리층에는 N+ 이온을 주입하고 PMOS 영역에는 P+ 이온을 주입하는 단계를 포함한다.
바람직하게는, 상기 상부 게이트의 양측에 노출된 활성영역에 불순물을 주입하여 소오스 및 드레인을 형성하는 단계를 더 포함할 수 있다.
본 발명은 센스앰프 트랜지스터의 구조를 개선하여 추가 공정을 최소화하면서 센스앰프의 센싱 마진을 충분히 확보할 수 있다.
또한, 본 발명은 하나의 게이트 영역에서 보다 많은 전류가 흐를 수 있도록 함으로써 센스앰프의 레이아웃 면적을 줄일 수 있다.
도 1은 반도체 소자의 센스앰프에서 풀 업 소자 및 풀 다운 소자의 구성을 보여주는 회로도.
도 2는 도 1에 도시된 센스앰프의 구조를 나타낸 평면도.
도 3은 본 발명의 일 실시 예에 따른 센스앰프의 구조를 나타내는 평면도.
도 4는 도 3에서 X-X'를 따라 절단된 단면의 모습을 보여주는 단면도.
도 5 내지 도 8은 도 4의 구조를 제조하는 공정을 설명하기 위한 공정 단면도들.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 3은 본 발명의 일 실시 예에 따른 센스앰프의 구조를 나타내는 평면도이며, 도 4는 도 3에서 X-X'를 따라 절단된 단면의 모습을 보여주는 단면도이다.
코아 영역에서 센스앰프가 형성되는 영역의 반도체 기판(100) 상부에는 소자분리막(112)에 의해 정의되는 활성 영역(110N, 110P)이 사각 형상으로 형성된다.
센스앰프의 활성영역(110N)에는 풀 다운 트랜지스터인 NMOS 트랜지스터들(N1, N2)이 형성되며, 활성영역(110P)에는 풀 업 트랜지스터인 PMOS 트랜지스터들(P1, P2)이 각각 형성된다. 이때, 각 트랜지스터의 게이트(GN, GP)는 활성영역(100N, 100P) 내에 매립되어 수직 채널 영역을 형성하는 매립 게이트(116) 및 매립 게이트(116)들의 상부와 매립 게이트(116)들 사이의 활성영역 상에 라인 타입으로 형성되어 매립 게이트(116)들과 전기적으로 연결되며 활성영역 상에 수평 채널 영역을 형성하는 상부 게이트(118, 120)를 포함한다. 즉, 각 트랜지스터의 게이트(GN, GP)는 매립 게이트(116)에 의해 리세스의 측벽에 수직 방향으로 형성되는 수직 채널 영역 뿐만 아니라 상부 게이트(118, 120)에 의해 활성영역의 상측부에 수평 방향으로 형성되는 평면(planar) 채널 영역을 갖는 핀(Fin) 게이트 구조로 형성된다. 매립 게이트(116)가 형성되는 리세스의 측벽에는 게이트 산화막(114)이 형성된다.
이러한 매립 게이트(116)는 셀 영역의 셀 매립 게이트(미도시)가 형성될 때 함께 형성된다. 즉, 센스앰프의 매립 게이트(116)는 셀 영역의 셀 매립 게이트와 같은 공정을 통해 함께 형성된다. 따라서, 매립 게이트(116)는 셀 영역의 매립 게이트(미도시)와 같은 물질(예컨대, TiN/W) 및 같은 구조로 형성될 수 있다.
본 실시 예에서는 각 트랜지스터의 게이트(GN, GP) 영역에 3개의 매립 게이트(116)들이 라인 타입으로 일정 간격으로 배열되게 형성된 경우를 나타내고 있으나, 그 수는 3개로 제한되지 않는다. 그러나, 각 게이트(GN, GP) 영역의 양단에 형성되는 수직 채널 영역은 활성영역 및 소자분리막에 모두 접하도록 형성된다.
NMOS 트랜지스터(N1, N2)의 상부 게이트(118)는 N+ 폴리실리콘으로 형성되며, PMOS 트랜지스터(P1, P2)의 상부 게이트(120)는 P+ 폴리실리콘으로 형성된다. 또는 상부 게이트(118, 120)는 일함수(work function)가 Valance Band(Ev)와 conduction band(Ec)의 가운데인 Mid-Band에 있는 물질로 형성될 수 있으며, 이러한 경우 NMOS 영역의 상부 게이트(118)와 PMOS 영역의 상부 게이트(120)가 동시에 형성될 수 있다. 상부 게이트(118, 120) 하부의 활성영역(110N, 110P) 상에는 게이트 산화막(미도시)이 형성된다.
게이트(GN, GP) 양측의 활성영역에는 불순물이 주입되어 소오스/드레인이 형성되며, 소오스/드레인 및 게이트(GN, GP) 상에는 PMOS 트랜지스터들(P1, P2)과 NMOS 트랜지스터들(N1, N2)을 도 1의 회로 구성과 같이 서로 연결시켜주는 배선들과의 연결을 위한 콘택들(미도시)이 형성된다.
도 5 내지 도 8은 도 4의 구조를 제조하는 공정을 설명하기 위한 공정 단면도들이다.
먼저 도 5를 참조하면, 코어 영역의 반도체 기판(200) 상부에 패드 산화막(미도시) 및 패드 질화막(미도시)을 형성하고, 패드 질화막 상부에 감광막(미도시)을 형성한다. 이때, 패드 산화막은 패드 질화막 자체의 스트레스가 반도체 기판에 전달되는 것을 억제하기 위해 형성한다.
다음에, 감광막에 대해 노광 및 현상 공정을 진행하여 활성영역(210)을 정의하는 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴을 식각 마스크로 소자분리영역의 패드 질화막, 패드 산화막 및 반도체 기판을 순차적으로 식각하여 트렌치(미도시), 패드 질화막 패턴(미도시) 및 패드 산화막 패턴(미도시)을 형성한다. 이어서, 산화 공정을 통해 트렌치 내벽에 산화막(미도시)을 형성한다. 이때, 산화막은 트렌치 형성 이후 노출된 반도체기판 표면의 격자 결함을 완화시키기 위해 형성한다.
이후, 트렌치 측벽에 라이너 질화막(미도시) 및 라이너 산화막(미도시)을 형성한다. 라이너 질화막은 트렌치 내벽의 산화를 방지하고 후속 공정에서의 응력 발생을 억제하기 위해서 형성할 수 있다. 또한, 라이너 산화막은 트렌치 매립을 위한 절연물질의 증착 시 스트레스 등이 트렌치 내에 직접 전달되는 것을 억제하거나 트렌치에 의해 노출된 반도체 기판과 패드 질화막 패턴의 물질 차이에 의한 증착 속도 차이에 따른 불균일성을 해소하기 위해 형성된다.
다음에, 트렌치가 매립되도록 소자분리용 절연물질을 형성한다. 소자분리용 절연물질은 산화막으로 형성될 수 있다. 예컨대, 소자분리용 절연물질로는 SOD(Silicon On Dielectric) 또는 HDP(High Density Plasma)가 사용될 수 있다.
다음에, 패드 질화막 패턴이 노출될때까지 소자 분리용 절연물질에 대해 기계적 화학적 연마(Chemical Mechanical Polishing : CMP) 공정을 진행하여 평탄화함으로써 도 3의 참조번호 110N, 110P와 같은 사각 형상의 활성영역(210)을 정의하는 소자분리막(212)을 형성한다.
다음에 도 6을 참조하면, 패드 질화막 패턴을 제거한 후 활성영역(210) 및 소자분리막(212) 상에 게이트 패드 산화막(미도시) 및 하드마스크층(미도시)을 형성한다. 이때, 하드마스크층은 질화막, ACL(a-Carbon Layer) 및 SiON막의 적층 구조로 형성될 수 있다.
다음에, 하드마스크층 상에 감광막(미도시)을 형성한 후 이를 노광 및 현상하여 매립 게이트 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이어서, 그 감광막 패턴을 식각 마스크로 하드마스크층을 식각하여 하드마스크 패턴을 형성하고, 하드마스크 패턴을 식각 마스크로 활성영역(210) 및 소자분리막(212)을 식각하여 각 트랜지스터(N1, N2, P1, P2)의 게이트 영역에 일정 깊이(1000Å 2000Å)의 리세스(R)들이 일렬로 배열되는 리세스 어레이를 형성한다. 본 실시 예에서의 리세스 어레이는 일정 간격으로 이격된 3개의 리세스(R)들이 라인 타입으로 형성되며, 이러한 리세스 어레이는 각 활성영역(210) 마다 2개씩 나란히 형성된다. 즉, 하나의 리세스 어레이는 하나의 게이트(GN, GP)에 대응된다. 이때, 각 리세스 어레이에서 양단에 있는 리세스들은 활성영역(210) 및 소자분리막(212)에 모두 접하도록 형성된다.
다음에, 하드마스크 패턴 및 게이트 패드 산화막을 제거한다.
다음에 도 7을 참조하면, 노출된 반도체 기판의 표면에 게이트 산화막(미도시)을 형성한다. 게이트 산화막은 실리콘 재질의 반도체 기판 표면을 보호하기 위한 것으로, SiO, ONO, HfO2x, ZrO 등의 High-K 물질이나 PZT 물질을 CVD(Chemical Vapor Deposition) 방법 혹은 퍼니스(furnace)에서 반도체 기판을 가열하는 방법에 의해 증착될 수 있다. 또는 반도체 기판 표면에 Zr 이나 Hf 와 같은 High-K 물질을 ALD를 이용하여 증착한 후 자연 산화시키는 방법으로 게이트 산화막을 형성할 수 있다.
다음에, 리세스가 매립되도록 게이트 전극 물질을 매립한 후 활성영역(210)이 노출될 때까지 게이트 전극 물질을 식각하여 평탄화한다. 이때, 활성영역(210)의 상부면에 형성된 게이트 산화막도 식각됨으로써 리세스의 내면에만 게이트 산화막(214)이 남게 된다. 이어서, 리세스에 매립된 게이트 전극 물질을 에치백하여 리세스의 하부에만 일정 높이로 게이트 전극 물질이 남도록 함으로써 매립 게이트(216)를 형성한다. 이때, 게이트 전극 물질로는 금속(예컨대 TiN/W)이 사용될 수 있다.
상술한 일련의 과정들은 셀 영역에 셀 매립 게이트를 형성하는 공정과 함께 진행된다. 즉, 리세스 어레이는 셀매립 게이트용 리세스를 형성시 함께 형성되며, 리세스 어레이 내의 매립 게이트는 셀 매립 게이트용 리세스 내에 셀 매립 게이트를 형성시 함께 형성된다. 따라서, 추가적인 공정 없이 상술한 공정들을 진행할 수 있다.
다음에 도 8을 참조하면, 노출된 활성영역(210)의 표면에 게이트 산화막(미도시)을 형성한다.
다음에, 리세스가 매립되도록 센스앰프 영역의 활성영역(210) 및 소자분리막(212) 상부에 폴리층(미도시)을 형성한다. 이어서, 게이트 영역 즉 상부 게이트가 형성될 영역을 정의하는 마스크를 식각 마스크로 NMOS 영역과 PMOS 영역의 폴리층을 패터닝한다.
음에, 패터닝된 NMOS 영역의 폴리층에는 N+ 이온을 주입하고 PMOS 영역의 폴리층에는 P+ 이온을 주입함으로써 매립 게이트(216)의 상부 및 매립 게이트(216)들 사이의 활성영역(210) 상에 상부 게이트(218, 220)가 형성된다. 이로써, 매립 게이트(216)와 상부 게이트(218, 220)가 활성영역(210)의 측면 및 상부면을 감싸는 핀구조의 게이트(GN, GP)가 형성된다.
이처럼, 센스앰프 영역의 게이트(GN, GP)가 활성영역(210)의 측면 뿐만 아니라 상부면과 접하는 핀 구조로 형성됨으로써, 센스앰프를 구성하는 트랜지스터(N1, N2, P1, P2)가 수직 채널 영역 및 수평 채널 영역을 모두 갖게 되어 센스앰프의 센싱 마진을 향상시키게 된다. 더욱이, 하나의 게이트 영역에 복수개의 리세스들을 형성하여 복수개의 수직 채널 영역들을 형성함으로써 동일 면적에서 보다 많은 전류가 흐를 수 있게 되어 센스앰프의 레이아웃 면적을 줄일 수 있다.
이후 게이트(GN, GP) 양측의 활성영역에 불순물을 주입하여 소오스 및 드레인을 형성하고, 소오스, 드레인 및 게이트(GN, GP) 상에 도 1과 같은 회로 연결을 위한 콘택들(미도시)을 형성한다. 이러한 소오스/드레인 및 콘택 형성 공정은 종래와 동일하게 이루어지므로 이에 대한 상세한 설명은 생략한다.
상술한 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100, 200 : 반도체 기판 110N, 110P, 210 : 활성영역
112, 212 : 소자분리막 114, 214 : 산화막
116, 216 : 매립 게이트 118, 218 : NMOS 상부 게이트
120, 220 : PMOS 상부게이트

Claims (7)

  1. 센스앰프의 게이트 영역에 형성된 리세스 어레이;
    상기 리세스 어레이의 각 리세스 내에 형성되어 수직 채널 영역을 형성하는 복수개의 매립 게이트들; 및 상기 매립 게이트들 사이의 활성영역에 수평 채널 영역을 형성하는 상부 게이트를 포함하는 반도체 소자의 센스앰프 트랜지스터.
  2. 제 1항에 있어서, 상기 매립 게이트는
    메탈을 포함하는 것을 특징으로 하는 반도체 소자의 센스앰프 트랜지스터.
  3. 제 1항에 있어서, 상기 상부 게이트는
    상기 매립 게이트와 전기적으로 연결되도록 상기 매립 게이트의 상부 및 상기 매립 게이트 사이의 활성영역 상에 형성되는 것을 특징으로 하는 반도체 소자의 센스앰프 트랜지스터.
  4. 제 1항에 있어서, 상기 상부 게이트는
    폴리 실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 센스앰프 트랜지스터.
  5. 제 1항에 있어서, 상기 매립 게이트는
    셀 영역의 셀 매립 게이트가 형성될 때 함께 형성되는 것을 특징으로 하는 반도체 소자의 센스앰프 트랜지스터.
  6. 제 1항에 있어서,
    상기 리세스 어레이에서 양단의 리세스는 활성영역 및 소자분리막에 접하는 것을 특징으로 하는 반도체 소자의 센스앰프 트랜지스터.
  7. 제 1항에 있어서, 상기 리세스 어레이는
    라인 타입으로 형성되며, 상기 센스앰프 영역의 각 활성영역에 2개씩 나란히 형성되는 것을 특징으로 하는 반도체 소자의 센스앰프 트랜지스터.
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