KR20180038612A - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 소자는 활성영역을 정의하는 소자 분리막을 포함하는 기판, 상기 기판의 활성 영역으로부터 수직으로 돌출되고 일 방향으로 연장하는 활성 핀, 상기 활성 핀을 가로지르는 게이트 구조체, 상기 게이트 구조체는 게이트 패턴 및 상기 게이트 패턴 상에 배치되고, 불순물이 도핑된 캡핑 패턴을 포함하고 및 상기 게이트 구조체의 일 측의 상기 활성 핀 상에 배치된 소오스/드레인 콘택을 포함하되, 상기 캡핑 패턴은 제 1 부분 및 상기 제 1 부분과 상기 게이트 패턴 사이의 제 2 부분을 포함하고, 상기 제 1 부분의 불순물 농도와 상기 제 2 부분의 불순물 농도는 서로 다를 수 있다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 핀형 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예를 들어, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하려고 하는 과제는 신뢰성이 보다 개선된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 소자는 활성영역을 정의하는 소자 분리막을 포함하는 기판, 상기 기판의 활성 영역으로부터 수직으로 돌출되고 일 방향으로 연장하는 활성 핀, 상기 활성 핀을 가로지르는 게이트 구조체, 상기 게이트 구조체는 게이트 패턴 및 상기 게이트 패턴 상에 배치되고, 불순물이 도핑된 캡핑 패턴을 포함하고 및 상기 게이트 구조체의 일 측의 상기 활성 핀 상에 배치된 소오스/드레인 콘택을 포함하되, 상기 캡핑 패턴은 제 1 부분 및 상기 제 1 부분과 상기 게이트 패턴 사이의 제 2 부분을 포함하고, 상기 제 1 부분의 불순물 농도와 상기 제 2 부분의 불순물 농도는 서로 다를 수 있다.
본 발명의 실시예에 따른 반도체 소자는 활성영역을 정의하는 소자 분리막을 포함하는 기판, 상기 기판의 활성 영역으로부터 수직으로 돌출되고 일 방향으로 연장하는 활성 핀, 상기 활성 핀을 가로지르며, 게이트 패턴 및 상기 게이트 패턴 상에 캡핑 패턴을 포함하는 게이트 구조체, 상기 게이트 구조체의 일 측의 상기 활성 핀 상에 배치된 소오스/드레인 콘택 및 상기 게이트 구조체와 상기 소오스/드레인 콘택 사이에 배치되며, 불순물이 도핑된 스페이서를 포함하되, 상기 스페이서는 상기 게이트 패턴과 상기 소오스/드레인 콘택 사이의 제 1 스페이서부 및 상기 캡핑 패턴과 상기 소오스/드레인 콘택 사이의 제 2 스페이서부를 포함하고, 상기 제 1 스페이서부의 불순물 농도와 상기 제 2 스페이서부의 불순물 농도는 서로 다를 수 있다.
본 발명의 실시예에 따르면, 게이트 패턴들 상에 형성된 캡핑 패턴들의 상부들 및 게이트 패턴들 및 캡핑 패턴들의 측벽들 상에 형성된 스페이서들의 상부들에 불순물을 도핑할 수 있다. 이로써, 게이트 패턴들 사이 및 캡핑 패턴들 사이를 채우는 절연막과 캡핑 패턴들의 상부들 간의 식각 선택비 및 절연막과 스페이서들의 상부들 간의 식각 선택비를 높일 수 있다. 그러므로, 마스크 없이 절연막을 식각하는 동안에, 캡핑 패턴들의 상부들이 식각되는 식각양이 감소되어, 식각 공정 후에도 원하는 캡핑 패턴들의 두께가 남아있을 수 있다. 또한, 마스크 없이 절연막을 식각하는 동안에, 스페이서들의 상부들이 식각되는 식각양이 감소되어, 스페이서들이 제거됨으로 인해 발생되는 게이트 패턴들과 게이트 패턴들 옆에 형성되는 소오스/드레인 콘택들 간의 쇼트 불량을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 7a 내지 도 7f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 10a 내지 도 10c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 11a 내지 도 11c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 12a 및 도 12b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다. 도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 소자 분리막(103)이 기판(100) 내에 제공되어, 기판(100)의 활성 영역(AR)을 정의할 수 있다. 기판(100)은 벌크 실리콘 기판 또는 SOI 기판일 수 있다. 소자 분리막(103)은 기판(100) 내에 형성된 트렌치(101) 내에 제공될 수 있다. 소자 분리막(103)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
활성 핀들(110)이 기판(100)의 활성 영역(AR)으로부터 수직으로 돌출될 수 있다. 활성 핀들(110)은 제 1 방향(X)으로 연장하며 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 배열될 수 있다. 활성 핀들(110)은 서로 평행할 수 있다. 활성 핀들(110)의 상면들은 소자 분리막(103)의 상면보다 높은 레벨에 위치할 수 있다. 활성 핀들(110)은 기판(100)을 패터닝하여 형성된 활성 패턴들일 수 있다.
게이트 구조체들(GS)이 활성 핀들(110)을 가로지를 수 있다. 게이트 구조체들(GS)은 제 2 방향(Y)으로 연장하며 제 1 방향(X)으로 배열될 수 있다. 게이트 구조체들(GS)은 서로 평행할 수 있다. 게이트 구조체들(GS)은 활성 핀들(110)의 상면들 및 측벽들의 일부분들, 및 소자 분리막(103)의 상면의 일부분 상에 배치될 수 있다.
게이트 구조체들(GS) 각각은 게이트 절연막(131), 게이트 패턴(133) 및 캡핑 패턴(135)을 포함할 수 있다. 게이트 패턴(133)은 제 2 방향(Y)으로 연장하여 활성 핀들(110) 및 소자 분리막(103)을 가로지를 수 있다. 게이트 패턴(133)은 예를 들어, 금속 질화물(예를 들어, TiN, TaN, AlN, WN, MoN), 금속 물질(예를 들어, W, Al, Cu), 실리사이드 물질 및 반도체 물질(예를 들어, Si) 중 적어도 하나를 포함할 수 있다. 게이트 절연막(131)은 게이트 패턴(133)과 각 활성 핀(110) 사이에서 게이트 패턴(133)의 측벽들 상으로 연장될 수 있다. 예를 들어, 게이트 절연막(131)은 실리콘 산화막(SiO2) 또는 고 유전막(예를 들어, HfO2, HfSiO, HfSiON, HfON, HfAlO, HfLaO, TaO2)을 포함할 수 있다.
캡핑 패턴(135)은 게이트 패턴(133) 및 게이트 절연막(131) 상에 배치되며 제 2 방향(Y)으로 연장될 수 있다. 캡핑 패턴(135)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 일 실시예에서, 캡핑 패턴(135)에는 불순물이 도핑될 수 있다. 불순물은 예를 들어, 실리콘(Si), 보론(B), 탄소(C), 질소(N), 비소(As), 인(P), 산소(O), 불소(F), 아르곤(Ar), 게르마늄(Ge), 수소(H) 또는 헬륨(He)일 수 있다. 캡핑 패턴(135)은 제 1 부분(135a) 및 제 1 부분(135a)과 게이트 패턴(133) 사이의 제 2 부분(135b)을 포함할 수 있다. 제 1 부분(135a)의 불순물 농도는 제 2 부분(135b)의 불순물 농도보다 클 수 있다. 보다 구체적으로, 제 1 부분(135a)에는 불순물이 도핑될 수 있고, 제 2 부분(135b)에는 불순물이 도핑되지 않을 수 있다.
게이트 구조체들(GS)의 양 측벽들 상에 스페이서들(115)이 배치될 수 있다. 스페이서들(115)은 게이트 절연막(131)의 측벽들 및 캡핑 패턴(135)의 측벽들을 덮을 수 있다. 스페이서들(115)은 예를 들어, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 스페이서들(115)에는 불순물이 도핑될 수 있다. 일 예로, 스페이서들(115)에 도핑된 불순물은 캡핑 패턴(135)에 도핑된 불순물과 실질적으로 같을 수 있다. 불순물은 예를 들어, 실리콘(Si), 보론(B), 탄소(C), 질소(N), 비소(As), 인(P), 산소(O), 불소(F), 아르곤(Ar), 게르마늄(Ge), 수소(H), 또는 헬륨(He)일 수 있다. 각 스페이서(115)는 제 1 스페이서부(115a) 및 제 1 스페이서부(115a) 상의 제 2 스페이서부(115b)를 포함할 수 있다. 구체적으로, 제 1 스페이서부(115a)는 게이트 절연막(131)의 측벽 및 제 2 부분(135b)의 측벽을 덮을 수 있고, 제 2 스페이서부(115b)는 제 1 부분(135a)의 측벽을 덮을 수 있다. 일 예로, 제 2 스페이서부(115b)의 두께(T2)는 제 1 부분(135a)의 두께(T1)와 실질적으로 동일할 수 있다.
제 2 스페이서부(115b)의 불순물 농도는 제 1 스페이서부(115a)의 불순물 농도보다 클 수 있다. 제 2 스페이서부(115b)의 불순물 농도는 제 1 부분(135a)의 불순물 농도와 실질적으로 같을 수 있다. 그리고, 제 1 스페이서부(115a)의 불순물 농도는 제 2 부분(135b)의 불순물 농도와 실질적으로 같을 수 있다. 보다 구체적으로, 제 1 스페이서부(115a)에는 불순물이 도핑되지 않을 수 있고, 제 2 스페이서부(115b)에는 불순물이 도핑될 수 있다.
소오스/드레인 패턴들(SD)이 게이트 구조체들(GS) 사이의 활성 핀들(110) 내에 배치될 수 있다. 예를 들어, 소오스/드레인 패턴들(SD)은 게이트 구조체들(GS) 사이에 배치된 활성 핀들(110) 내에 형성된 리세스 영역들(121) 내에 제공될 수 있다. 제 2 방향(Y)으로 인접하는 소오스/드레인 패턴들(SD)은 서로 이격될 수 있고, 제 1 방향(X)으로 인접하는 소오스/드레인 패턴들(SD)은 하나의 게이트 구조체(GS)를 사이에 두고 서로 이격될 수 있다. 소오스/드레인 패턴들(SD)의 상면은 활성 핀들(110)의 상면들과 실질적으로 동일하거나 또는 높은 레벨에 위치할 수 있다. 제 1 방향(X)으로 인접하는 소오스/드레인 패턴들(SD) 사이에 배치되며, 게이트 구조체들(GS)과 중첩하는 활성 핀들(110)의 일부분들은 트랜지스터들의 채널 영역들로 사용될 수 있다.
소오스/드레인 패턴들(SD)은 리세스 영역들(121)에 의해 노출된 활성 핀들(110)의 상면 및 측면들을 씨드로 이용하여 형성된 에피택시얼 막일 수 있다. 일 예로, 소오스/드레인 패턴들(SD)은 활성 핀들(110)을 씨드로 이용하여 에피택시얼 공정으로 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 일 예로, 본 발명에 따른 반도체 소자가 CMOS 구조인 경우, NMOSFET의 소오스/드레인 패턴들(SD)은 제 1 에피택시얼층을 포함할 수 있고, PMOSFET의 소오스/드레인 패턴들(SD)은 제 2 에피택시얼 층을 포함할 수 있다. 제 1 에피택시얼 층은 NMOSFET의 채널 영역(즉, 활성 핀)에 인장성 스트레인(tensile strain)을 제공하도록 구성될 수 있고, 제 2 에피택시얼 층은 PMOSFET의 채널 영역(즉, 활성 핀)에 압축성 스트레인(compressive strain)을 제공하도록 구성될 수 있다. 이때, 제 1 에피택시얼 층은 실리콘(Si) 및/또는 실리콘 카바이드(SiC)를 포함할 수 있고, 제 2 에피택시얼 층은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 하지만, 본 발명의 실시예들이 이에 한정되지 않는다.
소오스/드레인 패턴들(SD)은 불순물을 더 포함할 수 있다. 불순물은 트랜지스터의 전기적 특성을 개선하기 위해 사용될 수 있다. 일 예로, 트랜지스터가 NMOSFET일 경우, 불순물은 인(P)일 수 있다. 일 예로, 트랜지스터가 PMOSFET일 경우, 불순물은 보론(B)일 수 있다.
소오스/드레인 콘택(SDC)이 소오스/드레인 패턴들(SD) 상에 배치될 수 있다. 소오스/드레인 콘택(SDC)은 제 2 방향(Y)으로 연장하여 제 2 방향(Y)으로 배열된 복수 개의 소오스/드레인 패턴들(SD)과 전기적으로 연결될 수 있다. 즉, 하나의 소오스/드레인 콘택(SDC)은 복수 개의 소오스/드레인 패턴들(SD)과 공통으로 연결될 수 있다. 소오스/드레인 콘택(SDC)은 소오스/드레인 콘택(SDC)의 양 옆에 배치된 스페이서들(115)의 외측벽들과 접촉할 수 있다. 소오스/드레인 콘택(SDC)의 상면과 캡핑 패턴(135)의 상면은 실질적으로 동일한 레벨에 위치할 수 있다. 소오스/드레인 콘택(SDC)은 예를 들어, 도핑된 반도체 물질, 금속, 및 금속 질화물 중 적어도 하나를 포함할 수 있다.
게이트 구조체들(GS) 및 소오스/드레인 콘택(SDC) 상에 층간 절연막(150)이 배치될 수 있다. 층간 절연막(150)은 캡핑 패턴(135)의 상면, 스페이서들(115)의 상면들 및 소오스/드레인 콘택(SDC)의 상면을 덮을 수 있다. 층간 절연막(150)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 3을 참조하면, 캡핑 패턴(135)의 제 1 부분(135a)의 두께(T1)는 제 2 스페이서부(115b)의 두께(T2) 보다 얇을 수 있다. 제 2 스페이서부(115b)는 제 1 부분(135a)의 측벽 및 제 2 부분(135b)의 상부의 측벽을 덮을 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 4를 참조하면, 각 게이트 구조체(GS)는 게이트 절연막(131), 게이트 패턴(133), 상부 캡핑 패턴(151) 및 하부 캡핑 패턴(135)을 포함할 수 있다. 게이트 패턴(133)은 제 2 방향(Y)으로 연장하여 활성 핀들(110) 및 소자 분리막(103)을 가로지를 수 있다. 게이트 절연막(131)은 게이트 패턴(133)과 각 활성 핀(110) 사이에서 게이트 패턴(133)의 측벽들 상으로 연장할 수 있다.
상부 캡핑 패턴(151)이 게이트 패턴(133) 및 게이트 절연막(131) 상에 배치될 수 있다. 상부 캡핑 패턴(151)의 폭(W1)은 게이트 패턴(133)의 폭, 게이트 패턴(133)의 일측벽 상에 배치된 게이트 절연막(131)의 폭, 게이트 패턴(133)의 타측벽 상에 배치된 게이트 절연막(131)의 폭, 및 두 개의 스페이서들(115)의 폭들의 합과 실질적으로 동일할 수 있다. 상부 캡핑 패턴(151)의 외측벽들은 소오스/드레인 콘택(SDC)과 접촉할 수 있다. 상부 캡핑 패턴(151)의 상면은 소오스/드레인 콘택(SDC)의 상면과 동일한 레벨에 위치할 수 있다. 상부 캡핑 패턴(151)은 불순물이 도핑된 절연막일 수 있다. 불순물은 예를 들어, 실리콘(Si), 보론(B), 탄소(C), 질소(N), 비소(As), 인(P), 산소(O), 불소(F), 아르곤(Ar), 게르마늄(Ge), 수소(H), 또는 헬륨(He)일 수 있다. 상부 캡핑 패턴(151)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
하부 캡핑 패턴(135)이 게이트 패턴(133)과 상부 캡핑 패턴(151) 사이에 배치될 수 있다. 하부 캡핑 패턴(135)은 게이트 절연막(131)의 상면과 접촉할 수 있다. 하부 캡핑 패턴(135)의 폭(W2)은 상부 캡핑 패턴(151)의 폭(W1) 보다 작을 수 있다. 하부 캡핑 패턴(135)은 소오스/드레인 콘택(SDC)과 이격될 수 있다. 하부 캡핑 패턴(135)은 상부 캡핑 패턴(151)의 물질과 동일한 물질을 포함할 수 있다. 예를 들어, 하부 캡핑 패턴(135)은 실리콘 질화막을 포함할 수 있다. 일 실시예에서, 하부 캡핑 패턴(135)에는 상부 캡핑 패턴(151)과 달리 불순물이 도핑되지 않을 수 있다.
스페이서(115)는 게이트 절연막(131)과 소오스/드레인 콘택(SDC) 사이에서 하부 캡핑 패턴(135)과 소오스/드레인 콘택(SDC) 사이로 연장할 수 있다. 스페이서(115)의 상면은 상부 캡핑 패턴(151)과 접촉할 수 있다. 그리고, 스페이서(115)의 외측벽은 소오스/드레인 콘택(SDC)과 접촉할 수 있다. 일 실시예에서, 스페이서(115)에는 불순물이 도핑되지 않을 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 5를 참조하면, 각 게이트 구조체(GS)는 게이트 절연막(131), 게이트 패턴(133), 하부 캡핑 패턴(171) 및 상부 캡핑 패턴(173)을 포함할 수 있다. 게이트 패턴(133)은 제 2 방향(Y)으로 연장하여 활성 핀들(110) 및 소자 분리막(103)을 가로지를 수 있다. 게이트 절연막(131)은 게이트 패턴(133)과 각 활성 핀(110) 사이에서 게이트 패턴(133)의 측벽들 상으로 연장할 수 있다.
상부 캡핑 패턴(173)이 게이트 패턴(133) 및 게이트 절연막(131) 상에 배치될 수 있다. 상부 캡핑 패턴(173)의 상면은 소오스/드레인 콘택(SDC)의 상면과 동일한 레벨에 위치할 수 있다. 상부 캡핑 패턴(173)의 측벽들은 소오스/드레인 콘택(SDC)과 이격될 수 있다. 상부 캡핑 패턴(173) 예를 들어, 실리콘 질화막을 포함할 수 있다.
하부 캡핑 패턴(171)이 게이트 패턴(133)과 상부 캡핑 패턴(173) 사이에 배치될 수 있다. 하부 캡핑 패턴(171)은 게이트 패턴(133)과 상부 캡핑 패턴(173) 사이에서 상부 캡핑 패턴(173)과 소오스/드레인 콘택(SDC) 사이로 연장할 수 있다. 이에 따라, 상부 캡핑 패턴(173)은 하부 캡핑 패턴(171)으로 둘러싸인 내부 공간 내에 배치될 수 있다. 하부 캡핑 패턴(171)의 상면, 상부 캡핑 패턴(173)의 상면 및 소오스/드레인 콘택(SDC)의 상면은 실질적으로 동일한 레벨에 위치할 수 있다. 하부 캡핑 패턴(171)은 상부 캡핑 패턴(173)의 물질과 동일한 물질을 포함할 수 있다. 예를 들어, 하부 캡핑 패턴(171)은 실리콘 질화막을 포함할 수 있다. 일 실시예에서, 하부 캡핑 패턴(171)에는 불순물이 도핑될 수 있다. 불순물은 예를 들어, 실리콘(Si), 보론(B), 탄소(C), 질소(N), 비소(As), 인(P), 산소(O), 불소(F), 아르곤(Ar), 게르마늄(Ge), 수소(H), 또는 헬륨(He)일 수 있다. 상부 캡핑 패턴(173)에는 하부 캡핑 패턴(171)과 달리 불순물이 도핑되지 않을 수 있다.
스페이서(115)는 게이트 절연막(131)과 소오스/드레인 콘택(SDC) 사이에 배치될 수 있다. 스페이서(115)의 상면은 하부 캡핑 패턴(171)과 접촉할 수 있다. 그리고, 스페이서(115)의 외측벽은 소오스/드레인 콘택(SDC)과 접촉할 수 있다. 일 실시예에서, 스페이서(115)에는 불순물이 도핑되지 않을 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 각 게이트 구조체(GS)는 게이트 절연막(131), 게이트 패턴(133), 및 캡핑 패턴(161)을 포함할 수 있다. 캡핑 패턴(161)은 게이트 절연막(131)과 게이트 패턴(133) 상에 배치될 수 있다. 캡핑 패턴(161)의 상면은 소오스/드레인 콘택(SDC)의 상면과 동일한 레벨에 위치할 수 있다. 일 실시예에서, 캡핑 패턴(161)에는 불순물이 도핑되지 않을 수 있다. 캡핑 패턴(161)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
스페이서(115)는 게이트 절연막(131)과 소오스/드레인 콘택(SDC) 사이에서 캡핑 패턴(161)과 소오스/드레인 콘택(SDC) 사이로 연장할 수 있다. 스페이서(115)의 외측벽은 소오스/드레인 콘택(SDC)과 접촉할 수 있다. 스페이서(115)는 제 1 스페이서부(115a), 및 제 1 스페이서부(115a) 상의 제 2 스페이서부(115b)를 포함할 수 있다. 제 1 스페이서부(115a)는 게이트 절연막(131)과 소오스/드레인 콘택(SDC) 사이에 배치될 수 있고, 제 2 스페이서부(115b)는 캡핑 패턴(161)과 소오스/드레인 콘택(SDC) 사이에 배치될 수 있다. 일 실시예에서, 제 1 스페이서부(115a)에는 불순물이 도핑되지 않을 수 있고, 제 2 스페이서부(115b)에는 불순물이 도핑될 수 있다. 불순물은 예를 들어, 실리콘(Si), 보론(B), 탄소(C), 질소(N), 비소(As), 인(P), 산소(O), 불소(F), 아르곤(Ar), 게르마늄(Ge), 수소(H), 또는 헬륨(He)일 수 있다.
도 7a 내지 도 7f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 7a를 참조하면, 기판(100) 내에 트렌치(101)를 형성할 수 있다. 기판(100)은 벌크 실리콘 기판 또는 SOI 기판일 수 있다. 트렌치(101)는 기판(100) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 사용하여 기판(100)의 상부를 이방성 식각하여 형성될 수 있다. 소자 분리막(103)이 트렌치(101) 내에 형성될 수 있다. 소자 분리막(103)은 기판(100) 상에 트렌치(101)를 채우는 절연막을 형성하고, 기판(100)의 상면이 노출될 때까지 절연막에 평탄화 공정을 수행하여 형성될 수 있다. 소자 분리막(103)은 기판(100)의 활성 영역(AR)을 정의할 수 있다. 소자 분리막(103)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
소자 분리막(103)의 상부를 식각하여 활성 영역(AR)으로부터 수직으로 돌출된 활성 핀들(110)을 형성할 수 있다. 활성 핀들(110)의 상면들은 소자 분리막(103)의 상면보다 높은 레벨에 위치할 수 있다. 활성 핀들(110)은 활성 영역(AR)의 상부에 해당될 수 있다. 활성 핀들(110)은 제 1 방향(X)으로 연장하며 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 배열될 수 있다.
식각 정지막(107)이 활성 핀들(110) 및 소자 분리막(103) 상에 형성될 수 있다. 식각 정지막(107)은 소자 분리막(103)의 상면, 활성 핀들(110)의 상면들 및 측면들을 컨포말하게 덮을 수 있다. 예를 들어, 식각 정지막(107)은 산화막(예를 들어, 실리콘 산화막 또는 고유전막) 또는 실리콘 질화막을 포함할 수 있다. 희생막(109)이 식각 정지막(107) 상에 형성될 수 있다. 희생막(109)은 식각 정지막(107)에 대해 식각 선택성을 갖는 적어도 하나의 막을 포함할 수 있다. 예를 들어, 희생막(109)은 폴리 실리콘막을 포함할 수 있다.
마스크 패턴들(113)이 희생막(109) 상에 형성될 수 있다. 마스크 패턴들(113)은 제 2 방향(Y)으로 연장하며 제 1 방향(X)으로 배열될 수 있다. 마스크 패턴들(113)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
도 7b를 참조하면, 마스크 패턴들(113)을 식각 마스크로 사용하여 희생막(109) 및 식각 정지막(107)을 차례로 패터닝할 수 있다. 이에 따라, 기판(100) 상에 희생 구조체들(108)이 형성될 수 있다. 희생 구조체들(108) 각각은 기판(100) 상에 차례로 형성된 식각 정지 패턴(107a) 및 희생 패턴(109a)을 포함할 수 있다. 희생 구조체들(108)은 제 2 방향(Y)으로 연장하여 활성 핀들(110) 및 소자 분리막(103)을 가로지를 수 있다. 희생 구조체들(108)은 제 1 방향(X)으로 배열될 수 있다. 희생 구조체들(108) 사이에 배치된 활성 핀들(110)의 일부분들 및 소자 분리막(103)의 일부분들이 노출될 수 있다.
스페이서들(115)이 희생 구조체들(108)의 측벽들 및 마스크 패턴들(113) 의 측벽들 상에 형성될 수 있다. 예를 들어, 스페이서들(115) 각각은 식각 정지 패턴(107a)의 측벽, 희생 패턴(109a)의 측벽 및 각 마스크 패턴(113)의 측벽을 덮을 수 있다. 스페이서들(115)은 희생 구조체들(108)의 측벽들 및 마스크 패턴들(113)의 측벽들을 따라 제 2 방향(Y)으로 연장될 수 있다. 스페이서들(115)은 예를 들어, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 7c를 참조하면, 소오스/드레인 패턴들(SD)을 희생 구조체들(108) 사이의 활성 핀들(110) 내에 형성할 수 있다. 소오스/드레인 패턴들(SD)을 형성하는 것은 희생 구조체들(108) 사이에 노출된 활성 핀들(110)의 일부분들을 식각하여 활성 핀들(110) 내에 리세스 영역들(121)을 형성하고, 리세스 영역들(121)에 의해 노출된 활성 핀들(110)의 상면들 및 측면들을 씨드로 사용한 에피택시얼 공정(epitaxial process)을 수행하여, 리세스 영역들(121) 내에 에피택시얼 막들을 형성하는 것을 포함할 수 있다. 리세스 영역들(121)의 바닥면들은 소자 분리막(103)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 일 예로, 소오스/드레인 패턴들(SD)은 다이아몬드 형태로 형성될 수 있다. 소오스/드레인 패턴들(SD)의 상면들은 희생 구조체들(108)에 의해 덮인 활성 핀들(110)의 상면들과 실질적으로 동일하거나 또는 높은 레벨에 위치할 수 있다.
본 발명에 따른 반도체 소자가 CMOS 구조인 경우, 에피택시얼 막들을 형성하는 것은 NMOS 트랜지스터의 소오스/드레인 패턴들(SD)을 형성하는 것 및 PMOS 트랜지스터의 소오스/드레인 패턴들(SD)을 형성하는 것을 포함할 수 있다. NMOS 트랜지스터의 소오스/드레인 패턴들(SD)은 인장형 스트레인(tensile strain)을 유발하는 물질(예를 들어, 실리콘(Si), 실리콘 저머늄(SiGe), 실리콘 카바이드(SiC))로 형성될 수 있다. PMOS 트랜지스터의 소오스/드레인 패턴들(SD)은 압축성 스트레인(compressive strain)을 유발하는 물질(예를 들어, 실리콘 저머늄(SiGe))로 형성될 수 있다.
도 7c에 도시된 것과 달리, 소오스/드레인 패턴들(SD)은 희생 구조체들(108) 사이에 노출된 활성 핀들(110)의 일부분들 내에 불순물 이온들을 주입하여 형성될 수 있다. 이 경우, PMOS 트랜지스터의 소오스/드레인 패턴들(SD)은 P형의 불순물이 도핑된 P형 불순물 영역들일 수 있고, NMOS 트랜지스터의 소오스/드레인 패턴들(SD)은 N형의 불순물이 도핑된 N형 불순물 영역들일 수 있다.
제 1 방향(X)으로 인접하는 소오스/드레인 패턴들(SD) 사이의 활성 핀들(110)의 일부분들은 트랜지스터의 채널 영역들(CR)로 사용될 수 있다.
절연막(123)이 기판(100) 상에 형성될 수 있다. 절연막(123)은 기판(100) 상에 소오스/드레인 패턴들(SD)의 상면들 및 소자 분리막(103)의 상면을 덮는 절연막을 형성하고, 희생 패턴들(109a)의 상면들이 노출되도록 절연막(123)에 평탄화 공정을 수행하여 형성될 수 있다. 평탄화 공정으로 인해, 마스크 패턴들(113) 및 스페이서들(115)의 상부들이 제거될 수 있다. 절연막(123)은 희생 구조체들(108) 사이의 공간들을 채울 수 있다. 절연막(123)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
도 7d를 참조하면, 갭 영역들(GR)을 식각 정지 패턴(107a) 및 희생 패턴(109a)을 포함하는 희생 구조체들(108)을 제거하여 형성할 수 있다. 갭 영역들(GR)은 활성 핀들(110)을 가로지르며 형성될 수 있다. 제 1 방향(X)으로 마주보는 소오스/드레인 패턴들(SD) 사이에 배치된 활성 핀들(110)의 일부분들 및 소자 분리막(103)의 일부분들이 갭 영역들(GR)에 의해 노출될 수 있다. 또한, 스페이서들(115)의 내측벽들이 갭 영역들(GR)에 의해 노출될 수 있다. 식각 정지 패턴(107a) 및 희생 패턴(109a)은 스페이서들(115) 및 기판(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 선택적으로 제거될 수 있다.
게이트 절연막들(131)이 갭 영역들(GR) 내에 형성될 수 있다. 게이트 절연막들(131)은 갭 영역들(GR)에 의해 노출된 스페이서들(115)의 내측벽들, 갭 영역들(GR)에 의해 노출된 활성 핀들(110)의 상면들, 및 소자 분리막(103)의 일부분들의 상면들을 컨포말하게 덮을 수 있다. 게이트 절연막들(131)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, HfO2, HfSiO, HfSiON, HfON, HfAlO, HfLaO, TaO2)을 포함할 수 있다.
게이트 패턴들(133)이 갭 영역들(GR) 내의 게이트 절연막들(131) 상에 형성될 수 있다. 게이트 패턴들(133)은 절연막(123)의 상면을 덮고 게이트 절연막들(131)이 형성된 갭 영역들(GR)을 채우는 도전막(미도시)을 형성하고, 절연막(123)의 상면이 노출되도록 도전막에 평탄화 공정을 수행하여 형성될 수 있다. 그리고, 연속적으로, 게이트 패턴들(133)의 상부들을 식각하여, 게이트 패턴들(133)을 절연막(123)의 상면보다 아래로 리세스시킬 수 있다. 이에 따라, 게이트 패턴들(133)은 갭 영역들(GR)의 하부들을 국부적으로 채울 수 있다. 게이트 패턴들(133)의 상부들을 식각할 동안, 게이트 절연막들(131)의 상부들이 같이 식각될 수 있다. 이에 따라, 스페이서들(115)의 내측벽들의 일부분들이 노출될 수 있다. 게이트 절연막들(131)의 상면들은 게이트 패턴들(133)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
게이트 패턴들(133)은 제 2 방향(Y)으로 연장하며, 활성 핀들(110) 및 소자 분리막(103)을 가로지를 수 있다. 게이트 패턴들(133)은 트랜지스터를 구성하는 게이트 전극들일 수 있다. 게이트 패턴들(133)은 금속 물질(예를 들어, W, Al, Cu), 금속 질화물(예를 들어, TiN, TaN, AlN, WN, MoN), 실리사이드 물질 및 반도체 물질(예를 들어, Si) 중 적어도 하나를 포함할 수 있다.
캡핑 패턴들(135)이 갭 영역들(GR) 내의 게이트 패턴들(133) 및 게이트 절연막들(131) 상에 형성될 수 있다. 캡핑 패턴들(135)은 갭 영역들(GR)의 상부들을 채울 수 있다. 갭핑 패턴들(135)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
도 7e를 참조하면, 캡핑 패턴들(135), 스페이서들(115) 및 절연막(123) 상에 불순물 도핑 공정이 수행될 수 있다. 일 실시예에서, 불순물들은 캡핑 패턴들(135), 스페이서들(115) 및 절연막(123)의 상면들과 실질적으로 수직인 방향으로 주입될 수 있다. 불순물 도핑 공정으로 인해, 불순물들이 캡핑 패턴들(135)의 상부들, 스페이서들(115)의 상부들 및 절연막(123)의 상부 내에 도핑될 수 있다. 갭핑 패턴들(135)의 상부들, 스페이서들(115)의 상부들, 및 절연막(123)의 상부의 불순물 농도들은 갭핑 패턴들(135)의 하부들, 스페이서들(115)의 하부들, 및 절연막(123)의 하부의 불순물 농도들보다 높을 수 있다. 보다 구체적으로, 갭핑 패턴들(135)의 하부들, 스페이서들(115)의 하부들, 및 절연막(123)의 하부에는 불순물이 도핑되지 않을 수 있다. 캡핑 패턴들(135)의 상부들의 불순물 농도는 스페이서들(115)의 상부들의 불순물 농도와 실질적으로 같을 수 있다. 불순물 도핑 공정은 예를 들어, 이온 주입 공정 또는 플라즈마 도핑 공정일 수 있다. 불순물은 예를 들어, 실리콘(Si), 보론(B), 탄소(C), 질소(N), 비소(As), 인(P), 산소(O), 불소(F), 아르곤(Ar), 게르마늄(Ge), 수소(H) 또는 헬륨(He)일 수 있다.
선택적으로, 불순물 도핑 공정 후에, 캡핑 패턴들(135), 스페이서들(115) 및 절연막(123) 상에 열처리 공정이 수행될 수 있다. 열처리 공정은 불순물 도핑 공정에 의해 손상된 막들의 표면을 큐어링(curing)하는 목적일 수 있다.
각 캡핑 패턴(135)은 불순물이 도핑된 제 1 부분(135a) 및 불순물이 도핑되지 않은 제 2 부분(135b)을 포함할 수 있다. 제 1 부분(135a)은 캡핑 패턴(135)의 상부일 수 있고, 제 2 부분(135b)은 캡핑 패턴(135)의 하부일 수 있다. 각 스페이서(115)는 불순물이 도핑되지 않는 제 1 스페이서부(115a) 및 불순물이 도핑된 제 2 스페이서부(115b)를 포함할 수 있다. 제 1 스페이서부(115a)는 스페이서(115)의 하부일 수 있고, 제 2 스페이서부(115b)는 스페이서(115)의 상부일 수 있다. 제 1 부분(135a)의 두께는 제 2 스페이서부(115b)의 두께와 실질적으로 동일할 수 있다.
도 7f를 참조하면, 절연막(123)을 제거하는 식각 공정이 수행될 수 있다. 식각 공정은 캡핑 패턴들(135)과 절연막(123) 간의 식각 선택성 및 스페이서들(115)과 절연막(123) 간의 식각 선택성을 이용하기 위해, 캡핑 패턴들(135) 및 스페이서들(115)에 대해 식각 선택성이 큰 식각 레서피를 사용하여 절연막(123)을 선택적으로 제거할 수 있다. 식각 공정으로, 제 2 스페이서부들(115b)의 외측벽들, 제 1 스페이서부(115a)의 외측벽, 소오스/드레인 패턴들(SD)의 상면들, 및 소자 분리막(103)의 일부분들의 상면들이 노출될 수 있다. 식각 공정은 예를 들어, 건식 식각 공정이 수행될 수 있다.
본 발명의 실시예에 따르면, 캡핑 패턴들(135)의 상부들 내에 불순물을 도핑하여, 캡핑 패턴들(135)의 상부들과 절연막(123)의 상부 간의 식각비(etch rate)를 극대화시킬 수 있다. 예를 들어, 불순물이 도핑된 캡핑 패턴들(135)의 상부들과 불순물이 도핑된 절연막(123)의 상부 간의 식각 선택비는 불순물이 도핑되지 않은 캡핑 패턴들(135)의 상부들과 불순물이 도핑되지 않은 절연막(123)의 상부 간의 식각 선택비보다 클 수 있다. 이에 따라, 마스크 없이 캡핑 패턴들(135)을 노출시킨 상태에서 절연막(123)을 선택적으로 제거할 때, 캡핑 패턴들(135)의 상부들이 식각되는 식각양을 감소시킬 수 있다. 캡핑 패턴들(135)은 게이트 패턴들(133)과 게이트 패턴들(133) 상에 형성되는 배선들 사이의 생기는 캐패시턴스를 낮추기 위해 일정 두께를 가져야 한다. 캡핑 패턴들(135)의 상부들이 식각되는 식각양이 감소되므로, 캡핑 패턴들(135)의 두께를 두껍게 형성하지 않아도, 원하는 캡핑 패턴들(135)의 두께가 식각 공정 후에 남을 수 있다.
아울러, 스페이서들(115)의 상부들 내에 불순물을 도핑하여, 캡핑 패턴들(135)의 상부들과 절연막(123)의 상부 간의 식각비(etch rate)를 극대화시킬 수 있다. 예를 들어, 불순물이 도핑된 스페이서들(115)의 상부들과 불순물이 도핑된 절연막(123)의 상부 간의 식각 선택비는 불순물이 도핑되지 않은 스페이서들(115)의 상부들과 불순물이 도핑되지 않은 절연막(123)의 상부 간의 식각 선택비보다 클 수 있다. 이에 따라, 마스크 없이 스페이서들(115)을 노출시킨 상태에서 절연막(123)을 선택적으로 제거할 때, 스페이서들(115)의 상부들이 식각되는 식각양을 감소시켜, 스페이서들(115)이 제거됨으로 인해 발생되는 게이트 패턴들(133)과 게이트 패턴들(133)의 옆에 형성되는 소오스/드레인 콘택들(SDC; 도 2 참조) 간의 쇼트 불량을 방지할 수 있다.
다시 도 2를 참조하면, 소오스/드레인 콘택(SDC)이 소오스/드레인 패턴들(SD) 상에 형성될 수 있다. 소오스/드레인 콘택(SDC)은 게이트 절연막(131), 게이트 패턴(133), 및 캡핑 패턴(135)을 포함하는 게이트 구조체들(GS) 사이의 공간을 채우고, 캡핑 패턴들(135)의 상면들을 덮는 도전막을 형성하고, 캡핑 패턴들(135)의 상면들이 노출되도록 도전막에 연마 공정을 수행하여 형성될 수 있다. 하나의 소오스/드레인 콘택(SDC)이 제 2 방향(Y)으로 연장하며 제 2 방향(Y)으로 배열된 복수 개의 소오스/드레인 패턴들(SD)과 전기적으로 연결될 수 있다. 소오스/드레인 콘택(SDC)은 예를 들어, 도핑된 반도체 물질, 금속, 및 금속 질화물 중 적어도 하나를 포함할 수 있다.
층간 절연막(150)이 소오스/드레인 콘택들(SDC)과 캡핑 패턴들(135) 상에 형성될 수 있다. 층간 절연막(150)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다. 또한, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 설명의 간결함을 위해, 도 7e를 참조하여 설명한 공정 방법에 이어서 설명하도록 한다.
도 8a를 참조하면, 불순물이 도핑된 절연막(123)의 상부를 제거하는 식각 공정이 수행될 수 있다. 식각 공정은 제 1 부분(135a) 및 제 2 스페이서부(115b)에 대한 식각 선택성을 갖는 식각 레서피를 사용하여 수행될 수 있다. 식각 공정은 예를 들어, 습식 식각 공정이 수행될 수 있다. 이 경우, 식각액은 불소(HF)가 사용될 수 있다. 절연막(123)의 상부를 제거하여, 제 2 스페이서부(115b)의 외측벽이 절연막(123)에 의해 노출될 수 있다.
도 8b를 참조하면, 제 2 절연막(160)을 절연막(123) 상에 형성할 수 있다. 제 2 절연막(160)은 절연막(123)의 상면 및 캡핑 패턴들(135)의 상면들을 덮는 절연막을 형성하고, 캡핑 패턴들(135)의 상면들이 노출되도록 연마 공정을 수행하여 형성될 수 있다. 제 2 스페이서부(115b)의 외측벽이 제 2 절연막(160)에 의해 덮일 수 있다. 제 2 절연막(160)은 절연막(123)의 물질과 동일한 물질로 형성될 수 있다. 예를 들어, 제 2 절연막(160)은 실리콘 산화막을 포함할 수 있다.
일 실시예에 있어서, 일부 불순물에 의해, 불순물이 도핑된 제 1 부분들(135a)과 불순물이 도핑된 절연막(123)의 상부 간의 식각 선택비가 불순물이 도핑되기 전의 캡핑 패턴들(135)의 상부들과 불순물이 도핑되기 전의 절연막(123)의 상부 간의 식각 선택비보다 작아지는 경우가 있을 수 있다. 이 경우, 불순물이 도핑된 절연막(123)의 상부를 선택적으로 식각하고, 절연막(123) 상에 불순물이 도핑되지 않은 제 2 절연막(160)을 형성할 수 있다. 따라서, 불순물이 도핑된 제 1 부분들(135a)과 불순물이 도핑되지 않은 제 2 절연막(160) 간의 식각 선택비를 높일 수 있다.
다시 도 2를 참조하면, 제 2 절연막(160) 및 절연막(123)을 선택적으로 제거하는 식각 공정이 수행될 수 있다. 이에 따라, 제 2 스페이서부(115b)의 외측벽, 제 1 스페이서부들(115a)의 외측벽, 및 소오스/드레인 패턴들(SD)의 상면들이 노출될 수 있다. 그리고, 소오스/드레인 콘택(SDC) 및 층간 절연막(150)이 차례로 형성될 수 있다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다. 또한, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 설명의 간결함을 위해, 도 7d를 참조하여 설명한 공정 방법에 이어서 설명하도록 한다.
도 9a를 참조하면, 절연막(123)의 상부를 식각할 수 있다. 이에 따라, 절연막(123)의 상면은 캡핑 패턴들(135)의 상면들보다 낮은 레벨에 위치할 수 있다. 스페이서들(115)의 상부들의 외측벽들은 절연막(123)에 의해 노출될 수 있다.
도 9b를 참조하면, 캡핑 패턴들(135), 스페이서들(115), 및 절연막(123) 상에 불순물 도핑 공정이 수행될 수 있다. 불순물 도핑 공정으로 인해, 불순물들이 캡핑 패턴들(135)의 상부들 및 절연막(123)에 의해 노출된 스페이서들(115)의 상부들 내에 도핑될 수 있다. 일 실시예에서, 불순물들은 캡핑 패턴들(135)의 상면들 및 스페이서들(115)의 상면들에 수직되는 각도에서 약 0° 내지 약 90°의 각도로 주입될 수 있다. 예를 들어, 불순물 도핑 공정은 불순물들이 경사지게 주입되는 경사이온주입(Tilt ion implantation) 공정이 수행될 수 있다. 불순물들의 이온주입 각도가 캡핑 패턴들(135)의 상면들 및 스페이서들(115)의 상면들에 수직되는 각도에서 90° 미만일 경우, 캡핑 패턴들(135)의 상면들보다 낮은 레벨의 상면을 갖는 절연막(123)은 캡핑 패턴들(135)에 의해 가려져 불순물들이 절연막(123)의 상부에는 도핑되지 않을 수 있다. 따라서, 절연막(123)에 의해 노출된 스페이서들(115)의 상부들과 캡핑 패턴들(135)의 상부들에만 불순물이 도핑될 수 있고, 절연막(123)의 상부에는 불순물이 도핑되지 않을 수 있다.
각 캡핑 패턴(135)은 불순물이 도핑된 제 1 부분(135a) 및 불순물이 도핑되지 않은 제 2 부분(135b)을 포함할 수 있다. 각 스페이서(115)는 불순물이 도핑되지 않는 제 1 스페이서부(115a) 및 제 2 스페이서부(115b)를 포함할 수 있다. 제 1 부분(135a)의 두께는 제 2 스페이서부(115b)의 두께 보다 얇을 수 있다.
다시 도 3을 참조하면, 절연막(123)을 제거하여, 제 1 스페이서부(115a)의 외측벽, 및 소오스/드레인 패턴들(SD)의 상면들을 노출시킬 수 있다. 그리고, 소오스/드레인 콘택(SDC) 및 층간 절연막(150)이 차례로 형성될 수 있다.
도 10a 내지 도 10c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다. 또한, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 설명의 간결함을 위해, 도 7d를 참조하여 설명한 공정 방법에 이어서 설명하도록 한다.
도 10a를 참조하면, 캡핑 패턴들(135)의 상부들 및 스페이서들(115)의 상부들을 식각할 수 있다. 이에 따라, 캡핑 패턴들(135)의 상면들 및 스페이서들(115)의 상면들이 절연막(123)의 상면보다 낮은 레벨에 위치할 수 있으며, 절연막(123)의 상부 측벽들이 노출될 수 있다.
캡핑 패턴들(135) 및 스페이서들(115) 상에 캡핑막(152)이 형성될 수 있다. 캡핑막(152)은 캡핑 패턴들(135)의 상면들, 스페이서들(115)의 상면들, 캡핑 패턴들(135) 및 스페이서들(115)에 의해 노출된 절연막(123)의 상부 측벽들, 및 절연막(123)의 상면을 덮을 수 있다. 캡핑막(152)은 식각 공정으로 인해 제거된 캡핑 패턴들(135) 두께와 실질적으로 동일하거나 또는 두꺼운 두께를 갖도록 형성될 수 있다. 캡핑막(152)은 캡핑 패턴들(135)의 물질과 동일한 물질로 형성될 수 있다. 예를 들어, 캡핑막(152)은 실리콘 질화막을 포함할 수 있다.
도 10b를 참조하면, 캡핑막(152) 상에 불순물 도핑 공정이 수행될 수 있다. 불순물 도핑 공정으로 인해, 캡핑막(152)에 불순물이 도핑될 수 있다. 불순물들이 캡핑 패턴들(135)의 상부들, 및 절연막(123)의 상부 내에는 도핑되지 않을 수 있다. 일 실시예에서, 불순물들은 캡핑막(152)의 상면과 실질적으로 수직인 방향으로 주입될 수 있다.
도 10c를 참조하면, 절연막(123)의 상면이 노출되도록 캡핑막(152)에 연마 공정을 수행할 수 있다. 이에 따라, 캡핑 패턴들(135) 및 스페이서들(115) 상에 상부 캡핑 패턴들(151)이 형성될 수 있다. 상부 캡핑 패턴들(151)은 제 2 방향(Y)으로 연장될 수 있다. 상부 캡핑 패턴들(151)의 폭(W1)은 캡핑 패턴들(135)의 폭(W2) 보다 클 수 있다.
다시 도 4를 참조하면, 절연막(123)을 선택적으로 제거하여 소오스/드레인 패턴들(SD)의 상면들, 스페이서들(115)의 외측벽들 및 상부 캡핑 패턴들(151)의 측벽들을 노출시킬 수 있다. 그리고, 소오스/드레인 콘택(SDC) 및 층간 절연막(150) 차례로 형성될 수 있다.
도 11a 내지 도 11c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다. 또한, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 설명의 간결함을 위해, 도 7c를 참조하여 설명한 공정 방법에 이어서 설명하도록 한다.
도 11a를 참조하면, 희생 구조체들(108)을 제거하여 갭 영역들(GR)을 형성할 수 있고, 게이트 절연막들(131) 및 게이트 패턴들(133)을 갭 영역들(GR) 내에 차례로 형성할 수 있다. 그리고, 스페이서들(115)의 상부들, 게이트 절연막들(131)의 상부들 및 게이트 패턴들(133)의 상부들을 식각할 수 있다. 이에 따라, 게이트 절연막들(131)의 상면들, 게이트 패턴들(133)의 상면들 및 스페이서들(115)의 상면들은 절연막(123)의 상면들보다 낮은 레벨에 위치할 수 있다. 게이트 절연막들(131)의 상면들, 게이트 패턴들(133)의 상면들 및 스페이서들(115)의 상면들은 실질적으로 동일한 레벨에 위치할 수 있다. 그리고, 절연막(123)의 상부 측벽들이 게이트 절연막들(131), 게이트 패턴들(133), 및 스페이서들(115)에 의해 노출될 수 있다.
도 11b를 참조하면, 절연막(123) 상에 제 1 캡핑막(172)이 형성될 수 있다. 제 1 캡핑막(172)은 게이트 패턴들(133)의 상면들, 게이트 절연막들(131)의 상면들, 스페이서들(115)의 상면들, 절연막(123)의 상부 측벽들, 및 절연막(123)의 상면을 컨포말하게 덮을 수 있다. 제 1 캡핑막(172)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
제 1 캡핑막(172) 상에 불순물 도핑 공정이 수행될 수 있다. 이에 따라, 불순물들이 제 1 캡핑막(172)에 도핑될 수 있다. 일 실시예에서, 불순물들은 제 1 캡핑막(172)의 상면에 수직되는 각도에서 약 0° 내지 약 90°의 각도로 주입될 수 있다. 예를 들어, 불순물 도핑 공정은 경사이온주입(Tilt ion implantation) 공정이 수행될 수 있다. 이에 따라, 불순물들이 절연막(123)의 상면 상에 형성된 제 1 캡핑막(172)의 일부분들 및 절연막(123)의 상부 측벽들 상에 형성된 제 1 캡핑막(172)의 일부분들 내로 균일하게 도핑될 수 있다.
제 2 캡핑막(174)이 제 1 캡핑막(172) 상에 형성될 수 있다. 제 2 캡핑막(174)은 제 1 캡핑막(172)으로 둘러싸인 공간을 채울 수 있으며, 제 1 캡핑막(172)의 상면을 덮을 수 있다. 제 2 캡핑막(174)은 제 1 캡핑막(172)의 물질과 동일한 물질로 형성될 수 있다. 제 2 캡핑막(174)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
도 11c를 참조하면, 절연막(123)의 상면이 노출되도록 제 2 캡핑막(174) 및 제 1 캡핑막(172)에 평탄화 공정을 수행할 수 있다. 이에 따라, 스페이서들(115), 게이트 절연막들(131) 및 게이트 패턴들(133) 상에 하부 캡핑 패턴들(171) 및 상부 캡핑 패턴들(173)이 차례로 형성될 수 있다. 하부 캡핑 패턴들(171)은 게이트 패턴들(133)과 상부 캡핑 패턴들(173) 사이에서 절연막(123)과 상부 캡핑 패턴들(173) 사이로 연장할 수 있다. 상부 캡핑 패턴들(173)은 하부 캡핑 패턴들(171) 내에 매립될 수 있다. 하부 캡핑 패턴들(171) 및 상부 캡핑 패턴들(173)은 제 2 방향(Y)으로 연장할 수 있다.
도 5를 다시 참조하면, 절연막(123)을 선택적으로 제거하여 소오스/드레인 패턴들(SD)의 상면들, 스페이서들(115)의 외측벽들 및 하부 캡핑 패턴들(171)의 외측벽들을 노출시킬 수 있다. 그리고, 소오스/드레인 콘택(SDC) 및 층간 절연막(150)이 차례로 형성될 수 있다.
도 12a 내지 도 12c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다. 또한, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 설명의 간결함을 위해, 도 7c를 참조하여 설명한 공정 방법에 이어서 설명하도록 한다.
도 12a를 참조하면, 희생 구조체들(108)을 제거하여 갭 영역들(GR)을 형성하고, 갭 영역들(GR) 내에 게이트 절연막들(131) 및 게이트 패턴들(133)을 차례로 형성할 수 있다. 그리고, 게이트 절연막들(131)의 상부들 및 게이트 패턴들(133)의 상부들을 식각할 수 있다. 이에 따라, 게이트 절연막들(131)의 상면들 및 게이트 패턴들(133)의 상면들은 동일한 레벨에 위치할 수 있고, 스페이서들(111)의 상부들의 내측벽들이 게이트 절연막들(131) 및 게이트 패턴들(133)에 의해 노출될 수 있다.
도 12b를 참조하면, 절연막(123) 상에 불순물 도핑 공정이 수행될 수 있다. 일 실시예에서, 불순물들은 절연막(123)의 상면에 수직되는 각도에서 약 0° 내지 약 90°의 각도로 주입될 수 있다. 예를 들어, 불순물 도핑 공정은 경사이온주입(Tilt ion implantation) 공정이 수행될 수 있다. 이에 따라, 불순물들이 게이트 절연막들(131) 및 게이트 패턴들(133)에 의해 노출된 스페이서들(111)의 상부들 및 절연막(123)의 상부 내에 도핑될 수 있다. 게이트 절연막들(131)의 상부들 내에는 불순물이 도핑되지 않을 수 있다. 각 스페이서(111)는 게이트 절연막들(131) 각각과 절연막(123) 사이에 배치되며, 불순물이 도핑되지 않은 제 1 스페이서부(115a) 및 제 1 스페이서부(115a) 상에 배치되며, 불순물이 도핑된 제 2 스페이서부(115b)를 포함할 수 있다.
다시, 도 6을 참조하면, 불순물이 도핑되지 않은 캡핑 패턴들(161)이 게이트 절연막들(131) 및 게이트 패턴들(133) 상에 형성될 수 있다. 그리고, 절연막(123)을 선택적으로 제거하여 제 2 스페이서부(115b) 및 제 1 스페이서부(115a)의 외측벽들, 및 소오스/드레인 패턴들(SD)의 상면들을 노출시킬 수 있다. 그리고, 소오스/드레인 콘택(SDC) 및 층간 절연막(150)이 차례로 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 활성영역을 정의하는 소자 분리막을 포함하는 기판;
    상기 기판의 활성 영역으로부터 수직으로 돌출되고 일 방향으로 연장하는 활성 핀;
    상기 활성 핀을 가로지르는 게이트 구조체, 상기 게이트 구조체는 게이트 패턴 및 상기 게이트 패턴 상에 배치되고, 불순물이 도핑된 캡핑 패턴을 포함하고; 및
    상기 게이트 구조체의 일 측의 상기 활성 핀 상에 배치된 소오스/드레인 콘택을 포함하되,
    상기 캡핑 패턴은 제 1 부분 및 상기 제 1 부분과 상기 게이트 패턴 사이의 제 2 부분을 포함하고,
    상기 제 1 부분의 불순물 농도와 상기 제 2 부분의 불순물 농도는 서로 다른 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 부분의 불순물 농도는 상기 제 2 부분의 불순물 농도보다 큰 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 패턴과 상기 소오스/드레인 콘택 사이에서 상기 캡핑 패턴과 상기 소오스/드레인 콘택 사이로 연장하며, 불순물이 도핑된 스페이서를 더 포함하되,
    상기 스페이서는:
    상기 게이트 패턴과 상기 소오스/드레인 콘택 사이 및 상기 제 2 부분과 상기 소오스/드레인 콘택 사이에 배치된 제 1 스페이서부; 및
    상기 제 1 부분과 상기 소오스/드레인 콘택 사이에 배치된 제 2 스페이서부를 포함하고,
    상기 제 2 스페이서부의 불순물 농도는 상기 제 1 스페이서부의 불순물 농도보다 큰 반도체 소자.
  4. 제 3 항에 있어서,
    상기 캡핑 패턴 내에 도핑된 상기 불순물은 상기 스페이서 내에 도핑된 상기 불순물과 동일한 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제 2 스페이서부의 불순물 농도는 상기 제 1 부분의 불순물 농도와 동일하고,
    상기 제 1 스페이서부의 불순물 농도는 상기 제 2 부분의 불순물 농도와 동일한 반도체 소자.
  6. 제 3 항에 있어서,
    상기 제 1 부분은 상기 제 2 스페이서부의 두께와 동일한 두께를 갖는 반도체 소자.
  7. 제 3 항에 있어서,
    상기 제 1 부분은 상기 제 2 스페이서부의 두께 보다 얇은 두께를 갖는 반도체 소자.
  8. 제 3 항에 있어서,
    상기 스페이서는 상기 소오스/드레인 콘택과 접촉하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제 1 부분은 상기 제 2 부분의 폭보다 큰 폭을 갖는 반도체 소자.
  10. 활성영역을 정의하는 소자 분리막을 포함하는 기판;
    상기 기판의 활성 영역으로부터 수직으로 돌출되고 일 방향으로 연장하는 활성 핀;
    상기 활성 핀을 가로지르며, 게이트 패턴 및 상기 게이트 패턴 상에 캡핑 패턴을 포함하는 게이트 구조체;
    상기 게이트 구조체의 일 측의 상기 활성 핀 상에 배치된 소오스/드레인 콘택; 및
    상기 게이트 구조체와 상기 소오스/드레인 콘택 사이에 배치되며, 불순물이 도핑된 스페이서를 포함하되,
    상기 스페이서는 상기 게이트 패턴과 상기 소오스/드레인 콘택 사이의 제 1 스페이서부; 및
    상기 캡핑 패턴과 상기 소오스/드레인 콘택 사이의 제 2 스페이서부를 포함하고,
    상기 제 1 스페이서부의 불순물 농도와 상기 제 2 스페이서부의 불순물 농도는 서로 다른 반도체 소자.
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