KR20080001373A - 반도체 메모리 소자의 자기 정렬 콘택 형성 방법 - Google Patents

반도체 메모리 소자의 자기 정렬 콘택 형성 방법 Download PDF

Info

Publication number
KR20080001373A
KR20080001373A KR1020060059786A KR20060059786A KR20080001373A KR 20080001373 A KR20080001373 A KR 20080001373A KR 1020060059786 A KR1020060059786 A KR 1020060059786A KR 20060059786 A KR20060059786 A KR 20060059786A KR 20080001373 A KR20080001373 A KR 20080001373A
Authority
KR
South Korea
Prior art keywords
forming
contact
interlayer insulating
ion implantation
memory device
Prior art date
Application number
KR1020060059786A
Other languages
English (en)
Inventor
양경철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060059786A priority Critical patent/KR20080001373A/ko
Publication of KR20080001373A publication Critical patent/KR20080001373A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 메모리 소자의 자기 정렬 콘택 형성 방법에 관한 것으로, 콘택홀을 형성하기 위한 마스크를 이용하여 층간 절연막에 이온 주입 공정을 실시하여 층간 절연막의 식각 비율을 증가시켜 드레인 콘택홀 식각 공정시 언더 에치(under etch)가 발생하는 것을 감소시키는 반도체 메모리 소자의 자기 정렬 콘택 형성 방법을 개시한다.
자기 정렬, 콘택홀, 이온 주입, 언더 에치

Description

반도체 메모리 소자의 자기 정렬 콘택 형성 방법{Method of forming self-aligned contact in semiconductor memory device}
도 1은 종래 기술에 따른 반도체 메모리 소자의 자기 정렬 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 7은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 자기 정렬 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 드레인 선택 트랜지스터용 게이트
102 : 절연막 103 : 스페이서
104 : SAC 질화막 105 : 제1 층간 절연막
106 : 제2 층간 절연막 107 : 드레인 콘택 형성용 마스크
108 : 콘택홀 109 : 드레인 콘택
본 발명은 반도체 메모리 소자의 자기 정렬 콘택 형성 방법에 관한 것으로, 특히 언더 에치 형상을 방지하기 위한 반도체 메모리 소자의 자기 정렬 콘택 형성 방법에 관한 것이다.
반도체 메모리는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(volatile memory)와 전기의 공급이 중단되더라도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(non-volatile memory)로 구별된다. 비휘발성 메모리에는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 플래시 메모리(Flash Memory) 등이 있다.
플래시 메모리는 셀(cell) 구성에 따라 노아(NOR)형과 낸드(NAND)형으로 구분된다. 낸드형 플래시 메모리의 셀 어레이 영역은 복수개의 스트링으로 구성되며, 하나의 스트링(string)에 16개 또는 32개의 셀이 연결된다. 각 스트링은 직렬 연결된 스트링 선택 트랜지스터, 복수개의 셀 트랜지스터 및 접지 선택 트랜지스터로 구성된다. 스트링 선택 트랜지스터의 드레인 영역은 비트라인과 접속되고, 접지 선택 트랜지스터의 소오스 영역은 공통 소오스 라인과 접속된다.
반도체 소자의 집적도가 증가함에 따라 전사법(Photo lithography) 공정의 오정렬(Mis-alignment) 마진 감소로 인해 직접 콘택(Direct contact) 방식에 의해서는 효과적으로 액티브 오픈 영역(Active open area)을 확보하는데 어려움이 있다. 이를 개선하기 위해 이종의 절연막질간 예컨대, 산화막과 질화막등의 식각선택비 차이를 이용하는 SAC 공정 방법이 개발되었다.
도 1은 플래시 메모리 소자의 자기 정렬 콘택 형성 방법(SAC)을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 일정 패턴을 갖는 드레인 선택 트랜지스터용 게이트(11)가 형성된다. 그 후, 드레인 선택 트랜지스터용 게이트(11)의 측벽에 SAC를 위한 스페이서(12)를 형성하고, 전체 구조 상에 SAC용 질화막(13)을 증착한다. 그 후 전체 구조 상에 제1 및 제2 층간 절연막(14 및 15)을 순차적으로 형성한다. 드레인 콘택 형성용 마스크 패턴(16)을 이용하여 상기 제2 층간 절연막(15), 제1 층간 절연막(14), 및 SAC용 질화막(13)을 순차적으로 식각하여 콘택홀을 형성한다.
플래시 메모리 소자의 고온 특성 테스트 과정 중 tWP(write enable pulse width)의 페일을 개선하기 위하여 LVP Ids(저전압 PMOS 트랜지스터에서의 소스와 드레인간 포화 전류)의 감소 문제가 대두되었고, 이를 위해 스페이서(12)의 증착 두께를 증가시키면 LVP Ids의 감소가 가능하다. 그러나, 스페이서(12)의 두께 상승으로 드레인 콘택홀을 형성하기 위한 식각 공정시 마진이 부족해져 도면의 A영역과 같이 반도체 기판(10)까지 식각 되지 않는 즉, 언더 에치 현상(under etch)에 의해 드레인 콘택의 불량이 발생하여 수율이 낮아지는 문제점이 발생하게 된다.
본 발명이 이루고자 하는 기술적 과제는 콘택홀을 형성하기 위한 마스크를 이용하여 층간 절연막에 이온 주입 공정을 실시하여 층간 절연막의 식각 비율을 증 가시켜 드레인 콘택홀 식각 공정시 언더 에치(under etch)가 발생하는 것을 감소시키는 반도체 메모리 소자의 자기 정렬 콘택 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 자기 정렬 콘택 형성 방법은 반도체 기판 상에 드레인 또는 소스 선택 트랜지스터용 게이트를 형성한 후, 상기 게이트 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 전체 구조 상에 SAC 질화막, 제1 및 제2 층간 절연막을 순차적으로 형성하는 단계와, 콘택 형성용 마스크를 이용한 이온 주입 공정을 실시하여 상기 제2 층간 절연막 내에 불순물을 주입하여 상기 제2 층간 절연막의 식각률을 증가시키는 단계와, 상기 콘택 형성용 마스크를 이용한 식각 공정을 실시하여 상기 반도체 기판이 노출되도록 상기 제2 층간 절연막, 상기 제1 층간 절연막, 및 상기 SAC 질화막을 순차적으로 식각하여 콘택홀을 형성하는 단계, 및 상기 콘택홀을 콘택 물질로 매립하여 콘택을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 자기 정렬 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 드레인 선택 트랜지스터용 게이트(101)를 형성한다. 이때 드레인 선택 트랜지스터용 게이트(101)는 터널 산화막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 게이트 전극이 순차적으로 적층된 구조로 형성할 수 있다. 그 후, 드레인 선택 트랜지스터용 게이트(101)를 포함한 전체 구조 상에 절연막(102)을 형성한다. 절연막(102)은 산화막으로 형성하는 것이 바람직하다.
도 3을 참조하면, 식각 공정을 실시하여 절연막이 드레인 선택 트랜지스터용 게이트(101)의 측벽에만 잔류하도록 하여 스페이서(103)를 형성한다. 그 후, 전체 구조 상에 SAC용 질화막(104)을 증착하고, SAC용 질화막(104)을 포함한 전체 구조 상에 제1 층간 절연막(105)을 형성한다. 제1 층간 절연막(105)은 HDP 산화막으로 형성하는 것이 바람직하다.
도 4를 참조하면, 제1 층간 절연막(105) 상에 제2 층간 절연막(106)을 형성하고, 제2 층간 절연막(106) 상에 드레인 콘택 형성용 마스크(107)를 형성한다.
도 5를 참조하면, 드레인 콘택 형성용 마스크(107)를 이용하여 제2 층간 절연막(106)에 이온 주입 공정을 진행한다. 이는 제2 층간 절연막(106)에 강제로 이온을 주입하여 식각 비율을 증가시킴으로써, 후속 식각 공정시 제2 층간 절연막(106)의 식각율을 높이기 위함이다. 이온 주입 공정은 1.0E14 ~ 1.0E15/cm3의 농 도로 P, Br, As, 또는 BF2 를 이용하여 실시하는 것이 바람직하다. 이온 주입 공정은 10KeV ~ 30KeV 의 에너지를 이용하여 실시하는 것이 바람직하다. 또한 이온 주입 공정의 주입 각도를 조절하여 후속 식각 공정시 형성되는 콘택홀의 CD를 조절할 수 있다. 이온 주입 공정의 주입 각도는 80°~90°인 것이 바람직하다.
도 6을 참조하면, 드레인 콘택 형성용 마스크(107)를 이용하여 제2 층간 절연막(106), 제1 층간 절연막(105), 및 SAC 질화막(104)을 순차적으로 식각하여 반도체 기판(100)이 노출되도록 콘택홀(108)을 형성한다.
도 7을 참조하면, 콘택홀(108)이 매립되도록 콘택 물질을 증착하여 드레인 콘택(109)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 콘택홀을 형성하기 위한 마스크를 이용하여 층간 절연막에 이온 주입 공정을 실시하여 층간 절연막의 식각 비율을 증가시켜 드레인 콘택홀 식각 공정시 언더 에치(under etch)가 발생하는 것을 감소시킬 수 있다.

Claims (6)

  1. 반도체 기판 상에 드레인 또는 소스 선택 트랜지스터용 게이트를 형성한 후, 상기 게이트 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 포함한 전체 구조 상에 SAC 질화막, 제1 및 제2 층간 절연막을 순차적으로 형성하는 단계;
    콘택 형성용 마스크를 이용한 이온 주입 공정을 실시하여 상기 제2 층간 절연막 내에 불순물을 주입하여 상기 제2 층간 절연막의 식각률을 증가시키는 단계;
    상기 콘택 형성용 마스크를 이용한 식각 공정을 실시하여 상기 반도체 기판이 노출되도록 상기 제2 층간 절연막, 상기 제1 층간 절연막, 및 상기 SAC 질화막을 순차적으로 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 콘택 물질로 매립하여 콘택을 형성하는 단계를 포함하는 반도체 메모리 소자의 자기 정렬 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 스페이서는 산화막으로 형성하는 반도체 메모리 소자의 자기 정렬 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 이온 주입 공정은 1.0E14 ~ 1.0E15/cm3의 농도로 실시하는 반도체 메모리 소자의 자기 정렬 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 이온 주입 공정은 P, Br, As, 또는 BF2를 이용하여 실시하는 반도체 메모리 소자의 자기 정렬 콘택 형성 방법.
  5. 제 1 항에 있어서,
    상기 이온 주입 공정은 10KeV ~ 30KeV의 에너지를 이용하여 실시하는 반도체 메모리 소자의 자기 정렬 콘택 형성 방법.
  6. 제 1 항에 있어서,
    상기 이온 주입 공정의 이온 주입 각도는 80°~90°인 반도체 메모리 소자의 자기 정렬 콘택 형성 방법.
KR1020060059786A 2006-06-29 2006-06-29 반도체 메모리 소자의 자기 정렬 콘택 형성 방법 KR20080001373A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060059786A KR20080001373A (ko) 2006-06-29 2006-06-29 반도체 메모리 소자의 자기 정렬 콘택 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060059786A KR20080001373A (ko) 2006-06-29 2006-06-29 반도체 메모리 소자의 자기 정렬 콘택 형성 방법

Publications (1)

Publication Number Publication Date
KR20080001373A true KR20080001373A (ko) 2008-01-03

Family

ID=39213403

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060059786A KR20080001373A (ko) 2006-06-29 2006-06-29 반도체 메모리 소자의 자기 정렬 콘택 형성 방법

Country Status (1)

Country Link
KR (1) KR20080001373A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10128376B2 (en) 2016-10-06 2018-11-13 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US10593557B2 (en) 2017-11-27 2020-03-17 Samsung Electronics Co., Ltd. Methods of manufacturing a semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10128376B2 (en) 2016-10-06 2018-11-13 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US10593557B2 (en) 2017-11-27 2020-03-17 Samsung Electronics Co., Ltd. Methods of manufacturing a semiconductor device

Similar Documents

Publication Publication Date Title
KR100632634B1 (ko) 플래시 메모리 소자 및 그 제조 방법
CN100466293C (zh) 闪存器件及其制造方法
KR0155859B1 (ko) 플래쉬 메모리장치 및 그 제조방법
US20070166918A1 (en) Non-volatile memory device, and manufacturing method and programming method thereof
US7394696B2 (en) NAND type non-volatile memory device and method of forming the same
US9231113B2 (en) Flash memory with P-type floating gate
US7611946B2 (en) Method of fabricating a non-volatile memory device
US7355243B2 (en) Flash memory device and method for fabricating the same
KR20080001373A (ko) 반도체 메모리 소자의 자기 정렬 콘택 형성 방법
KR100557531B1 (ko) 반도체 소자 및 그 제조 방법
KR100650837B1 (ko) 낸드 플래쉬 메모리 소자 및 그의 제조방법
KR0183855B1 (ko) 플래쉬 메모리 장치 및 그 제조방법
KR100685880B1 (ko) 플래쉬 이이피롬 셀 및 그 제조방법
US6664164B2 (en) UV-programmed P-type Mask ROM and fabrication thereof
US7932147B2 (en) Flash memory device and manufacturing method of the same
KR20080103242A (ko) 비휘발성 메모리 소자의 제조방법
US20140070297A1 (en) Semiconductor storage device and fabrication method thereof
KR20100079159A (ko) 반도체 플래시 메모리 제조 방법, 이를 구현하기 위한 플래시 메모리 셀
KR20080004305A (ko) 플래시 메모리 소자의 제조방법
KR20090011220A (ko) 플래시 메모리 소자 및 이의 제조 방법
KR20090000444A (ko) 비휘발성 메모리 소자의 제조 방법
KR100798767B1 (ko) 플래시 메모리 소자의 제조방법
KR100702778B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20070067456A (ko) 플래쉬 메모리 소자 및 그의 제조방법
KR20060102193A (ko) 플래쉬 메모리 소자의 ｐｍｏｓ 트랜지스터 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination