KR20060102193A - 플래쉬 메모리 소자의 ｐｍｏｓ 트랜지스터 제조방법 - Google Patents

플래쉬 메모리 소자의 ｐｍｏｓ 트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 PMOS 트랜지스터 제조방법에 관한 것으로, 게이트와 오믹 콘택간 거리를 늘리고 오믹 콘택에 주입되는 이온의 농도를 낮추어 오믹 콘택에 주입된 이온의 게이트 주변으로의 확산을 줄임으로써 브레이크다운 전압(Breakdown Voltage) 강하 현상을 방지한다.
브레이크다운 전압, 오믹 콘택

Description

플래쉬 메모리 소자의 ＰＭＯＳ 트랜지스터 제조방법{Method for fabricating high voltage PMOS transistor in flash memory device}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 고전압 PMOS 트랜지스터의 제조공정 단면도
도 2는 게이트와 오믹 콘택간 거리에 따른 브레이크다운 전압(BV)을 나타낸 그래프
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 게이트
12 : 재산화막 13 : 저농도 p형 이온주입 영역
14 : 고농도 p형 이온주입 영역 15 : DDD 접합
16 : 스페이서 17 : 층간 절연막
18 : 콘택홀 19 : 오믹 콘택
20 : 플러그
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 플래쉬 메모리 소자에서 사용되는 고전압 PMOS 트랜지스터의 브레이크다운 전압(Breakdown Voltage : BV)을 향상시키기 위한 플래쉬 메모리 소자의 PMOS 트랜지스터 제조방법에 관한 것이다.
낸드 플래쉬(NAND flash) 소자에서 프로그램/소거(program/erase)시 고전압 바이어스(high voltage bias)를 사용한다. 이 고전압 바이어스를 셀에 공급하기 위해서는 워드라인(wordline)과 비트라인(bitline) 끝단에 고전압 트랜지스터(High Voltage transistor)를 위치시켜 원활하게 고전압을 공급해 주어야 한다.
원 셀(one cell)당 1비트(bit)를 저장하는 싱글 레벨 셀(Single Level Cell : 이하, SLC라 함)에서는 프로그래밍(programming)시 16V에서 19.5V까지 500mV 스텝으로 프로그래밍하고 있으나, 원 셀 당 2 비트 이상을 저장하는 멀티 레벨 셀(Multi Level Cell : MLC)에서는 셀 분포(Cell distribution)를 싱글 레벨 셀(Single Level Cell : SLC)에 비해 작게 가져가야 하므로, 공정 마진(margin)이 타이트(tight)한 문제점이 있다.
이와 같은 문제점을 해결하기 위하여, 멀티 레벨 셀(MLC)에서는 셀 문턱전압 분포 개선의 목적으로 고전압 PMOS 트랜지스터를 사용하고 있다.
고전압 PMOS 트랜지스터는 p형 반도체 기판내에 n웰(well)을 형성하고, 소자분리막을 형성하여 반도체 기판을 필드 영역과 활성영역으로 구분한 다음, 활성영역의 반도체 기판상에 게이트를 형성하고, 게이트 양측 반도체 기판내에 소오스 및 드레인 접합을 형성한다. 이때, 고농의 소오스 및 드레인 접합과 n웰간 농도 차이 에 의하여 브레이크다운 전압(Breakdown Voltage : BV)이 감소되게 되므로 상기 고농도의 소오스 및 드레인 접합과 n웰 사이에 저농도의 DDD(Double Doped Drain) 구조를 형성해야 한다.
그런 다음, 상기 게이트 양측면에 스페이서(spacer)를 형성하고, 전면에 층간절연막을 형성한 다음, 층간절연막에 상기 소오스 및 드레인 접합을 노출하는 콘택홀을 형성한다. 이어, 콘택 저항(Rc) 특성 확보를 위하여 상기 노출된 소오스 및 드레인 접합에 BF249 이온을 주입하여 오믹 콘택(ohmic contact)을 형성하고, 상기 콘택홀에 폴리실리콘 또는 금속의 도전막을 매립하여 플러그(plug)를 형성한다.
그러나, 위와 같은 고전압 PMOS 트랜지스터에서 오믹 콘택과 게이트간 스페이스(space)간 거리가 충분히 확보되지 않으면, 오믹 콘택에 주입된 BF249 이온이 이후 어닐(anneal) 공정시 게이트 에지부로 확산(diffusion)되어 브레이크다운 전압(BV)을 강하시키는 문제가 발생된다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 고전압 PMOS 트랜지스터의 브레이크다운 전압(BV) 마진을 향상시키기 위한 플래쉬 메모리 소자의 고전압 PMOS 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 브레이크다운 전압(BV) 마진을 향상시키어 멀티 레벨 셀(MLC)의 셀 문턱전압 분포를 감소시킬 수 있는 플래쉬 메모리 소자의 고전압 PMOS 트랜지스터 제조방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 고전압 PMOS 트랜지스터 제조방법은 반도체 기판상에 게이트를 형성하는 단계와, 상기 게이트 양측 반도체 기판내에 p형 도전형의 더블 도프트 드레인(DDD) 접합을 형성하는 단계;
전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 상기 게이트와 일정 간격을 갖는 상기 더블 도프트 드레인 접합을 노출하는 콘택홀을 형성하는 단계와, 상기 콘택홀 하부의 상기 더블 도프트 드레인 접합에 일정 농도를 갖는 p형 도전형 도펀트를 주입하여 브레이크다운 전압을 강하시키지 않는 오믹 콘택을 형성하는 단계와, 상기 콘택홀에 도전막을 매립하여 플러그를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 고전압 PMOS 트랜지스터의 제 조공정 단면도이다.
본 발명의 실시예에 따른 플래쉬 메모리 소자의 고전압 PMOS 트랜지스터 제조방법은 먼저, p형 도전형 반도체 기판(10)에 n웰(10a)을 형성하고, 소자분리 공정을 통해 반도체 기판(10)을 활성영역과 필드 영역으로 구분한다.
그런 다음, 도 1a에 도시하는 바와 같이 반도체 기판(10)상에 터널 산화막(11a), 플로팅 게이트용 폴리실리콘막(11b), 층간 유전막(11c), 컨트롤 게이트용 폴리실리콘막(11d)을 적층하고, 포토 및 식각 공정으로 상기 컨트롤 게이트용 폴리실리콘막(11d)과 층간 유전막(11c)과 플로팅 게이트용 폴리실리콘막(11b)을 선택 식각하여 게이트(11)를 형성한다.
이어, 상기 식각 공정시 상기 게이트(11)에 발생되는 데미지(damage)를 완화하기 위하여 재산화(reoxidation) 공정으로 상기 게이트(11)의 측면 및 상면에 재산화막(12)을 형성한다.
그리고 나서, p- 이온을 주입하여 상기 게이트(11) 양측 n웰(10a)내에 저농도 p형 이온주입 영역(13)을 형성한다. 상기 저농도 p형 이온주입 영역(13)은 n웰(10a)과 차후에 형성되는 고농도 p형 이온주입 영역간 농도차이로 인한 브레이크다운 전압(Breakdown Voltage : 이하, BV라 함) 감소 현상을 완화시키는 역할을 하는 것으로, 저농도의 도핑 레벨로 형성한다.
그런 다음, p+ 이온을 주입하여 상기 저농도 p형 이온주입 영역(13)내에 고농도 p형 이온주입 영역(14)을 형성한다.
이로써, 상기 저농도 p형 이온주입 영역(13)에 둘러싸인 고농도 p형 이온주 입 영역(14)으로 구성되는 DDD(Double Doped Drain) 접합(15)이 완성된다.
이어, 상기 게이트(11) 양측면에 스페이서(spacer)(16)를 형성하고, 상기 게이트(11)를 포함한 전면에 층간 절연막(17)을 형성한다.
상기 게이트(11)와 이후에 형성하는 오믹 콘택간 간격이 확보되지 않을 경우 브레이크다운 전압(BV)의 확보가 어려운 문제가 발생되는 바, 이러한 문제를 해결하기 위하여 도 1b에 도시하는 바와 같이 상기 층간 절연막(17)상에 포토레지스트(PR)를 도포하고 상기 포토레지스트(PR)를 패터닝하여 오믹 콘택 영역을 정의하되, 브레이크다운 전압(BV)이 강하되지 않도록 상기 게이트(11)와 오믹 콘택간 가리(A: 도 1c 참조)가 일정 거리 예를 들어, 0.5~5.0㎛가 되도록 상기 포토레지스트(PR) 패터닝 공정을 진행한다.
도 2는 게이트와 오믹 콘택간 거리에 따른 브레이크다운 전압을 나타낸 그래프로, 브레이크다운 전압(BV) 마진을 확보하기 위해서는 게이트와 오믹 콘택간 간격을 넓히는 방향으로 설계를 변경해야 함을 확인할 수 있다. 도 2에 따르면 20V의 브레이크다운 전압(BV)을 확보하기 위해서는 게이트와 오믹 콘택간 간격이 0.5~2.0㎛이 되어야 하고, 22V의 브레이크다운 전압(BV)을 확보하기 위해서는 게이트와 오믹 콘택간 간격이 0.5~5.0㎛이 되어야 한다.
이어, 패터닝된 포토레지스트(PR)를 마스크로 상기 층간 절연막(17)과 터널링 산화막(11a)을 식각하여 상기 DDD 접합(15)의 일부분을 노출하는 콘택홀(18)을 형성한다.
계속해서, 도 1c에 도시하는 바와 같이 상기 패터닝된 포토레지스트(PR)를 마스크로 상기 콘택홀(18) 하부의 노출된 DDD 접합(15)내에 BF249 이온을 주입하여 오믹 콘택(19)을 형성하되, 브레이크다운 전압(BV)이 강하되지 않도록 상기 BF249 이온의 농도를 일정 농도 예를 들어, 5.0E14~3.0E15ions/㎠가 되도록 한다.
이후, 상기 포토레지스트(PR)를 제거하고, 상기 콘택홀(18)을 포함한 전면에 폴리실리콘 또는 금속 등의 도전막을 증착하고 에치백 또는 CMP(Chemical Mechanical Polishing)하여 상기 콘택홀(18)내에 플러그(20)를 형성한다.
이상으로 본 발명에 따른 플래쉬 메모리 소자의 고전압 PMOS 트랜지스터 제조를 완료한다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 오믹 콘택의 농도를 낮추고 게이트와 오믹 콘택간 거리를 늘리어 열처리 공정시 오믹 콘택에 주입된 이온이 게이트 주변으로 확산되는 현상을 줄일 수 있으므로 브레이크다운 전압(BV) 마진을 향상시킬 수 있다.
둘째, 브레이크다운 전압 마진을 향상시킬 수 있으므로 플래쉬 메모리 소자의 멀티 레벨 셀(MLC)에서 셀 문턱전압 분포를 감소시킬 수 있다.
셋째, 셀 문턱전압 분포를 감소시킬 수 있으므로 공정 마진을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판상에 게이트를 형성하는 단계;
    상기 게이트 양측 반도체 기판내에 p형 도전형의 더블 도프트 드레인(DDD) 접합을 형성하는 단계;
    전면에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 상기 게이트와 일정 간격을 갖는 상기 더블 도프트 드레인 접합을 노출하는 콘택홀을 형성하는 단계;
    상기 콘택홀 하부의 상기 더블 도프트 드레인 접합에 일정 농도를 갖는 p형 도전형 도펀트를 주입하여 브레이크다운 전압을 강하시키지 않는 오믹 콘택을 형성하는 단계; 및
    상기 콘택홀에 도전막을 매립하여 플러그를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 PMOS 트랜지스터 제조방법.
  2. 제 1항에 있어서,
    상기 일정 간격은 0.5~5.0㎛인 것을 특징으로 하는 플래쉬 메모리 소자의 PMOS 트랜지스터 제조방법.
  3. 제 1항에 있어서,
    상기 일정 농도는 5.0E14~3.0E15ions/㎠인 것을 특징으로 하는 플래쉬 메모리 소자의 PMOS 트랜지스터 제조방법.
  4. 제 1항에 있어서,
    상기 p형 도전형 도펀트로 BF249를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 PMOS 트랜지스터 제조방법.
  5. 제 1항에 있어서,
    상기 p형 도전형 도펀트 주입시 이온주입 에너지는 10~50KeV인 것을 특징으로 하는 플래쉬 메모리 소자의 PMOS 트랜지스터 제조방법.
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