CN117119802A - 一种嵌入式闪存器件及其制作方法 - Google Patents
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Abstract
本发明提供一种嵌入式闪存器件及其制作方法，该嵌入式闪存器件包括P型衬底、N阱、P阱、栅极、P型源区及P型漏区，P型衬底包括高压区，N阱及P阱均位于高压区且P阱位于N阱内，栅极位于N阱上方且延伸至P阱上方，栅极包括从下往上依次层叠的第一栅介质层、N型浮栅层、第二栅介质层及N型逻辑栅层，N型逻辑栅层与N型浮栅层电连接，P型源区及P型漏区，分别位于N阱中及P阱中且P型源区与P型漏区分列于栅极的两侧。该嵌入式闪存器件的高压区具有LDPMOS，相对于常规嵌入式闪存器件而言，能够提高整体耐压性能以满足高压闪存需求，降低生产成本，并且，该器件的整体制作过程中能够节约一道mask工艺，降低生成成本。
Description
技术领域
本发明属于半导体器件结构及制造技术领域，涉及一种嵌入式闪存器件及其制作方法。
背景技术
闪存存储器(Flash)由于具有可多次进行数据写入、读取、擦除等操作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性内存元件。
请参阅图1，显示为一般闪存存储器的剖面结构示意图，典型的闪存存储器单元结构100中包括存储区101、高压区102及低压区103，其中，存储区101内包括控制晶体管及选择晶体管，选择晶体管用于选取进行存储操作的单元结构，选取后对与选择晶体管对应的控制晶体管进行数据写或擦除等存储操作，其中，选择晶体管包括选择栅极(SelectedGate，简称SG)，控制晶体管包括浮栅(Floating Gate，简称FG)和位于浮栅上方的控制栅(Control Gate，简称CG)，浮栅与衬底之间以及浮栅与控制栅之间均采用隔离层实现电隔离，当对闪存存储器单元进行数据写入和擦除时，通过控制栅、源极、漏极和擦除栅极的电压，使得电子注入到浮栅中或使得电子从浮栅中拉出，高压区102(具有多个高压晶体管)及低压区103(具有多个低压晶体管)用于实现驱动等功能。而存储单元器件在进行擦除或编程操作时，SG上分别会施加正向或负向的高压，因此，通常对存储区内晶体管的栅氧层的厚度进行控制以满足SG的高压性能需求，但是，即使对存储区晶体管栅氧层的厚度进行控制，对于闪存器件的整体耐压性能的改善效果有限，仍不能满足高压闪存的性能需求。
因此，如何提供一种嵌入式闪存器件及其制作方法，以实现通过对高压区内的晶体管结构进行改进以进一步提高嵌入式闪存器件的整体耐压性能，成为本领域技术人员亟待解决的一个重要技术问题。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种嵌入式闪存器件及其制作方法，用于解决现有技术中嵌入式闪存器件的整体耐压性能有待改善的问题。
为实现上述目的及其他相关目的，本发明提供一种嵌入式闪存器件，包括：
P型衬底，包括高压区；
N阱及P阱，位于所述P型衬底中，所述N阱及P阱均位于所述高压区且所述P阱位于所述N阱内；
栅极，位于所述P型衬底上，所述栅极位于所述N阱上方且所述栅极还延伸至所述P阱上方，所述栅极包括从下往上依次层叠的第一栅介质层、N型浮栅层、第二栅介质层及N型逻辑栅层，所述N型逻辑栅层与所述N型浮栅层电连接；
P型源区及P型漏区，位于所述P型衬底中，所述P型源区位于所述N阱中，所述P型漏区位于所述P阱中，且所述P型源区与所述P型漏区分列于所述栅极的两侧。
可选地，所述N型浮栅层包括N型掺杂多晶硅层，所述N型逻辑栅层包括N型掺杂多晶硅层。
可选地，所述第一栅介质层包括氧化硅层，所述第二栅介质层包括氧化硅层-氮化硅层-氧化硅叠层结构。
可选地，所述N型逻辑栅层贯穿至少一部分所述第二栅介质层以与所述N型浮栅层电连接。
可选地，还包括间隔设置的第一浅沟槽隔离结构及第二浅沟槽隔离结构，所述第一浅沟槽隔离结构位于所述N阱的相对两侧，所述第二浅沟槽隔离结构位于所述P阱内且位于所述栅极的下方。
可选地，还包括P型掺杂层，所述P型掺杂层位于所述N阱的上表层且所述P型掺杂层位于P型源区与所述P型漏区之间，所述P型掺杂层的掺杂浓度低于所述P型源区的掺杂浓度。
可选地，所述衬底还包括存储区及低压区，所述高压区及所述低压区均位于所述存储区的外围，其中，所述存储区形成有存储器件，所述低压区形成有低压器件。
本发明还提供一种嵌入式闪存器件的制作方法，包括以下步骤：
提供一P型衬底，所述P型衬底包括高压区；
形成N阱及P阱于所述P型衬底中，所述N阱及P阱均位于所述高压区且所述P阱位于所述N阱内；
形成栅极于所述P型衬底上，所述栅极位于所述N阱上方且所述栅极还延伸至所述P阱上方，所述栅极包括从下往上依次层叠的第一栅介质层、N型浮栅层、第二栅介质层及N型逻辑栅层，所述N型逻辑栅层与所述N型浮栅层电连接；
形成P型源区及P型漏区于所述P型衬底中，所述P型源区位于所述N阱中，所述P型漏区位于所述P阱中，且所述P型源区与所述P型漏区分列于所述栅极的两侧。
可选地，还包括形成P型掺杂层的步骤，所述P型掺杂层位于所述N阱的上表层且所述P型掺杂层位于所述P型源区与所述P型漏区之间，所述P型掺杂层的掺杂浓度低于所述P型源区的掺杂浓度。
可选地，所述P型衬底还包括存储区及低压区，所述高压区及所述低压区均位于所述存储区的外围，还包括形成存储器件于所述存储区的步骤及形成低压器件于所述存储区的步骤。
如上所述，本发明的嵌入式闪存器件中高压区具有LDPMOS，相对于常规嵌入式闪存器件而言，整体耐压能力得到有效提高，满足高压闪存需求，且其整体制作过程中能够节约一道mask工艺，降低生产成本，降低生产成本。本发明的嵌入式闪存器件的制作方法，能够制作得到高压区具有LDPMOS的嵌入式闪存器件，整体耐压能力得到有效改善，且制作工艺简单，易于实现大规模低成本生产。
附图说明
图1显示为一般闪存存储器的剖面结构示意图。
图2显示为本发明的嵌入式闪存器件在第一方向上的局部剖面结构示意图。
图3显示为本发明的嵌入式闪存器件在第二方向上的局部剖面结构示意图。
图4显示为本发明的嵌入式闪存器件的制作方法的步骤流程图。
图5显示为本发明的嵌入式闪存器件的制作方法中形成刻蚀窗口后所得结构的剖面示意图。
图6显示为本发明的嵌入式闪存器件的制作方法中形成浅沟槽结构后所得结构的剖面示意图。
图7显示为本发明的嵌入式闪存器件的制作方法中形成第一浅沟槽隔离结构及第二浅沟槽隔离结构后所得结构的剖面示意图。
图8显示为本发明的嵌入式闪存器件的制作方法中形成N阱及P阱后所得结构的剖面示意图。
图9显示为本发明的嵌入式闪存器件的制作方法中形成N型浮栅层后所得结构的剖面示意图。
图10显示为本发明的嵌入式闪存器件的制作方法中形成N型逻辑栅层后所得结构的剖面示意图。
图11显示为本发明的嵌入式闪存器件的制作方法中形成栅极侧墙后所得结构的剖面示意图。
元件标号说明：100闪存器件，101存储区，102高压区，102a位于HVNW内的PMOS，102b位于HVPW内的NMOS，102c位于TW内的NMOS，103低压区，1P型衬底，10高压区，11第一浅沟槽隔离结构，12第二浅沟槽隔离结构，13N阱，14P阱，15栅极，151第一栅介质层，152N型浮栅层，153第二栅介质层，154N型逻辑栅层，16栅极侧墙，17P型源区，18P型漏区，S1～S4步骤。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
基于对背景技术中介绍的单纯对选择晶体管的栅氧层厚度进行改善仍旧不能满足高压闪存性能需求的问题进行分析和实验后发现，在闪存器件工作过程中，除了选择晶体管上会施加高压之外，由于在擦除和编程操作之前需传送高压到SG，因此SG相关的外围电路(如解码电路、驱动电路)中的器件同样需要具备耐高压能力，因此，可以通过对高压区所具有的晶体管结构进行改进以提高嵌入式闪存器件的整体耐压性能，具体的技术方案如下所述。
实施例一
本实施例提供一种嵌入式闪存器件，请参阅图2，显示为该嵌入式闪存器件在第一方向上的局部剖面结构示意图(对应LDPMOS处)，具体包括P型衬底1(图2中未显示)、N阱13、P阱14、栅极15及P型源区17、P型漏区18，请结合参阅图3，显示为该嵌入式闪存器件在第二方向上的局部剖面结构示意图(第二方向垂直于第一方向)。
具体的，所述P型衬底1包括高压区10；所述N阱13及所述P阱14均位于所述P型衬底1的所述高压区10且所述P阱14位于所述N阱13内；所述栅极15位于所述P型衬底1上，所述栅极15位于所述N阱13上方且所述栅极15还延伸至所述P阱14上方，所述栅极15包括从下往上依次层叠的第一栅介质层151、N型浮栅层152、第二栅介质层153及N型逻辑栅层154，所述N型逻辑栅层154与所述N型浮栅层152电连接；所述P型源区17及所述P型漏区18均位于所述P型衬底1中，所述P型源区17位于所述N阱13中，所述P型漏区18位于所述P阱14中，且所述P型源区17与所述P型漏区18分列于所述栅极15的两侧。
具体的，本实施例中在常规嵌入式闪存器件的结构基础上新增LDPMOS(图2所示结构)，能够利用LDPMOS具有较高击穿电压的电学特性，在进行器件的擦除操作时，由于进行存储单元的选择时需要更高的电压，耐压性能高，电路设计会比较简单(可以根据需要选择具有较高击穿电压的LDPMOS或其他击穿电压稍低的晶体管)，此外，新增LDPMOS对存储单元特性会有改善，具体而言是对erase disturb会有改善，erase disturb指的是：擦除操作是将衬底接高压(如20V)，使位线浮置，被选中的控制栅晶体管的控制栅接0V，而未被选中的控制栅晶体管则浮置并连接到高电压以防止不违背选中的cell被擦除，但如果擦写过程出现漏电，瞬时电流将可能造成未被选择的block被擦除。
作为示例，所述N型浮栅层152包括N型掺杂多晶硅层，所述N型逻辑栅层154包括N型掺杂多晶硅层，也就是所述栅极15的浮栅层及逻辑栅层的材料均包括多晶硅。
作为示例，所述第一栅介质层151包括氧化硅层，所述第二栅介质层153包括氧化硅层-氮化硅层-氧化硅叠层结构(ONO层)。
作为示例，所述N型逻辑栅层154贯穿至少一部分所述第二栅介质层153以与所述N型浮栅层152电连接。即在形成所述N型逻辑栅层154之前，进行刻蚀以形成至少贯穿所述第二栅介质层153的接触孔(图2中未标识)，后续在形成所述N型逻辑栅层154的过程中，所述N型逻辑栅层154填充进入所述接触孔内与所述N型浮栅层152连接，本实施中所述接触孔还贯穿至少一部分所述N型浮栅层152，而在其他实施例中所述接触孔也可仅贯穿所述第二栅介质层153以显露一部分N型浮栅层152即可，在满足所述N型逻辑栅层154与所述N型浮栅层152电连接的前提下，所述接触孔的宽度及深度可基于实际需要进行合理设置。
作为示例，该嵌入式闪存器件还包括间隔设置的第一浅沟槽隔离结构11及第二浅沟槽隔离结构12，所述第一浅沟槽隔离结构11位于所述N阱13的相对两侧，所述第二浅沟槽隔离结构12位于所述P阱14内且位于所述栅极15的下方。所述第一浅沟槽隔离结构11的作用是用于隔离所述LDPMOS与所述P型衬底1中的其他区域，所述第二浅沟槽隔离结构12的作用充当耐压结构，进一步提高器件的耐压性能。
作为示例，该嵌入式闪存器件还包括P型掺杂层(图2中未显示)，所述P型掺杂层位于所述N阱13的上表层且所述P型掺杂层位于所述P型源区17与所述P型漏区18之间，所述P型掺杂层的掺杂浓度低于所述P型源区17的掺杂浓度。所述P型掺杂层的作用是作为埋层沟道，也就是本实施例中位于高压区10形成的上述晶体管结构为具有P型埋沟的LDPMOS。
作为示例，请结合参阅图1，所述衬底还包括存储区及低压区，所述高压区10(相当于图1中所示102)及所述低压区均位于所述存储区的外围，其中，所述存储区形成有存储器件(包括选择晶体管和控制晶体管)，所述低压区形成有低压器件(包括低压PMOS和低压NMOS)。同样，所述高压区10包括高压PMOS(位于HVNW内的PMOS，如图1中所示102a)和高压NMOS(包括位于HVPW内的NMOS和位于TW内的NMOS，如图1中所示102b和102c)，其中，所述存储区用于实现数据的存储、写入及擦除，所述高压区10用于形成存储单元控制电路从而控制所述存储区内存储晶体管的写入及擦除，其中位于TW(三重阱，P衬底作为第一阱、位于P衬底内的深N阱作为第二阱、位于深N阱内的P阱作为第三阱)内的NMOS用于施加负压，由于其具有三个阱区，加负压在P型衬底和HVPW之间由于存在HVNW，不会与P型衬底之间产生漏电流，所述低压区作为主逻辑电路，也就是，所述高压区10及所述低压区作为所述存储区域的外围电路，为所述存储区域提供驱动力。并且，所述存储区与所述高压区10内的各晶体管的栅极15均为叠层栅结构(即包括浮栅层和逻辑栅层)。
具体的，通常情况下，所述高压区10包括位于TW内的NMOS，该NMOS具有表面沟道且其浮栅层与沟道区之间功函数的差异，该NMOS的阈值电压并不能满足实际性能需要，还需要一道对沟道区最表面进行离子注入以调整阈值电压的工艺步骤，而在离子注入调阈值电压的过程中，需要采用一层掩膜版以定义待注入区域，而本实施例中由于在所述高压区10制作LDPMOS并对其浮栅层和逻辑栅层进行N+注入，制作得到的晶体管直接满足阈值电压数值范围，并且闪存器件的整体耐压能力得到有效提升，满足高压闪存需求，而相对于常规技术而言可以省略调整阈值电压的步骤，能够节约制作成本，此外，由于在存储器件的其他区域(存储区和/或低压区)制作晶体管时同样需要进行不同导电类型的离子注入，虽然浮栅层与源漏区的掺杂元素电性相反，但由于在整个嵌入式闪存器件的制作过程中还包括对其他晶体管进行N+注入，因此，在对浮栅层和逻辑栅层进行离子注入时也不会额外增加一道mask，不会增加额外的制作成本。
本实施例的嵌入式闪存器件中高压区具有LDPMOS，相对于常规嵌入式闪存器件而言，整体耐压能力得到有效提高，满足高压闪存需求，并且整体制作过程能够减少一道mask工艺，降低生产成本。
实施例二
本实施例提供一种嵌入式闪存器件的制作方法，请参阅图4，显示为该制作方法的步骤流程图，具体包括以下步骤：
S1：提供一P型衬底，所述P型衬底包括高压区；
S2：形成N阱及P阱于所述P型衬底中，所述N阱及P阱均位于所述高压区且所述P阱位于所述N阱内；
S3：形成栅极于所述P型衬底上，所述栅极位于所述N阱上方且所述栅极还延伸至所述P阱上方，所述栅极包括从下往上依次层叠的第一栅介质层、N型浮栅层、第二栅介质层及N型逻辑栅层，所述N型逻辑栅层与所述N型浮栅层电连接；
S4：形成P型源区及P型漏区于所述P型衬底中，所述P型源区位于所述N阱中，所述P型漏区位于所述P阱中，且所述P型源区与所述P型漏区分列于所述栅极的两侧。
请参阅图5，执行步骤S1，提供一P型衬底1，所述P型衬底1包括高压区10；
作为示例，所述P型衬底1还包括存储区及低压区，所述高压区10及所述低压区均位于所述存储区的外围，所述存储区用于制作存储器件，所述低压区用于制作低压器件。
作为示例，请参阅图5及图7，还包括形成第一浅沟槽隔离结构11及第二浅沟槽隔离结构12的步骤，所述第一浅沟槽隔离结构11与所述第二浅沟槽隔离结构12可同时制作得到或分步制作得到，本实施中所述第一浅沟槽隔离结构11与所述第二浅沟槽隔离结构12同时制作得到，能够节约工艺步骤。如图5所示，依次形成氧化垫层(图5中未标识)、硬掩膜层(图5中未标识)及光刻胶层(图5中未标识)于所述P型衬底1的表面，并图形化所述光刻胶层以形成多个刻蚀窗口(图5中未标识)；如图6所示，基于所述刻蚀窗口对所述P型衬底1进行刻蚀以得到多个浅沟槽结构并去除图形化后的所述光刻胶层；如图7所示，形成隔离层(图7中未标识)于所述P型衬底1上，所述隔离层还填充进所述浅沟槽中；平坦化所述隔离层以使所述隔离层的上表面与所述硬掩膜层(图7中未显示)的上表面平齐，去除刻蚀后的所述硬掩膜层及所述氧化垫层以得到浅沟槽隔离结构，所述浅沟槽隔离结构包括第一浅沟槽隔离结构11及第二浅沟槽隔离结构12，其中，第一浅沟槽隔离结构11位于后续形成的N阱13的相对两侧，第二浅沟槽隔离结构12位于后续形成的所述P阱14内且位于后续形成的所述栅极15的下方。
请参阅图8，执行步骤S2，形成N阱13及P阱14于所述P型衬底1中，所述N阱13及P阱14均位于所述高压区10且所述P阱14位于所述N阱13内。在形成有所述第一浅沟槽隔离结构1111及第二浅沟槽隔离结构12的情况下，以两个所述第一浅沟槽隔离结构11为基准，对两个所述第一浅沟槽隔离结构11之间的区域进行离子注入以形成所述N阱13，需要注意的是，在进行离子注入形成P阱14时，由于第二浅沟槽隔离结构12的设置对离子注入形成P阱14时会造成一定的影响，因此，需要控制离子注入时的剂量及能量以形成所述P阱14使得所述第二浅沟槽隔离结构12完全位于所述P阱14中，避免对源漏之间的导电通道造成不利影响。
作为示例，该制作方法还包括形成P型掺杂层(图中未显示)的步骤，所述P型掺杂层位于所述N阱13的上表层且所述P型掺杂层位于所述P型源区17与所述P型漏区18之间，所述P型掺杂层的掺杂浓度低于所述P型源区17的掺杂浓度。
请参阅图9至图11，执行步骤S3，形成栅极15于所述P型衬底1上，所述栅极15位于所述N阱13上方且所述栅极15还延伸至所述P阱14上方，所述栅极15包括从下往上依次层叠的第一栅介质层151、N型浮栅层152、第二栅介质层153及N型逻辑栅层154，所述N型逻辑栅层154与所述N型浮栅层152电连接。
作为示例，所述N型逻辑栅层154贯穿至少一部分所述第二栅介质层153以与所述N型浮栅层152电连接。
如图9所示，形成第一介质层于所述衬P型底的上表面，并通过自对准工艺形成第一N型多晶硅层于所述第一介质层上，对所述第一N型多晶硅层及所述第一介质层进行刻蚀以形成第一栅介质层151及所述N型浮栅层152；如图10所示，形成第二介质层，所述第二介质层覆盖所述N型浮栅层152及至少一部分所述P型衬底1的上表面；进行接触孔于所述第二介质层中，所述接触孔贯穿所述第二介质层以显露所述N型浮栅层152的至少一部分；形成第二多晶硅层于所述第二介质层上方，所述第二多晶硅层还填充进所述接触孔内与所述N型浮栅层152连接；进行刻蚀并对所述第二多晶硅层进行N型离子注入以形成所述第二栅介质层153及所述N型逻辑栅层154。
作为示例，请参阅图11，还包括形成栅极侧墙16的步骤，所述栅极侧墙16位于所述栅极15的相对两侧，所述栅极侧墙16能够为后续进行离子注入形成源区及漏区的过程中提供掩膜作用，防止掺杂元素进入沟道区，对器件电学性能造成影响。
再请参阅图2，执行步骤S4，形成P型源区17及P型漏区18于所述P型衬底1中，所述P型源区17位于所述N阱13中，所述P型漏区18位于所述P阱14中，且所述P型源区17与所述P型漏区18分列于所述栅极15的两侧。即形成所述P型源区17及P型漏区18之后，所述栅极15横跨于所述P型源区17及所述P型漏区18之间以实现通过电压调控形成导电沟道。
作为示例，该制作方法还包括形成存储器件于所述存储区的步骤及形成低压器件于所述存储区的步骤，制作存储器件及低压器件与上述LDPMOS的制作同步进行。
本实施例的嵌入式闪存器件的制作方法，能够制作得到高压区具有LDPMOS的嵌入式闪存器件，整体耐压能力得到有效改善，满足高压性能需求，且在整体器件制作过程中能够节约一道mask工艺，有效降低制作成本。
综上所述，本发明的嵌入式闪存器件中高压区具有LDPMOS，相对于常规嵌入式闪存器件而言，整体耐压能力得到有效提高，满足高压闪存需求，并且整体制作过程能够减少一道mask工艺，降低生产成本。本发明的嵌入式闪存器件的制作方法，能够制作得到高压区晶体管为LDPMOS的嵌入式闪存器件，整体耐压能力得到有效改善，且制作工艺简单，易于实现大规模低成本生产。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种嵌入式闪存器件，其特征在于，包括：
P型衬底，包括高压区；
N阱及P阱，位于所述P型衬底中，所述N阱及P阱均位于所述高压区且所述P阱位于所述N阱内；
栅极，位于所述P型衬底上，所述栅极位于所述N阱上方且所述栅极还延伸至所述P阱上方，所述栅极包括从下往上依次层叠的第一栅介质层、N型浮栅层、第二栅介质层及N型逻辑栅层，所述N型逻辑栅层与所述N型浮栅层电连接；
P型源区及P型漏区，位于所述P型衬底中，所述P型源区位于所述N阱中，所述P型漏区位于所述P阱中，且所述P型源区与所述P型漏区分列于所述栅极的两侧。
2.根据权利要求1所述的嵌入式闪存器件，其特征在于：所述N型浮栅层包括N型掺杂多晶硅层，所述N型逻辑栅层包括N型掺杂多晶硅层。
3.根据权利要求2所述的嵌入式闪存器件，其特征在于：所述第一栅介质层包括氧化硅层，所述第二栅介质层包括氧化硅层-氮化硅层-氧化硅叠层结构。
4.根据权利要求1所述的嵌入式闪存器件，其特征在于：所述N型逻辑栅层贯穿至少一部分所述第二栅介质层以与所述N型浮栅层电连接。
5.根据权利要求1所述的嵌入式闪存器件，其特征在于：还包括间隔设置的第一浅沟槽隔离结构及第二浅沟槽隔离结构，所述第一浅沟槽隔离结构位于所述N阱的相对两侧，所述第二浅沟槽隔离结构位于所述P阱内且位于所述栅极的下方。
6.根据权利要求1所述的嵌入式闪存器件，其特征在于：还包括P型掺杂层，所述P型掺杂层位于所述N阱的上表层且所述P型掺杂层位于P型源区与所述P型漏区之间，所述P型掺杂层的掺杂浓度低于所述P型源区的掺杂浓度。
7.根据权利要求1所述的嵌入式闪存器件，其特征在于：所述衬底还包括存储区及低压区，所述高压区及所述低压区均位于所述存储区的外围，其中，所述存储区形成有存储器件，所述低压区形成有低压器件。
8.一种嵌入式闪存器件的制作方法，其特征在于，包括以下步骤：
提供一P型衬底，所述P型衬底包括高压区；
形成N阱及P阱于所述P型衬底中，所述N阱及P阱均位于所述高压区且所述P阱位于所述N阱内；
形成栅极于所述P型衬底上，所述栅极位于所述N阱上方且所述栅极还延伸至所述P阱上方，所述栅极包括从下往上依次层叠的第一栅介质层、N型浮栅层、第二栅介质层及N型逻辑栅层，所述N型逻辑栅层与所述N型浮栅层电连接；
形成P型源区及P型漏区于所述P型衬底中，所述P型源区位于所述N阱中，所述P型漏区位于所述P阱中，且所述P型源区与所述P型漏区分列于所述栅极的两侧。
9.根据权利要求8所述的嵌入式闪存器件的制作方法，其特征在于：还包括形成P型掺杂层的步骤，所述P型掺杂层位于所述N阱的上表层且所述P型掺杂层位于所述P型源区与所述P型漏区之间，所述P型掺杂层的掺杂浓度低于所述P型源区的掺杂浓度。
10.根据权利要求8所述的嵌入式闪存器件的制作方法，其特征在于：所述P型衬底还包括存储区及低压区，所述高压区及所述低压区均位于所述存储区的外围，还包括形成存储器件于所述存储区的步骤及形成低压器件于所述存储区的步骤。
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|---|---|---|---|
| CN202311238281.XA CN117119802A (zh) | 2023-09-22 | 2023-09-22 | 一种嵌入式闪存器件及其制作方法 |
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|---|---|---|---|---|
| CN117457747A (zh) * | 2023-12-22 | 2024-01-26 | 粤芯半导体技术股份有限公司 | 一种嵌入式闪存工艺的demos结构及其制备方法 |
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2023
- 2023-09-22 CN CN202311238281.XA patent/CN117119802A/zh active Pending
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| CN117457747B (zh) * | 2023-12-22 | 2024-06-04 | 粤芯半导体技术股份有限公司 | 一种嵌入式闪存工艺的demos结构及其制备方法 |
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