CN117457747A - 一种嵌入式闪存工艺的demos结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种嵌入式闪存工艺的DEMOS结构及其制备方法，包结构括：介质隔离层；设置于介质隔离层上方的逻辑栅；设置于介质隔离层下方的浮栅；将介质隔离层、逻辑栅和浮栅的一侧进行包裹并延伸的硅化物；设置于延伸部分硅化物上方的接触孔；其中，嵌入式闪存工艺的DEMOS结构有P型DEMOS结构和N型DEMOS结构。本发明的技术方案通过介质隔离层、设置于介质隔离层上方的逻辑栅以及设置于介质隔离层下方的浮栅，能够有效且可靠地使DEMOS在嵌入式闪存工艺的实现，无需额外通过制备闪存的工艺流程，即可直接在DEMOS结构生成过程中直接实现闪存的嵌入，提高了DEMOS结构的整合性，同时也简化了制备工艺。
Description
技术领域
本发明涉及微电子技术领域，尤其涉及一种嵌入式闪存工艺的DEMOS结构及其制备方法。
背景技术
BCD工艺是一种将Bipolar、CMOS和DEMOS三种工艺整合在一起的系列工艺技术，也被称为单片集成工艺技术。随着集成电路工艺的进一步发展，BCD工艺已经成为集成电路的主流制造技术。
而随着MCU的需求不断增长，基于MCU加BCD工艺的需求逐渐增加，而目前并没有能够有效且可靠地使DEMOS在嵌入式闪存工艺的实现方法，同时现有的DEMOS结构需要额外通过制备闪存的工艺流程，才能实现MCU加BCD工艺的实现，导致DEMOS的制备工艺复杂、产量产率无法提高，同时也导致了DEMOS结构的整合性低的问题。
发明内容
本发明提供了一种嵌入式闪存工艺的DEMOS结构及其制备方法，以解决现有技术中DEMOS在嵌入式闪存工艺无法实现、制备工艺复杂、DEMOS结构的整合性低的技术问题。
为了解决上述技术问题，本发明实施例提供了一种嵌入式闪存工艺的DEMOS结构，包括：
介质隔离层；
设置于所述介质隔离层上方的逻辑栅；
设置于所述介质隔离层下方的浮栅。
作为优选方案，还包括：
将所述介质隔离层、所述逻辑栅和所述浮栅的一侧进行包裹并延伸的硅化物；
设置于延伸部分硅化物上方的接触孔。
作为优选方案，还包括：
设置于所述浮栅下方的第一高电压P型阱和N型漂移区；
所述第一高电压P型阱上方还设置有高电压N型轻掺杂漏极、P型重掺杂区域以及设置于所述高电压N型轻掺杂漏极中上方的N型重掺杂区域；
所述N型漂移区上方还设置有N型重掺杂区域；
所述P型重掺杂区和所述N型重掺杂区域上面均设置有接触孔。
作为优选方案，所述N型漂移区下方设置有离子注入掩膜区；其中，所述离子注入掩膜区与所述N型漂移区的长度相同。
作为优选方案，所述离子注入掩膜区与所述N型漂移区的一侧还设置有第二高电压P型阱；所述第二高电压P型阱上方也设置有P型重掺杂区；
所述第二高电压P型阱的另一侧还设置有N型DEMOS高电压N型阱；所述N型DEMOS高电压N型阱上方也设置有N型重掺杂区。
作为优选方案，所述第一高电压P型阱、所述离子注入掩膜区、所述第二高电压P型阱和所述N型DEMOS高电压N型阱的下方均设置有深N型阱结构。
作为优选方案，还包括：
设置于所述浮栅下方的第一高电压N型阱和P型漂移区；
所述第一高电压N型阱上方还设置有高电压P型轻掺杂漏极、N型重掺杂区域以及设置于所述高电压P型轻掺杂漏极中上方的P型重掺杂区域；
所述P型漂移区上方还设置有P型重掺杂区域；
所述N型重掺杂区和所述P型重掺杂区域上面均设置有接触孔。
作为优选方案，所述P型漂移区的一侧还设置有第二高电压N型阱；所述第二高电压N型阱上方也设置有N型重掺杂区；
所述第二高电压N型阱的另一侧还设置有P型DEMOS高电压P型阱；所述P型DEMOS高电压P型阱上方也设置有P型重掺杂区。
作为优选方案，所述第一高电压N型阱、所述第二高电压N型阱和所述P型DEMOS高电压P型阱的下方均设置有深N型阱结构。
相应地，本发明还提供一种嵌入式闪存工艺的DEMOS结构的制备方法，用于执行如上任意一项所述的嵌入式闪存工艺的DEMOS结构，包括：
依次执行构建DEMOS结构的有源区、深N型阱结构、高电压N型阱、高电压P型阱以及存储区，并对存储区进行注入与阈值调节；
构建DEMOS结构的N型漂移区或P型漂移区，并再依次构建浮栅、低电压N型阱、低电压P型阱、介质隔离层、逻辑栅、控制栅、高电压N型轻掺杂漏极和/或高电压P型轻掺杂漏极、低电压N型轻掺杂漏极和/或低电压P型轻掺杂漏极、控制栅的源漏区、N型重掺杂区、P型重掺杂区、硅化物和接触孔，从而完成DEMOS结构的制备。
相比于现有技术，本发明实施例具有如下有益效果：
本发明的技术方案通过介质隔离层、设置于介质隔离层上方的逻辑栅以及设置于介质隔离层下方的浮栅，能够实现将闪存直接嵌入至DEMOS结构之中，无需额外在制备DEMOS结构之外，再进行闪存工艺的制备，提高了整体DEMOS结构的整合性。
进一步地，本发明通过依次构建DEMOS中的各个结构，能够可靠且高效地实现以嵌入式闪存工艺构建出DEMOS结构，从而能够直接在DEMOS结构中嵌入浮栅，使得闪存工艺直接在DEMOS结构中构建，避免了额外进行闪存的制备，同时嵌入闪存工艺的DEMOS结构也减少了掩膜板层数，以实现整体结构的一体性，而目前并没有相关的技术方案能够通过嵌入式闪存工艺实现DEMOS结构的制备，而本发明能够有效地提高存储器的可靠性和稳定性，同时也能够简化DMOS结构的制备工艺。
附图说明
图1：为本发明实施例所提供的一种嵌入式闪存工艺的DEMOS结构的示意图；
图2：为本发明实施例所提供的NDEMOS的结构示意图；
图3：为本发明实施例所提供的PDEMOS的结构示意图；
图4：为本发明实施例所提供的一种嵌入式闪存工艺的DEMOS结构的制备方法的流程图；
其中，说明书附图的附图标记如下：
介质隔离层1、逻辑栅2、浮栅3、硅化物4、接触孔5、第一高电压P型阱6、N型漂移区7、高电压N型轻掺杂漏极8、P型重掺杂区域9、N型重掺杂区域10、离子注入掩膜区11、第二高电压P型阱12、N型DEMOS高电压N型阱13、深N型阱结构14、第一高电压N型阱15、P型漂移区16、高电压P型轻掺杂漏极17、第二高电压N型阱18、P型DEMOS高电压P型阱19。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
请参照图1，为本发明实施例提供的一种嵌入式闪存工艺的DEMOS结构，包括：介质隔离层1；设置于所述介质隔离层1上方的逻辑栅2；设置于所述介质隔离层1下方的浮栅3。
需要说明的是，介质隔离层1（ONO，Oxide+SiN+Oxide），是一种由氧化硅、氮化硅和氧化硅三层交替组成的结构，其主要的功能是在芯片的不同部分之间提供电气隔离，以保护芯片免受机械损伤和腐蚀。在本实施例中，介质隔离层1能够对逻辑栅2和浮栅3进行电气隔离，避免逻辑栅2以及浮栅3中存储的电荷在两者之间发生迁移。
需要说明的是，逻辑栅2主要起到控制电流的作用，通过给金属层的栅极和隔着氧化层的源极施加电压，产生电场效应来控制半导体导电沟道开关的MOS管，并且逻辑栅2的电压可以调节MOS管的阈值电压，达到阈值反型点时所需要的栅压。而浮栅3主要用于电荷的存储，在逻辑栅2极下的绝缘层之间加入了一层浮栅3，能够将电子长时间存储在浮栅3中，且通过读取浮栅3中存储电荷的大小可以识别不同的数据，此外，浮栅3还改变了MOS管的阈值电压，从而改变了MOS管的外部特性。
进一步地，在本实施例中，浮栅3用于实现闪存MCU的作用，具体地，浮栅3是实现闪存存储功能的关键部分，因此通过将浮栅3设置于DEMOS结构之中，能够实现将MCU和BCD工艺之间的整合，从而能够在制备DEMOS结构的过程中，直接一体化制备闪存嵌入的DEMOS结构，从而能够简化现有DEMOS结构与MCU分开制备的流程，降低了制备复杂性，同时也提高了制备效率。
作为本实施例的优选方案，DEMOS结构还包括：
将所述介质隔离层1、所述逻辑栅2和所述浮栅3的一侧进行包裹并延伸的硅化物4；设置于延伸部分硅化物4上方的接触孔5。
需要说明的是，硅化物4（SAB，salicideblock）用于保护硅片表面，同时也将不需要生长的硅化金属区域进行保护。在本实施例中，硅化物4将介质隔离层1、逻辑栅2和浮栅3的一侧进行包裹，并在N型漂移区7的上方进行延伸，从而在延伸部分设置有接触孔5，进而为后续的金属链接做准备。
需要说明的是，嵌入式闪存工艺中的DEMOS结构包括有N型DEMOS结构和P型DEMOS结构,而作为本实施例的优选方案，请参阅图2，嵌入式闪存工艺中的NDEMOS结构（N型DEMOS结构）还包括：
设置于所述浮栅3下方的第一高电压P型阱6和N型漂移区7；所述第一高电压P型阱6上方还设置有高电压N型轻掺杂漏极8、P型重掺杂区域9以及设置于所述高电压N型轻掺杂漏极8中上方的N型重掺杂区域10；所述N型漂移区7上方还设置有N型重掺杂区域10；所述P型重掺杂区和所述N型重掺杂区域10上面均设置有接触孔5。
在本实施例中，浮栅3下方的第一高电压P型阱6（HVPW）和N型漂移区7（NDrift）之间存在空隙距离。其中，浮栅3与第一高电压P型阱6之间接触部分的长度为LCH（channellength），即在多晶硅栅极下的沟道长度；中间空隙距离为阱和漏极延伸段之间的长度（LA）；浮栅3与N型漂移区7之间接触部分的长度为WH（widthofdrain），即在多晶硅栅极下的漏极宽度。整个介质隔离层1、逻辑栅2和浮栅3的长度即为LG（lengthofgate，栅的长度），而LG=LCH+LA+ EH。
在本实施例中，第一高电压P型阱6中的N型重掺杂区域10的接触孔5为DEMOS结构的源极，第一高电压P型阱6中的P型重掺杂区域9的接触孔5为DEMOS结构的基极，而N型漂移区7上的N型重掺杂区域10的接触孔5为DEMOS结构的漏极。
作为本实施例的优选方案，所述N型漂移区7下方设置有离子注入掩膜区11；其中，所述离子注入掩膜区11与所述N型漂移区7的长度相同。
在本实施例中，离子注入掩膜区11是利用P型离子注入至N型漂移区7的掩膜而形成的，其中掩膜可以精确控制选定区域的腐蚀或扩散，只影响选定区域以外的区域。
作为本实施例的优选方案，所述离子注入掩膜区11与所述N型漂移区7的一侧还设置有第二高电压P型阱12；所述第二高电压P型阱12上方也设置有P型重掺杂区；所述第二高电压P型阱12的另一侧还设置有N型DEMOS高电压N型阱13；所述N型DEMOS高电压N型阱13上方也设置有N型重掺杂区。
在本实施例中，第二高电压P型阱12上的P型重掺杂区的接触孔5起到P型隔离环（P_ISO）的作用，而N型DEMOS高电压N型阱13上的N型重掺杂区的接触孔5起到N型隔离环（N_ISO）的作用。
作为本实施例的优选方案，所述第一高电压P型阱6、所述离子注入掩膜区11、所述第二高电压P型阱12和所述N型DEMOS高电压N型阱13的下方均设置有深N型阱结构14。
在本实施例中，深N型阱（DNW，DeepNWell）结构是以N型掺杂物注入的深阱中而形成DNW，注入的掺杂物可以是任何合适的N型掺杂物，而形成用于NDEMOS晶体管的DNW所注入的N型掺杂物可以是任何浓度，可以根据实际所需要的DEMOS结构参数进行对应的设置。
作为本实施例的优选方案，请参阅图，其为PDEMOS结构（P型DEMOS结构）的示意图，PDEMOS结构还包括：
设置于所述浮栅3下方的第一高电压N型阱15和P型漂移区16；所述第一高电压N型阱15上方还设置有高电压P型轻掺杂漏极17、N型重掺杂区域10以及设置于所述高电压P型轻掺杂漏极17中上方的P型重掺杂区域9；所述P型漂移区16上方还设置有P型重掺杂区域9；所述N型重掺杂区和所述P型重掺杂区域9上面均设置有接触孔5。
在本实施例中，第一高电压N型阱15（HVNW）中的P型重掺杂区域9的接触孔5为DEMOS结构的源极，第一高电压N型阱15（HVNW）中的N型重掺杂区域10的接触孔5为N型隔离环（N_ISO），而P型漂移区16（PDrift）上的P型重掺杂区域9的接触孔5为DEMOS结构的漏极。
作为本实施例的优选方案，所述P型漂移区16的一侧还设置有第二高电压N型阱18；所述第二高电压N型阱18上方也设置有N型重掺杂区；所述第二高电压N型阱18的另一侧还设置有P型DEMOS高电压P型阱19；所述P型DEMOS高电压P型阱19上方也设置有P型重掺杂区。
在本实施例中，第二高电压N型阱18（HVNW）中的N型重掺杂区的接触孔5为N型隔离环（N_ISO），P型DEMOS高电压P型阱19上的P型重掺杂区的接触孔5为P型隔离环（P_ISO）。
作为本实施例的优选方案，所述第一高电压N型阱15、所述第二高电压N型阱18和所述P型DEMOS高电压P型阱19的下方均设置有深N型阱结构14。
在本实施例中，深N型阱（DNW，DeepNWell）结构是以N型掺杂物注入的深阱中而形成DNW，注入的掺杂物可以是任何合适的N型掺杂物，而形成用于PDEMOS晶体管的DNW所注入的N型掺杂物可以是任何浓度，可以根据实际所需要的DEMOS结构参数进行对应的设置。
可以理解的是，轻掺跟重掺的判定是以电阻率判定的,电阻率小于0.001欧姆米的是重掺,在0.01-0.001欧姆米的是轻掺，而重掺、轻掺里面掺杂了掺杂剂,掺杂剂包括但不限于硼、磷、砷和锑。
实施以上实施例，具有如下效果：
本发明的技术方案通过介质隔离层、设置于介质隔离层上方的逻辑栅以及设置于介质隔离层下方的浮栅，能够实现将闪存直接嵌入至DEMOS结构之中，无需额外在制备DEMOS结构之外，再进行闪存工艺的制备，提高了整体DEMOS结构的整合性。
进一步地，本发明通过依次构建DEMOS中的各个结构，能够可靠且高效地实现以嵌入式闪存工艺构建出DEMOS结构，从而能够直接在DEMOS结构中嵌入浮栅，使得闪存工艺直接在DEMOS结构中构建，避免了额外进行闪存的制备，同时嵌入闪存工艺的DEMOS结构也减少了掩膜板层数，以实现整体结构的一体性，而目前并没有相关的技术方案能够通过嵌入式闪存工艺实现DEMOS结构的制备，而本发明能够有效地提高存储器的可靠性和稳定性，同时也能够简化DMOS结构的制备工艺。
实施例二
请参阅图4，其为本发明所提供的一种嵌入式闪存工艺的DEMOS结构的制备方法，用于执行如上实施例一所述的嵌入式闪存工艺的DEMOS结构，包括以下步骤：
步骤S101：依次执行构建DEMOS结构的有源区、深N型阱结构、高电压N型阱、高电压P型阱以及存储区，并对存储区进行注入与阈值调节。
步骤S102：构建DEMOS结构的N型漂移区或P型漂移区，并再依次构建浮栅、低电压N型阱、低电压P型阱、介质隔离层、逻辑栅、控制栅、高电压N型轻掺杂漏极和/或高电压P型轻掺杂漏极、低电压N型轻掺杂漏极和/或低电压P型轻掺杂漏极、控制栅的源漏区、N型重掺杂区、P型重掺杂区、硅化物和接触孔，从而完成DEMOS结构的制备。
在本实施例中，首先执行构建DEMOS结构的有源区、深N型阱结构、高电压N型阱、高电压P型阱以及存储区，并对存储区进行注入与阈值调节的步骤，从而能够快速且准确地建立器件的基本结构和功能区，以便后续步骤可以在此基础上进行，以优化DEMOS结构的性能和可靠性，使其能够在高压环境下稳定工作。
进一步地，构建DEMOS结构的N型漂移区或P型漂移区，并再依次构建浮栅、低电压N型阱、低电压P型阱、介质隔离层、逻辑栅、控制栅、高电压N型轻掺杂漏极和/或高电压P型轻掺杂漏极、低电压N型轻掺杂漏极和/或低电压P型轻掺杂漏极、控制栅的源漏区、N型重掺杂区、P型重掺杂区、硅化物和接触孔，从而完成DEMOS结构的制备，以形成完整的DEMOS结构，包括介质隔离层、逻辑栅、控制栅、浮栅等关键部分，而逻辑栅、控制栅、浮栅等部分对于DEMOS器件的性能参数至关重要，能够对浅沟槽场氧下的漂移区和衬底引出阱区的PN结电场进行优化，使得DMOS器件的漏端击穿电压提高，由于DMOS采用双扩散工艺，P型重掺杂区和N型重掺杂区的源区通过公共窗口扩散，表面沟道长度定义为横向扩散距离，使得DMOS器件具有高电压和高频率特性。
实施以上实施例，具有如下效果：
本发明的技术方案通过介质隔离层、设置于介质隔离层上方的逻辑栅以及设置于介质隔离层下方的浮栅，能够实现将闪存直接嵌入至DEMOS结构之中，无需额外在制备DEMOS结构之外，再进行闪存工艺的制备，提高了整体DEMOS结构的整合性。
进一步地，本发明通过依次构建DEMOS中的各个结构，能够可靠且高效地实现以嵌入式闪存工艺构建出DEMOS结构，从而能够直接在DEMOS结构中嵌入浮栅，使得闪存工艺直接在DEMOS结构中构建，避免了额外进行闪存的制备，同时嵌入闪存工艺的DEMOS结构也减少了掩膜板层数，以实现整体结构的一体性，而目前并没有相关的技术方案能够通过嵌入式闪存工艺实现DEMOS结构的制备，而本发明能够有效地提高存储器的可靠性和稳定性，同时也能够简化DMOS结构的制备工艺。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步的详细说明，应当理解，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围。特别指出，对于本领域技术人员来说，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种嵌入式闪存工艺的DEMOS结构，其特征在于，包括：
介质隔离层；
设置于所述介质隔离层上方的逻辑栅；
设置于所述介质隔离层下方的浮栅。
2.如权利要求1所述的一种嵌入式闪存工艺的DEMOS结构，其特征在于，还包括：
将所述介质隔离层、所述逻辑栅和所述浮栅的一侧进行包裹并延伸的硅化物；
设置于延伸部分硅化物上方的接触孔。
3.如权利要求2所述的一种嵌入式闪存工艺的DEMOS结构，其特征在于，还包括：
设置于所述浮栅下方的第一高电压P型阱和N型漂移区；
所述第一高电压P型阱上方还设置有高电压N型轻掺杂漏极、P型重掺杂区域以及设置于所述高电压N型轻掺杂漏极中上方的N型重掺杂区域；
所述N型漂移区上方还设置有N型重掺杂区域；
所述P型重掺杂区和所述N型重掺杂区域上面均设置有接触孔。
4.如权利要求3所述的一种嵌入式闪存工艺的DEMOS结构，其特征在于，所述N型漂移区下方设置有离子注入掩膜区；其中，所述离子注入掩膜区与所述N型漂移区的长度相同。
5.如权利要求4所述的一种嵌入式闪存工艺的DEMOS结构，其特征在于，所述离子注入掩膜区与所述N型漂移区的一侧还设置有第二高电压P型阱；所述第二高电压P型阱上方也设置有P型重掺杂区；
所述第二高电压P型阱的另一侧还设置有N型DEMOS高电压N型阱；所述N型DEMOS高电压N型阱上方也设置有N型重掺杂区。
6.如权利要求5所述的一种嵌入式闪存工艺的DEMOS结构，其特征在于，所述第一高电压P型阱、所述离子注入掩膜区、所述第二高电压P型阱和所述N型DEMOS高电压N型阱的下方均设置有深N型阱结构。
7.如权利要求2所述的一种嵌入式闪存工艺的DEMOS结构，其特征在于，还包括：
设置于所述浮栅下方的第一高电压N型阱和P型漂移区；
所述第一高电压N型阱上方还设置有高电压P型轻掺杂漏极、N型重掺杂区域以及设置于所述高电压P型轻掺杂漏极中上方的P型重掺杂区域；
所述P型漂移区上方还设置有P型重掺杂区域；
所述N型重掺杂区和所述P型重掺杂区域上面均设置有接触孔。
8.如权利要求7所述的一种嵌入式闪存工艺的DEMOS结构，其特征在于，所述P型漂移区的一侧还设置有第二高电压N型阱；所述第二高电压N型阱上方也设置有N型重掺杂区；
所述第二高电压N型阱的另一侧还设置有P型DEMOS高电压P型阱；所述P型DEMOS高电压P型阱上方也设置有P型重掺杂区。
9.如权利要求8所述的一种嵌入式闪存工艺的DEMOS结构，其特征在于，所述第一高电压N型阱、所述第二高电压N型阱和所述P型DEMOS高电压P型阱的下方均设置有深N型阱结构。
10.一种嵌入式闪存工艺的DEMOS结构的制备方法，其特征在于，用于执行如权利要求1-9任意一项所述的嵌入式闪存工艺的DEMOS结构，包括：
依次执行构建DEMOS结构的有源区、深N型阱结构、高电压N型阱、高电压P型阱以及存储区，并对存储区进行注入与阈值调节；
构建DEMOS结构的N型漂移区或P型漂移区，并再依次构建浮栅、低电压N型阱、低电压P型阱、介质隔离层、逻辑栅、控制栅、高电压N型轻掺杂漏极和/或高电压P型轻掺杂漏极、低电压N型轻掺杂漏极和/或低电压P型轻掺杂漏极、控制栅的源漏区、N型重掺杂区、P型重掺杂区、硅化物和接触孔，从而完成DEMOS结构的制备。
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