CN111326582A - 栅驱动集成电路 - Google Patents
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Abstract
本发明提供了一种栅驱动集成电路。在栅驱动集成电路中，通过在第二漏区和第一漏区之间设置过渡区，以利用过渡区使高电压能够分散在一较长的距离中，而避免高电压被施加到低压区域中。并且，在源区的外周围上还设置有低掺杂浓度的轻掺杂区，不仅可以改善器件的热载流子效应，并且还可以提高源区区域的PN结的击穿电压，有利于提高器件的稳定性。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种栅驱动集成电路。
背景技术
高压栅驱动集成电路是电力电子器件技术与微电子技术相结合的产物，是机电一体化的关键元件。高压栅驱动集成电路的应用很广，如应用于电子镇流器、马达驱动、调光以及各种电源模块等。
高压栅驱动集成电路通常包括高压侧驱动控制模块、低压侧驱动控制模块以及电平移位模块。其中，低压侧驱动控制模块在常规电压下工作，作为控制信号部分；高压侧驱动控制模块主要包括高压控制信号部分；而电平移位模块则用于实现低压侧控制信号向高压侧驱动控制模块传递。
因而在实现这些功能时，通常希望所述栅驱动集成电路具备较高的耐压性能；此外针对栅驱动集成电路中的场效应晶体管而言，其导通性能也将会对所述栅驱动集成电路的可靠性造成影响。
发明内容
本发明的目的在于提供一种栅驱动集成电路，以提高现有的栅驱动集成电路的耐压性能以及其场效应晶体管的导通性能。
为解决上述技术问题，本发明提供一种栅驱动集成电路，包括：
衬底，所述衬底中形成有第一掺杂类型的掺杂层；
场效应晶体管，包括形成在所述掺杂层中的第二掺杂类型的源区、第二掺杂类型的过渡区、第二掺杂类型的第二漏区和第二掺杂类型的第一漏区，所述第二漏区和所述第一漏区之间间隔所述过渡区，所述过渡区的两个端部分别连接至所述第二漏区和所述第一漏区，并且所述第二漏区、所述过渡区和所述第一漏区的离子掺杂浓度依次增加，所述源区位于所述第二漏区远离所述过渡区的一侧；以及，
第二掺杂类型的轻掺杂区，所述轻掺杂区围绕在所述源区的外周围，并且所述轻掺杂区的离子掺杂浓度低于所述源区的离子掺杂浓度。
可选的，所述栅驱动集成电路还包括：第二掺杂类型的第一深埋区，所述第一漏区形成在所述第一深埋区中。
可选的，所述过渡区靠近所述第一漏区的端部与所述第一深埋区连接。
可选的，所述栅驱动集成电路还包括：第二掺杂类型的第一缓冲区，所述第一缓冲区形成在所述第一深埋区中，所述第一漏区形成在所述第一缓冲区中，并且所述第一缓冲区的离子掺杂浓度介于所述第一漏区的离子掺杂浓度和所述第一深埋区的离子掺杂浓度之间。
可选的，所述过渡区靠近所述第一漏区的端部延伸至所述第一缓冲区，以和所述第一缓冲区连接，并且所述第一缓冲区的离子掺杂浓度介于所述第一漏区的离子掺杂浓度和所述过渡区的离子掺杂浓度之间。
可选的，所述栅驱动集成电路还包括：第二掺杂类型的第一连接区和第二掺杂类型的第二连接区，所述第一连接区设置在所述源区靠近所述过渡区的一侧，所述第二连接区设置在所述源区远离所述过渡区的一侧；
第二掺杂类型的第二深埋区，位于所述源区的下方并与所述源区间隔设置，并且所述第二深埋区沿着源区至过渡区方向的两个端部还分别连接所述第一连接区和所述第二连接区。
可选的，所述第二深埋区靠近所述第二漏区的端部与所述第一连接区连接，以及所述第一连接区还与所述第二漏区连接。
可选的，所述第二深埋区中形成有第一掺杂类型的反型掩埋区，所述反型掩埋区从所述第二深埋区靠近所述源区的上边界至所述第二深埋区的内部扩展。
可选的，所述反型掩埋区还从所述第二深埋区的中间区域横向扩展至所述第一连接区和所述第二连接区。
可选的，所述栅驱动集成电路还包括：第一掺杂类型的第一接触区，所述第一接触区位于所述第二连接区和所述源区之间。
可选的，所述栅驱动集成电路还包括：第一掺杂类型的第二接触区，所述第二接触区位于所述第二连接区远离所述源区的一侧。
可选的，所述栅驱动集成电路还包括：第一场板结构，形成在所述衬底的表面上并位于所述第二连接区远离所述源区的一侧。
可选的，所述栅驱动集成电路还包括：栅极结构，形成在所述衬底的表面上，并位于所述源区和所述第二漏区之间。
可选的，所述栅驱动集成电路还包括：第二场板结构，形成在所述衬底的表面上并位于所述过渡区靠近所述第二漏区的端部上。
可选的，所述第二场板结构包括场介质层和场导电层，所述场介质层形成在所述衬底上，所述场导电层形成在所述场介质层上。
可选的，所述衬底包括第一掺杂类型的基底层和形成在所述基底层上的第一掺杂类型的外延层，所述基底层和所述外延层共同构成所述掺杂层，并且所述第一深埋区从所述外延层中扩展至所述基底层中。
可选的，所述第一漏区的耐受电压介于200V～700V，所述第二漏区的耐受电压介于5V～30V。
可选的，所述栅驱动集成电路为电平移位电路。
可选的，所述第一掺杂类型为P型，所述第二导电类选为N型。
在本发明提供的栅驱动集成电路中，源区、第二漏区和第一漏区均形成掺杂层中，并在第一漏区和第二漏区之间还设置有一过渡区。通过设置过渡区，可增加对应于第一漏区的高压区域和对应于第二漏区的低压区域之间的间距，使得当第一漏区连接至高电压时，一方面，高电压能够随着过渡区分散到一较长的距离中；另一方面，当第一漏区连接至高电压时，相当于对由过渡区和掺杂层所构成的PN结施加反向电压，以使该PN结发生耗尽层扩展用于承受高电压，以提高器件的耐压性能。
进一步的，在所述源区的外周围还设置有离子掺杂浓度较低的轻掺杂区，以利用轻掺杂区缓解源区附近的电场强度避免电场陡峭(具体而言，当未设置有轻掺杂时，高浓度的源区和低浓度的掺杂层的界面接壤，容易导致电场聚集的问题)，从而可以避免电子被加速到较高的能量，进而可改善场效应晶体管的热载流子效应。并且，由于所述轻掺杂区相对于源区扩展至衬底的更深位置中，相应的增加了源区区域的PN结的结深度，有利于提高源区区域的PN结的击穿电压，因此在场效应晶体管的开启过程中，使对源区施加的电压更为灵活，有利于提高场效应晶体管的导通性能。
附图说明
图1为本发明实施例一中的栅驱动集成电路的结构示意图；
图2为本发明实施例一中的栅驱动集成电路其PN结的分布示意图。
其中，附图标记如下：
100-衬底；
110P-基底层； 120P-外延层；
200D-第一漏区；
210N-第一深埋区； 220N-第一缓冲区；
200S-源区； 210S-轻掺杂区；
200B-第一接触区；
200G-栅极结构；
210P-第一场板结构； 220P-第二场板结构；
300N-过渡区；
400N-第二漏区；
500N-第二深埋区；
610N-第一连接区； 620N-第二连接区；
621N-第二缓冲区。
700P-第二接触区；
800P-反型掩埋区；
900GND-接地端口； 900S-源极信号端口；
900G-栅极信号端口； 900D-漏极信号端口；
900B-衬底端口。
具体实施方式
以下结合附图和具体实施例对本发明提出的栅驱动集成电路作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本发明实施例一中的栅驱动集成电路的结构示意图，如图1所示，栅驱动集成电路包括衬底100和场效应晶体管。
所述衬底100中形成有第一掺杂类型的掺杂层PW。以及，所述场效应晶体管包括形成在所述掺杂层PW中的第二掺杂类型的源区200S、第二掺杂类型的过渡区300N、第二掺杂类型的第二漏区400N和第二掺杂类型的第一漏区200D。其中，所述第二漏区400N和所述第一漏区200D之间间隔所述过渡区300N，所述过渡区300N的两个端部分别连接至所述第二漏区400N和所述第一漏区200D，所述第二漏区400N、所述过渡区300N和所述第一漏区200D的离子掺杂浓度依次增加；以及所述源区200S位于所述第二漏区400N远离所述过渡区300N的一侧。
继续参考图1所示，所述栅驱动集成电路还包括：第二掺杂类型的轻掺杂区210S，形成在所述掺杂层PW中并围绕在所述源区200S的外围，并且所述轻掺杂区210S的离子掺杂浓度低于所述源区200S的离子掺杂浓度。本实施例中，轻掺杂区210S进一步延伸至栅极结构200G的下方。
由于所述轻掺杂区210S的离子掺杂浓度低于所述源区200S的离子掺杂浓度，相应的会使所述轻掺杂区210S具备较大的电阻，有利于缓解源极附近的电场强度避免电场陡峭，从而可以避免导电粒子被加速到较高的能量而注入至栅介质层中，提高了器件抵抗热载流子效应的性能。并且，由于所述轻掺杂区210S相对于源区200S扩展至衬底100的更深位置中，从而有利于提高源区区域的击穿电压。即，所述轻掺杂区210S和所述掺杂层PW构成PN主结，并且所述PN主结具备较高的抗击穿性能。
继续参考图1所示，所述场效应晶体管还包括：栅极结构200G，所述栅极结构200G形成在所述衬底100的表面上，并位于所述源区200S和所述第二漏区400N之间。本实施例中，栅极结构200G位于所述轻掺杂区210S和所述第二漏区400N之间，用于控制所述源区200S至所述第一漏区200D之间的电流流通。
其中，所述第二漏区400N靠近所述栅极结构的端部延伸至所述栅极结构200G的下方。当对所述栅极结构200G施加栅极信号以使场效应晶体管导通时，此时位于栅极结构200G下方并对应在轻掺杂区210S和第二漏区400N之间的掺杂层PW反型形成沟道区域，源区200S和第一漏区200D之间的电流流通路径例如为：从所述源区200S依次经由轻掺杂区210S、所述沟道区域、所述第二漏区400N和所述过渡区300N，最终流通至所述第一漏区200D。
以及，当对所述第一漏区200D施加高电压时，则由于第一漏区200D和第二漏区400N之间设置有过渡区300N，增加了第一漏区200D至第二漏区400N之间的距离，从而使高电压能够分散到一较长的距离，使得靠近第二漏区400N的电压减弱，避免高电压被施加于对应第二漏区的低压区域中，如此即可防止低压区域被击穿的问题。此外，由于所述过渡区300N的离子掺杂浓度低于所述第一漏区200D的离子掺杂浓度，相应的会使所述过渡区300N具备较大的电阻，从而可以承受较高的电压并实现电阻分压的作用。
还需要说明的是，所述第二漏区400N的离子掺杂浓度低于所述过渡区300N的离子掺杂浓度，即，第二漏区400N为轻掺杂区，从而可进一步缓解场效应晶体管的热载流子效应。
具体的，所述第一漏区200D连接至漏极信号端口900D，所述源区200S连接至源极信号端口900S。以及，所述第一漏区200D的耐受电压高于所述第二漏区400N的耐受电压，例如第一漏区的耐受电压介于200V～700V，所述第二漏区的耐受电压介于5V～30V。可以认为，所述过渡区300N靠近所述第一漏区200D的一侧定义为高压区域，以及所述过渡区300N靠近所述第二漏区400N的一侧定义为低压区域，即所述过渡区300N为连接高压区域和低压区域的过渡区域。
即，通过设置过渡区300N，增加了高压区域和低压区域之间的间距，从而使高电压能够分散到一较长的距离，使得靠近低压区域的电压减弱，避免高电压被施加于低压区域中，如此即可防止低压区域被击穿的问题。
较佳的，所述过渡区300N相对于所述第一漏区200D具备较大的长度，以使高压区域和低压区域之间能够间隔较大的距离。其中，所述过渡区300N从所述第一漏区200D至所述第二漏区400N的方向的长度尺寸例如介于30μm～80μm。
图2为本发明一实施例中的栅驱动集成电路其PN结的分布示意图。如图2所示，第二掺杂类型的过渡区300N和第一掺杂类型的掺杂层PW接壤的界面处即可构成第一PN结PN1，当对第一漏区200D施加有高电压时，相应的使所述过渡区300N具备较高的电压，此时即相当于对第一PN结PN1施加反向电压，而使第一PN结PN1耗尽以形成耗尽层，从而可以用于承受较高的电压。也就是说，所述过渡区300N一方面用于将高电压分散在一个较长的距离中，另一方面在施加高电压的情况下还可以实现耗尽层扩展，以进一步承受高电压。
可以认为，本实施例中，所述低压区域中具有一MOS区，所述源区200S、所述栅极结构200G和所述第二漏区400N均形成在所述MOS区中，所述源区200S和所述第一漏区200D之间的电流经过第二漏区400N并进一步通过所述过渡区300N，因此所述过渡区300N还同时作为MOS区连接至高压区域的连线。
继续参考图1所示，本实施例中，所述衬底100包括第一掺杂类型的基底层110P和形成在所述基底层110P上的第一掺杂类型的外延层120P，所述基底层110P和所述外延层120P共同构成所述掺杂层PW。所述源区200S、过渡区300N、第二漏区400N和第一漏区200D均形成在所述外延层120P中。
其中，所述外延层120P的离子掺杂浓度高于所述基底层110P的离子掺杂浓度，从而使外延层120P中用于构成场效应晶体管的沟道区域的部分，不会在较低的电压下反型而导致场效应晶体管误导通的问题，确保所述场效应晶体管的导通性能。例如，可使所述基底层110P的电阻率例如介于50ohm.c～100ohm.cm之间；以及，所述外延层120P可以为硼掺杂外延层，其厚度例如介于5μm～8μm，其电阻率例如介于20ohm.c-70ohm.cm之间。
应当认识到，第一掺杂类型和第二掺杂类型为相反的掺杂类型，例如第一掺杂类型为N型，则第二掺杂类型为P型；或者，第一掺杂类型为P型，则第二掺杂类型为N型。
本实施例中，以第一掺杂类型为P型以及第二掺杂类型为N型为例进行解释说明。本实施例子中，所述掺杂层PW为P型掺杂层，并在所述P型掺杂层中形成有N型栅驱动集成电路。具体的，所述第二掺杂类型的第二漏区400N为N型掺杂区，其例如为磷掺杂区。
继续参考图1所示，所述栅驱动集成电路还包括：第二掺杂类型的第一深埋区210N，形成在所述掺杂层PW中，所述第一漏区200D形成在所述第一深埋区210N中。即，所述第一深埋区210N扩展至所述第一漏区200D的下方并与所述第一漏区200D电性连接，用于提升高压区域的耐压性能，以实现所述场效应晶体管的耐高压性能。本实施例中，第二掺杂类型的第一深埋区210N为N型掺杂区，其例如为磷掺杂区。此时，可使所述过渡区300N靠近所述第一漏区200D的端部与所述第一深埋区210N连接，进而实现过渡区300N靠近第一漏区200D的端部连接至所述第一漏区200D。
具体参考图2所述，第二掺杂类型的第一深埋区210N和第一掺杂类型的掺杂层PW接壤的界面即构成第二PN结PN2。此时，由于所述第一深埋区210N相对于所述第一漏区200D往衬底的更深位置中扩展，相当于所述第二PN结PN2扩展至衬底的更深位置中，增加了高压区域的PN结的结深度，使得高压区域中的PN结能够承受更大的击穿电压。
具体而言，对应于第一漏区位置的结深度增加，则对应于第一漏区位置的PN结的界面往衬底的更深位置中延伸。换言之，在未设置有所述第一深埋区时，则对应于第一漏区位置的结深度例如为第一漏区200P和掺杂层PW所构成的PN结的底边界；而当设置有所述第一深埋区210N时，则对应于第一漏区位置的结深度即为第一深埋区210N和掺杂层PW所构成的PN结的底边界。即，通过设置所述第一深埋区210N，从而使第一漏区位置上与所述掺杂层PW的结深从所述第一漏区200D的底部位置进一步降低至第一深埋区210N的底部位置。
需要说明的是，由于对应于第一漏区位置的PN结的界面往衬底的更深位置中延伸，从而可以有效增加该PN结的表面积，并实现更大面积的耗尽层扩展，进而可以提高第一漏区位置的耐压性能。因此在第一深埋区210N的保护下，有利于保护所述第一漏区200D而避免第一漏区200D被击穿。
本实施例中，所述第一漏区200D、所述源区200S和所述过渡区300N均形成在所述外延层120P中，所述第一深埋区210N则部分形成在所述外延层120P中以和所述第一漏区200D电性连接，所述第一深埋区210N的底部还进一步延伸至基底层110P中。如上所述，由于基底层110P为第一掺杂类型，从而可允许所述第一深埋区210N进一步延伸扩展至所述基底层110P中，以使第一深埋区210N能够与基底层110P中的掺杂层PW也构成PN结。
当对所述第一漏区200D施加高电压时，即可进一步利用所述第一深埋区210N承受高电压，避免电压集中在所述第一漏区200D，以及所述第一深埋区210N和掺杂层PW构成的第二PN结PN2能够在反向偏压下实现耗尽层扩展。如上所述，所述第一深埋层210N扩展至衬底100的较深位置中，不仅可增加高压区域的PN结的结深度，并且还能够使所形成的耗尽层的面积增加，从而可大大提升高压区域的耐压性能。
其中，所述第一深埋区210N的离子掺杂浓度低于所述第一漏区200D的离子掺杂浓度。
可选的，所述栅驱动集成电路还包括：第二掺杂类型的第一缓冲区220N，所述第一缓冲区220N形成在所述第一深埋区210N中，所述第一漏区200D形成在所述第一缓冲区220N中，并且所述第一缓冲区220N的离子掺杂浓度介于所述第一漏区200D的离子掺杂浓度和所述第一深埋区210N的离子掺杂浓度之间。即，所述第一缓冲区220N位于所述第一漏区200D和所述第一深埋区210N之间，并且所述第一漏区200D、所述第一缓冲区220N和所述第一深埋区210N之间的离子掺杂浓度依次递减，从而避免了第一漏区200D直接至第一深埋区210N时会产生较大的离子掺杂浓度的差异。
应当认识到，本实施例中，通过设置所述第一缓冲区220N，所述第一缓冲区220N与所述第一漏区200D部分重叠，所述第一缓冲区220N还与所述第一深埋区210N部分重叠，从而使第一深埋区210N和所述第一漏区200D之间通过所述第一缓冲区220N间接电性连接。
本实施例中，还可进一步使过渡区300N靠近所述第一漏区200D的端部延伸至所述第一缓冲区220N，以和所述第一缓冲区220N连接。如上所述，所述第一漏区200D形成在所述第一缓冲区220N中，此时即相应的使所述过渡区300N靠近第一漏区200D的端部通过所述第一缓冲区220N间接连接至所述第一漏区200D。
此外，所述第一漏区200D和所述过渡区300N之间间隔所述第一缓冲区220N，并且还可使所述第一缓冲区220N的离子掺杂浓度介于所述第一漏区200D的离子掺杂浓度和所述过渡区300N的离子掺杂浓度之间。同样的，基于第一漏区200D、第一缓冲区220N和过渡区300N之间的离子掺杂浓度依次梯度递减，以避免第一漏区200D直接连接至所述过渡区300N时，出现离子掺杂浓度差异过大的问题。
继续参考图1所示，所述栅驱动集成电路还包括第二场板结构220P，所述第二场板结构220P形成在所述衬底100的表面上，并位于所述过渡区300N靠近所述栅极结构300G的端部上。所述第二场板结构220P能够用于使其下方的衬底区域反型而形成反型层。
具体而言，当对所述第一漏区200S施加高电压时，相应的使所述过渡区300N具备较高的电压，即高电压分散在所述过渡区300N上，并且所述过渡区300N靠近所述第一漏区200D的部分其电压较高，所述过渡区300N靠近第二漏区400N的部分其电压相对更低。此时，利用所述第二场板结构220P，使过渡区300N中靠近第二漏区400N的部分(即，所述过渡区300N中位于第二场板结构220P下方的部分)反型，如此即可利用所形成的反型区进一步隔离电压，避免较高的电压进一步施加在低压区域中。
本实施例中，所述第二场板结构220P包括场介质层和场导电层，所述场介质层形成在所述衬底上，所述场导电层形成在所述场介质层上。进一步的，所述第二场板结构220P例如为环状结构，并将所述第二漏区400N和部分过渡区300N围绕在内。更进一步的，所述第二场板结构220P为圆环状结构，并且所述第二场板结构220P的圆心与所述第二漏区400N重合。
进一步的，所述第二场板结构220P和所述栅极结构200G能够连接至同一信号端口(例如，均连接至栅极信号端口900G)。当栅极信号端口900G输入场效应晶体管的开启信号时，则所述栅极结构200G控制其下方的第一掺杂类型的掺杂层PW反型以形成导电沟道；当对所述第一漏区200D施加高电压时，则通过所述栅极信号端口900G输入反向开启信号，以使利用所述第二场板结构220P控制其下方的第二掺杂类型的过渡区300N反型，以起到隔离高电压的作用。
重点参考图1所示，所述栅驱动集成电路还包括：第二掺杂类型的第二深埋区500N，形成在所述掺杂层PW中，所述第二深埋区500N设置在所述源区200S的下方并与所述源区200S间隔设置。其中，所述第二深埋区500N靠近所述第二漏区400N的端部还扩展至所述第二漏区400N的下方，所述第二深埋区500N远离所述第二漏区400N的一端以远离所述第二漏区的方向扩展至所述源区200S远离所述栅极结构200G的一侧。
可以认为，所述第二深埋区500N位于所述源区200S和所述栅极结构200G的下方，并且第二深埋区500N的横向长度尺寸大于等于所述源区200S至所述第二漏区400N的横向长度尺寸，从而可以利用所述第二深埋区500N在间隔所述源区200S预定距离的位置使所述源区200S和第二深埋区下方的掺杂层PW相互分隔。
本实施例中，所述第二深埋区500N部分形成在所述外延层120P中，并进一步扩展至基底层110P中，以使所述第二深埋区500N掩埋在较深的位置中，并与所述源区200S上下间隔排布。其中，所述第二深埋区500N例如可采用砷掺杂形成，并且可使所述第二深埋区500N具备较大的离子掺杂浓度(例如，使第二深埋区500N的离子掺杂浓度大于过渡区300N的离子掺杂浓度)，从而可基于较大浓度的第二深埋区500N使其与掺杂层PW之间能够形成隔离性能较佳的PN结隔离结构。
以及，所述栅驱动集成电路还包括：第二掺杂类型的第一连接区610N和第二掺杂类型的第二连接区620N，形成在所述掺杂层PW中，所述第一连接区610N设置在所述轻掺杂区210S靠近所述过渡区的一侧，所述第二连接区620N设置在所述轻掺杂区210S远离所述过渡区的一侧。本实施例中，所述第一连接区610N设置在所述栅极结构200G远离所述轻掺杂区210S的一侧，所述第二连接区620N设置在所述轻掺杂区210S远离所述栅极结构200G的一侧)，并均从所述衬底100的表面向所述衬底100的内部扩展，以使所述第一连接区610N的底部连接所述第二深埋区500N靠近所述第二漏区的端部，所述第二连接区620N的底部连接所述第二深埋区500N远离所述第二漏区的端部。即，所述第二深埋区500N沿着源区至过渡区方向的两个端部分别连接所述第一连接区610N和所述第二连接区620N。如此，即可利用所述第一连接区610N，第二深埋区500N和第二连接区620N围绕出一MOS区。
需要说明的是，通过使第二深埋区500N、第一连接区610N和第二连接区620N相互结合，可使MOS区和高压区域相互分隔，因此当对第一漏区200D施加高电压时，即能够基于所述第一连接区610N、所述第二深埋区500N和第二连接区620N的分隔，进一步保障高电压不会被施加到低压区域的MOS区中，以避免MOS区被击穿。
本实施例中，所述第一连接区610N靠近过渡区的侧边界包覆所述第二漏区400N靠近过渡区的侧边界，从而使第二漏区400N被包覆在所述MOS区中，其中第一连接区610N和第二连接区620N用于封闭所述MOS区的侧边，所述第二深埋区500N用于封闭所述MOS区的底边。
进一步的，还可使所述第一连接区610N扩展至所述第二漏区400N的下方，以包覆所述第二漏区400N的部分底边界。以及，所述第一连接区610N远离所述过渡区的侧边界未包覆所述第二漏区400N远离所述过渡区的侧边界，以使所述第二漏区400N靠近沟道区域的边界暴露在所述MOS区中，用于保障所述场效应晶体管的导通性能。
继续参考图1所示，本实施例中，所述过渡区300N靠近所述第二漏区的端部还与所述第一连接区610N连接，以及所述第一连接区610N还与所述第二漏区400N连接，即所述过渡区300N靠近第二漏区400N的端部通过所述第一连接区610N连接至所述第二漏区400N。应当认识到，此时所述第二漏区400N、所述过渡区300N、所述第一连接区610N和所述第二深埋区500N相互连接。如上所述，所述过渡区300N连接至所述第一漏区200D，从而使所述第二深埋区500N、所述第一连接区610N和第二连接区620N均电性连接至所述第一漏区200D。
重点参考图2所示，所述第一连接区610N中与所述掺杂层PW接壤的界面可构成第三PN结PN3，所述第二深埋区500N中与所述掺杂层PW接壤的界面可构成第四PN结PN4，以及所述第二连接区620N中与所述掺杂层PW接壤的界面可构成第五PN结PN5。
当对所述第一漏区200D施加高电压时，相应的使高电压能够进一步分担至第一连接区610N、所述第二深埋区500N和第二连接区620N中，从而使第一连接区610N、第二深埋区500N和第二连接区620N具备较高的电压，此时即可使第三PN结PN3、第四PN结PN4和第五PN结PN5均耗尽，而形成耗尽层；当然，此时所述第一PN结PN1和第二PN结PN2也发生耗尽，并且对应第一PN结PN1的耗尽层、对应第二PN结PN2的耗尽层、对应第三PN结PN3的耗尽层、对应第四PN结PN4的耗尽层和对应第五PN结PN5的耗尽层能够相互穿通，由此不仅仅增加了掺杂层PW中耗尽层的面积，并且基于相互穿通的耗尽层而言，其围绕在MOS区的外周围上，从而可以完全的夹断高压区域和MOS区，起到了隔离高压的作用，能够有效避免MOS区被击穿。
以及，本实施例中，可进一步使所述第一连接区610N的离子掺杂浓度高于所述第二漏区400N的离子掺杂浓度，并低于所述过渡区300N的离子掺杂浓度，以使第二漏区400N、第一连接区610N和过渡区300N之间的离子掺杂浓度呈梯度分布。
继续参考图1所示，所述栅驱动集成电路还包括：第一场板结构210P，形成在所述衬底100上并位于所述第二连接区620N远离所述轻掺杂区210S的一侧，并可使所述第一场板结构210P例如可连接至接地端口900GND。通过设置所述第一场板结构210P，从而可用于控制其下方的衬底区域的电场减弱，具体可用于调制所述第二连接区610N和掺杂层PW在拐角位置的电场，以缓解拐角位置容易出现电场集中的现象。
继续参考图1所示，所述栅驱动集成电路还包括：第二掺杂类型的第二缓冲区621N，形成在所述掺杂层PW中，所述第二缓冲区621N从所述衬底的表面向所述衬底的内部纵向扩展，并且所述第二缓冲区621N部分形成在所述第二连接区620N，并往远离所述源区200S的方向进一步横向扩展至所述掺杂层PW中，即所述第二缓冲区621N扩展至所述掺杂层PW和所述第二连接区620N的拐角连接处。本实施例中，所述第二缓冲区621N往远离所述源区200S的方向横向扩展至所述第一场板结构210P的下方。
其中，所述第二缓冲区621N的离子掺杂浓度低于所述第二连接区620N的离子掺杂浓度，因此基于较低离子浓度的第二缓冲区621N，能够有效缓解第二连接区620N和掺杂层PW之间的离子浓度差异，进一步改善拐角处电场集中的问题。
进一步的，所述栅驱动集成电路还包括：第一掺杂类型的第一接触区200B，形成在所述掺杂层PW中，所述第一接触区200B位于所述第二连接区620N和所述轻掺杂区210S之间。即，所述第一接触区200B由所述第一连接区610N、第二深埋区500N和第二连接区620N被围绕在所述MOS区中，以利用所述第一接触区200B控制由第一连接区610N、第二深埋区500N和第二连接区620N所围绕出的MOS区的电压。
具体的，所述第一接触区200B连接至衬底端口900B，用于控制MOS区中的掺杂层电压。以及，如上所述源区200S连接至源极信号端口900S，因此当场效应晶体管导通时，则可通过衬底端口900B和所述源极信号端口900S分别控制掺杂层电压和源区200S的电压(包括轻掺杂区210S的电压)，以使轻掺杂区210S和掺杂层PW之间的电压反偏，如此以避免出现源区200S至掺杂层PW的漏电流现象。此外，由于对应于轻掺杂区210S的PN主结具备较大的击穿电压，从而使衬底端口900B和源极信号端口900S之间可允许较大的电压差，能够提高对场效应晶体管的控制灵活性，并可有效保障器件的稳定性。
继参考图1所示，所述栅驱动集成电路还包括：第一掺杂类型的第二接触区700P，形成在所述掺杂层PW中，所述第二接触区700P位于所述第二连接区620N远离所述轻掺杂区210S的一侧，以使所述第一衬接触区200B和所述第二接触区700P之间通过第二连接区620N相互分隔。其中，所述第二接触区700P可用于控制第一掺杂类型的掺杂层PW中排除所述MOS区之外的衬底电压，所述第二接触区700P可进一步连接至一具备低电压的信号端口，例如所述第二接触区700P连接至接地端口900GND。本实施例中，所述第二接触区700P和第一场板结构210P可连接至同一接地端口900GND。
结合图2所示，当对所述第一漏区200D施加高电压时，此时所述过渡区300N、所述第一深埋区210N、第一连接区610N、第二深埋区500N和第二连接区620N相应的具备高电压，以及对所述第二接触区700P施加低电压，此时相应使MOS区之外的具有第一掺杂类型的掺杂层PW呈现低电压，从而可使第一PN结PN1、第二PN结PN2、第三PN结PN3、第四PN结PN4和第五PN结PN5均发生耗尽，以用于承受高电压。
由此可见，通过设置所述第一连接区610N、第二深埋区500N和第二连接区620N，以使所述MOS区中的掺杂层和MOS区之外的掺杂层相互分隔，从而可利用第一接触区200B和第二接触区700P分别控制MOS区和MOS区之外的掺杂层电压，避免MOS区和MOS区之外的掺杂层电压相互干扰。
可选的方案中，所述第二深埋区500N中形成有第一掺杂类型的反型掩埋区800P，所述反型掩埋区800P从所述第二深埋区500N靠近所述源区200S的上边界至所述第二深埋区500N的内部扩展。
此时，所述反型层800P和所述MOS区的掺杂层PW相互连接，并且所述反型掩埋区800P的侧边界未延伸出所述MOS区，这相当于增加了MOS区中掺杂层的面积。进一步的，还可使所述源区200S的正下方对应有所述反型掩埋区800P，从而可拉长第二掺杂类型的源区200S至第二掺杂类型的第二深埋区500N之间的距离，避免了由于源区200S至第二深埋区500N的距离过小而导致源区200S和第二深埋区500N之间的掺杂层PW容易被击穿的问题。
可选的方案中，可使所述反型掩埋区800P从所述第二深埋区500N的中间区域横向扩展至所述第一连接区610N和所述第二连接区620N。即，可使所述第二深埋区500N朝向MOS区的整个上边界上均形成有所述反型掩埋区800P，以增加MOS区中的掺杂层面积。
综上所述，在本发明提供的栅驱动集成电路中，由于在第二漏区和第一漏区之间设置有过渡区，从而可利用过渡区承受高电压，并使高电压能够分散在一较长的距离中，避免高电压被施加到低压区域中。并且，进一步的，可在第一漏区的下方设置第一深埋区，从而可增加高压区域中PN结的结深度，并可进一步利用第一深埋区承受高电压，以及对应于第一深埋区的PN结的耗尽层与对应于过渡区的PN结的耗尽层能够相互穿通，如此即能够大大提高栅驱动集成电路的抗高压性能，有利于实现高压栅驱动集成电路。具体而言，本发明提供的栅驱动集成电路其能够承受的电压例如介于200V～700V之间。
进一步的，在所述掺杂层中还设置有围绕在源区外围的轻掺杂区，所述轻掺杂区的离子掺杂浓度低于源区的离子掺杂浓度，有利于改善场效应晶体管的热载流子效应。并且，通过设置轻掺杂区，以增加源区区域的PN结的结深度，如此即可提高源区区域的击穿电压，在场效应晶体管的导通过程中，即能够更为灵活的控制源区区域的反向电压(即，允许施加更大范围的反向电压)，以避免源区至掺杂层的漏电流现象。
其中，所述栅驱动集成电路例如为电平移位电路，所述电平移位电路用于控制电路的低压控制信号传递至高压驱动电路中。因此，电平移位电路通常需要连接至高压驱动电路，由于本实施例中的电平移位电路具备较高的耐压性能，从而可以防止电平移位电路被击穿。
或者，所述栅驱动集成电路例如为自举电路，所述自举电路连接至一自举电容。具体的，所述自举电路的源区例如可连接至一电源电压，所述自举电路的第一漏区连接至所述自举电容的第一电极，以及所述自举电容的第二电极连接至所述高压侧栅驱动电路。当所述第一漏区呈现为低电压时(低于所述源区的电压)，所述自举电路导通，以利用所述电源电压对所述自举电容充电；当所述第一漏区的电压升高直至大于源区的电压时，则所述自举电路关断。如上所述，本实施例中的自举电路具备较高的耐压性能，因此当第一漏区的电压升高时，可有效避免所述自举电路被击穿的问题。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (19)
1.一种栅驱动集成电路，其特征在于，包括：
衬底，所述衬底中形成有第一掺杂类型的掺杂层；
场效应晶体管，包括形成在所述掺杂层中的第二掺杂类型的源区、第二掺杂类型的过渡区、第二掺杂类型的第二漏区和第二掺杂类型的第一漏区，所述第二漏区和所述第一漏区之间间隔所述过渡区，所述过渡区的两个端部分别连接至所述第二漏区和所述第一漏区，并且所述第二漏区、所述过渡区和所述第一漏区的离子掺杂浓度依次增加，所述源区位于所述第二漏区远离所述过渡区的一侧；以及，
第二掺杂类型的轻掺杂区，所述轻掺杂区围绕在所述源区的外围，并且所述轻掺杂区的离子掺杂浓度低于所述源区的离子掺杂浓度。
2.如权利要求1所述的栅驱动集成电路，其特征在于，还包括：第二掺杂类型的第一深埋区，所述第一漏区形成在所述第一深埋区中。
3.如权利要求2所述的栅驱动集成电路，其特征在于，所述过渡区靠近所述第一漏区的端部与所述第一深埋区连接。
4.如权利要求2所述的栅驱动集成电路，其特征在于，还包括：
第二掺杂类型的第一缓冲区，所述第一缓冲区形成在所述第一深埋区中，所述第一漏区形成在所述第一缓冲区中，并且所述第一缓冲区的离子掺杂浓度介于所述第一漏区的离子掺杂浓度和所述第一深埋区的离子掺杂浓度之间。
5.如权利要求2所述的栅驱动集成电路，其特征在于，所述过渡区靠近所述第一漏区的端部延伸至所述第一缓冲区，以和所述第一缓冲区连接，并且所述第一缓冲区的离子掺杂浓度介于所述第一漏区的离子掺杂浓度和所述过渡区的离子掺杂浓度之间。
6.如权利要求1所述的栅驱动集成电路，其特征在于，还包括：
第二掺杂类型的第一连接区和第二掺杂类型的第二连接区，所述第一连接区设置在所述轻掺杂区靠近所述过渡区的一侧，所述第二连接区设置在所述轻掺杂区远离所述过渡区的一侧；
第二掺杂类型的第二深埋区，位于所述轻掺杂区的下方并与所述轻掺杂区间隔设置，并且所述第二深埋区沿着源区至过渡区方向的两个端部还分别连接所述第一连接区和所述第二连接区。
7.如权利要求6所述的栅驱动集成电路，其特征在于，所述第二深埋区靠近所述第二漏区的端部与所述第一连接区连接，以及所述第一连接区还与所述第二漏区连接。
8.如权利要求6所述的栅驱动集成电路，其特征在于，所述第二深埋区中形成有第一掺杂类型的反型掩埋区，所述反型掩埋区从所述第二深埋区靠近所述轻掺杂区的上边界至所述第二深埋区的内部扩展。
9.如权利要求8所述的栅驱动集成电路，其特征在于，所述反型掩埋区还从所述第二深埋区的中间区域横向扩展至所述第一连接区和所述第二连接区。
10.如权利要求6所述的栅驱动集成电路，其特征在于，还包括：
第一掺杂类型的第一接触区，所述第一接触区位于所述第二连接区和所述轻掺杂区之间。
11.如权利要求6所述的栅驱动集成电路，其特征在于，还包括：
第一掺杂类型的第二接触区，所述第二接触区位于所述第二连接区远离所述轻掺杂区的一侧。
12.如权利要求6所述的栅驱动集成电路，其特征在于，还包括：
第一场板结构，形成在所述衬底的表面上并位于所述第二连接区远离所述轻掺杂区的一侧。
13.如权利要求1所述的栅驱动集成电路，其特征在于，还包括：
栅极结构，形成在所述衬底的表面上，并位于所述源区和所述第二漏区之间。
14.如权利要求1所述的栅驱动集成电路，其特征在于，还包括：
第二场板结构，形成在所述衬底的表面上并位于所述过渡区靠近所述第二漏区的端部上。
15.权利要求14所述的栅驱动集成电路，其特征在于，所述第二场板结构包括场介质层和场导电层，所述场介质层形成在所述衬底上，所述场导电层形成在所述场介质层上。
16.如权利要求1所述的栅驱动集成电路，其特征在于，所述衬底包括第一掺杂类型的基底层和形成在所述基底层上的第一掺杂类型的外延层，所述基底层和所述外延层共同构成所述掺杂层，并且所述第一深埋区从所述外延层中扩展至所述基底层中。
17.如权利要求1所述的栅驱动集成电路，其特征在于，所述第一漏区的耐受电压介于200V～700V，所述第二漏区的耐受电压介于5V～30V。
18.如权利要求1所述栅驱动集成电路，其特征在于，所述栅驱动集成电路为电平移位电路。
19.如权利要求1～18任一项所述的栅驱动集成电路，其特征在于，所述第一掺杂类型为P型，所述第二导电类选为N型。
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2018
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