CN103219360A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN103219360A
CN103219360A CN2012102229834A CN201210222983A CN103219360A CN 103219360 A CN103219360 A CN 103219360A CN 2012102229834 A CN2012102229834 A CN 2012102229834A CN 201210222983 A CN201210222983 A CN 201210222983A CN 103219360 A CN103219360 A CN 103219360A
Authority
CN
China
Prior art keywords
mentioned
layer
type
semiconductor layer
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012102229834A
Other languages
English (en)
Other versions
CN103219360B (zh
Inventor
白井浩司
清水茉莉子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN103219360A publication Critical patent/CN103219360A/zh
Application granted granted Critical
Publication of CN103219360B publication Critical patent/CN103219360B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66098—Breakdown diodes
    • H01L29/66106—Zener diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体装置，该半导体装置具备：第1导电型的第1半导体层；设置在上述第1半导体层上的第1导电型的第2半导体层；在上述第2半导体层上与上述第2半导体层接合设置的第2导电型的第3半导体层；包围上述第3半导体层的周围、比上述第3半导体层深的元件分离层；以及设在上述第3半导体层与上述元件分离层之间、与上述第3半导体层邻接、比上述第3半导体层深的第2导电型的保护环层。

Description

半导体装置
交叉引用
本申请基于2012年1月23日提出的申请号为2012－011471的日本申请并主张其优先权，将其全部内容援引到本说明书中。
技术领域
后述的实施方式大致涉及半导体装置。
背景技术
齐纳二极管在对PN结施加了反向电压（击穿电压）时展现出恒压特性。齐纳二极管的击穿电压可以通过形成PN结的半导体的杂质浓度来控制。
发明内容
本发明想要解决的技术问题在于，提供一种小型、能够抑制击穿电压的变动的半导体装置。
实施方式的半导体装置具备：第1导电型的第1半导体层；设置在上述第1半导体层上的第1导电型的第2半导体层；在上述第2半导体层上与上述第2半导体层接合设置的第2导电型的第3半导体层；包围上述第3半导体层的周围、比上述第3半导体层深的元件分离层；以及设在上述第3半导体层与上述元件分离层之间、与上述第3半导体层邻接、比上述第3半导体层深的第2导电型的保护环层。
其他实施方式的半导体装置具有：基板、设在上述基板上的二极管、设在上述基板上的第1晶体管、设在上述基板上的第2晶体管，上述二极管具有：设在上述基板上的第1导电型的第1半导体层；设置在上述第1半导体层上的第1导电型的第2半导体层；在上述第2半导体层上与上述第2半导体层接合设置的第2导电型的第3半导体层；包围上述第3半导体层的周围、比上述第3半导体层深的元件分离层；以及设在上述第3半导体层与上述元件分离层之间、与上述第3半导体层邻接、比上述第3半导体层深的第2导电型的保护环层；上述第1晶体管具有：第1导电型源极层、第1导电型漏极层、设在上述第1导电型源极层与上述第1导电型漏极层之间的第2导电型沟道区域、设在上述第2导电型沟道区域上的第1栅极绝缘膜、以及设在上述第1栅极绝缘膜上的第1栅电极，上述第2晶体管具有：第2导电型源极层、第2导电型漏极层、设在上述第2导电型源极层和上述第2导电型漏极层之间的第1导电型沟道区域、设在上述第1导电型沟道区域上的第2栅极绝缘膜、以及设在上述第2栅极绝缘膜上的第2栅电极。
根据上述构成的半导体装置，能够在实现小型化的同时抑制击穿电压的变动。
附图说明
图1（a）是第1实施方式的半导体装置的示意剖视图，图1（b）是图1（a）的示意俯视图。
图2（a）是第2实施方式的半导体装置的示意剖视图，图2（b）是第3实施方式的半导体装置的示意剖视图。
图3第4实施方式的半导体装置的示意剖视图。
图4（a）～图5（b）是表示第4实施方式的半导体装置的制造方法的示意剖视图。
图6（a）是第5实施方式的半导体装置的示意剖视图，图6（b）是第6实施方式的半导体装置的示意剖视图。
图7（a）是第1比较例的半导体装置的示意剖视图，图7（b）是第2比较例的半导体装置的示意剖视图，图7（c）是第3比较例的半导体装置的示意剖视图。
具体实施方式
根据实施方式，半导体装置具备：第1导电型的第1半导体层；设置在上述第1半导体层上的第1导电型的第2半导体层；在上述第2半导体层上与上述第2半导体层接合设置的第2导电型的第3半导体层；包围上述第3半导体层的周围、比上述第3半导体层深的元件分离层；以及设在上述第3半导体层与上述元件分离层之间、与上述第3半导体层邻接、比上述第3半导体层深的第2导电型的保护环（guard ring）层。
以下，参照附图对实施方式进行说明。其中，在各附图中对相同的要素赋予了相同的附图标记。
在以下的实施方式中，将第1导电型设为P型，将第2导电型设为N型来进行说明，但也可以将第1导电型设为N型，将第2导电型设为P型。
另外，在以下的实施方式中，例示了硅作为半导体层、基板的材料，但也可以使用硅以外的半导体（例如SiC、GaN等化合物半导体）。
（第1实施方式）
图1（a）是第1实施方式的半导体装置的示意剖视图，图1（b）是图1（a）的示意俯视图。
第1实施方式的半导体装置具有作为第1半导体层的P型阱层13、作为第2半导体层的P型阳极层14、作为第3半导体层的N型阴极层15、N型保护环层16、元件分离层17。
P型阳极层14设在P型阱层13上，P型阳极层14的P型杂质浓度比P型阱层13的P型杂质浓度高。
N型阴极层15在P型阳极层14上与P型阳极层14接合设置。P型阳极层14与N型阴极层15的PN结面，在与P型阳极层14以及N型阴极层15的层叠方向（纵向）大致垂直的方向（横方向）上扩展。
元件分离层17使包含P型阳极层14以及N型阴极层15的区域5与其他元件区域分离。元件分离层17例如具有短沟槽隔离（Short TrenchIsolation）或者浅沟槽隔离（Shallow Trench Isolation）（STI）构造，具有在形成于半导体装置的表面侧的沟槽内埋入了绝缘物（例如硅氧化物）的构造。
元件分离层17如图1（b）所示，连续包围N型阴极层15的周围。元件分离层17如图1（a）所示，比N型阴极层15深地到达P型阱层13。并且，元件分离层17还连续包围P型阳极层14的周围，比P型阳极层14深。
N型保护环层16设在N型阴极层15与元件分离层17之间，如图1（b）所示，其连续包围N型阴极层15的侧面。N型保护环层16与N型阴极层15的侧面以及元件分离层17的侧面邻接。N型保护环层16的N型杂质浓度比N型阴极层15的N型杂质浓度低。
N型保护环层16比N型阴极层15深，即比P型阳极层14与N型阴极层15的PN结面深地到达P型阳极层14。
因此，在N型阴极层15的侧面的全部设置N型保护环层16，N型阴极层15的侧面不与P型阳极层14相接。即，在N型阴极层15的侧面没有形成与P型阳极层14的PN结。N型保护环层16比P型阳极层14以及元件分离层17浅。
第1实施方式的半导体装置还具有P型半导体层19作为第4半导体层。P型半导体层19隔着元件分离层17设置在与设有P型阳极层14、N型阴极层15以及N型保护环层16的区域5相反一侧（外侧）的P型阱层13上。
P型半导体层19通过与P型阳极层14相同的工序形成，具有与P型阳极层14相同的P型杂质浓度。因此，P型半导体层19的P型杂质浓度比P型阱层13的P型杂质浓度高。另外，P型半导体层19与P型阳极层14的深度相同。在P型半导体层19上或P型半导体层19内没有设置N型半导体层。
P型半导体层19如图1（b）例示那样，在区域5的外侧连续包围元件分离层17。或者，P型半导体层19也可以是条状的平面图案。
在由元件分离层17包围的区域5中，形成有具有P型阳极层14与N型阴极层15的PN结的二极管。该二极管例如是齐纳二极管10，P型阳极层14以及N型阴极层15具有比较高的杂质浓度。
例如，P型阳极层14的P型杂质浓度以及N型阴极层15的N型杂质浓度为1×1020～1×1021（cm-3）左右。
在P型半导体层19的表面上设置有未图示的插头（plug），P型半导体层19经由该插头与第1电极或者布线电连接。P型阳极层14与P型半导体层19通过P型阱层13电连接，第1电极的电位被提供给P型阳极层14。
在N型阴极层15的表面上也设置有未图示的插头，N型阴极层15经由该插头与第2电极或者布线电连接。
与之相对，若对第1电极（阳极侧）提供低电位、对第2电极（阴极侧）提供高电位，则向P型阳极层14与N型阴极层15的PN结施加反向电压。然后，在某一电压（击穿电压）引起击穿现象，可获得恒压特性。
N型保护环层16还与P型阳极层14形成PN结。但是，N型保护环层16的N型杂质浓度比N型阴极层15的N型杂质浓度低。例如，N型保护环层16的N型杂质浓度为1×1018～1×1019（cm-3）左右。
因此，与P型阳极层14和N型保护环层16的PN结相比，在P型阳极层14和N型阴极层15的PN结处先发生击穿。即，可以通过P型阳极层14的P型杂质浓度与N型阴极层15的N型杂质浓度的控制来控制击穿电压。
这里，对比较例进行说明。
（第1比较例）
图7（a）是第1比较例的齐纳二极管的示意剖视图。
在第1比较例的齐纳二极管中，在P型阱层61的表面设有P型阳极层62，在P型阳极层62的表面设有N型阴极层63。P型阳极层62还设在N型阴极层63的周围，在N型阴极层63的侧面（端部）也形成有与P型阳极层62的PN结。
在该第1比较例的构造中，担心如下问题，即：当发生击穿时电子被半导体层表面与该表面上的绝缘膜（硅氧化膜）64的界面捕获，由于其界面电荷的影响使得耗尽层65在表面缩短而使得击穿电压发生变动。为了避免该问题，可举出第2比较例的构造。
（第2比较例）
图7（b）是第2比较例的齐纳二极管的示意剖视图。
第2比较例的齐纳二极管具有：P型基板11、设在P型基板11上的N型埋入层21、设在N型埋入层21上且N型杂质浓度比N型埋入层21低的N型半导体层71、设在N型半导体层71的表面的P型阳极层72、在P型阳极层72与N型埋入层21之间与这两层相接设置且N型杂质浓度比N型半导体层71高的N型阴极层73。另外，在N型埋入层21上，承担与阴极侧的表面电极的连接作用的N型半导体层74设置到表面为止。
该第2比较例具有仅在设置于表面的P型阳极层72的正下方存在发生击穿的PN结的构造。因此，由于N型阴极层73设在比P型阳极层72深的位置，所以需要深的N型扩散层，容易导致元件尺寸以及N型杂质的扩散时间增大。
根据以上说明的实施方式，发生击穿的P型阳极层14与N型阴极层15的PN结只形成在N型阴极层15的正下方，没有形成在N型阴极层15的周围（侧面）。因此，能够抑制界面电荷的捕获，可抑制因该界面电荷的影响而引起的击穿电压的变动。
在第2比较例中，利用了承担使齐纳二极管与基板11电分离的作用的N型埋入层21，作为N型阴极层73与表面电极的连接层。因此，需要将N型阴极层73设置到与N型埋入层21相接的较深的位置。
另一方面，在实施方式中，P型阱层13形成在基板的表面侧，在该P型阱层13的表面设置有P型阳极层14与N型阴极层15的层叠构造。N型阴极层15设在P型阳极层14上，不经由深的埋入层而在器件的表面侧与电极连接。P型阳极层14也不经由深的埋入层而经由形成在基板表面的P型阱层13以及P型半导体层19在器件表面侧与电极连接。
因此，在实施方式中，能够使齐纳二极管的元件尺寸（平面尺寸以及高度）比第2比较例大幅缩小。在相同特性的实施方式与第2比较例的比较中，实施方式相对第2比较例能够使元件尺寸成为约1／60。
（第3比较例）
图7（c）是第3比较例的齐纳二极管的示意剖视图。
第3比较例的齐纳二极管不具有实施方式的齐纳二极管10中的N型保护环层16。
STI构造的元件分离层17中的沟槽例如通过反应离子刻蚀（ReactiveIon Etching，RIE）法形成。此时，沟槽宽度存在底侧比开口侧变窄的趋势，容易形成图7（c）所示那样的具有锥形的沟槽侧壁。
而且，当在形成了元件分离层17之后通过离子注入法形成N型阴极层15时，元件分离层17的上端部变成如房檐那样，阻止向该房檐的成为背光的部分的离子注入。因此，N型阴极层15中的元件分离层17侧的端部的深度容易比其他部分浅。即，在与元件分离层17的侧壁（或者边缘）邻接的部分，PN结变浅，在该部分产生的耗尽层容易到达元件表面，存在发生泄漏的担忧。
与此相对，根据实施方式，在N型阴极层15的侧面（端部），设置有比N型阴极层15深的N型保护环层16。因此，在元件分离层17的侧壁附近不形成浅的PN结，可抑制泄漏。
另外，通过使N型保护环层16的N型杂质浓度比N型阴极层15的N型杂质浓度低，能够进一步提高元件分离层17的侧壁附近处的泄漏抑制效果。
实施方式涉及的齐纳二极管10与晶体管等其他元件一同形成在相同的基板上，可以适用于集成电路（例如模拟集成电路）。根据实施方式，由于能够形成小型的齐纳二极管，所以适合集成化。
以下，对作为集成电路的一个构成要素的齐纳二极管进行例示。由于具有P型阱层13、P型阳极层14、N型阴极层15、N型保护环层16、P型半导体层19以及元件分离层17的齐纳二极管10本身的构成以及效果与第1实施方式相同，所以省略其详细的说明。
（第2实施方式）
图2（a）是第2实施方式的半导体装置的示意剖视图。
齐纳二极管10形成在N型阱层12的表面。N型阱层12形成在基板（例如P型硅基板）11的表面侧。
在基板11中的未图示的其他区域设置有晶体管等其他元件。齐纳二极管10通过与元件分离层17相同的例如STI构造的元件分离层18，与其他元件分离。
（第3实施方式）
图2（b）是第3实施方式的半导体装置的示意剖视图。
在基板11上设有N型埋入层21，在该N型埋入层21上设有N型杂质浓度比N型埋入层21低的N型半导体层（N型外延层）22。在该N型半导体层22的表面设有齐纳二极管10。
N型埋入层21将设置在相同的基板11上的齐纳二极管10与其他元件的、通过基板11的电连接切断。
另外，在元件分离层18之下设有使齐纳二极管10与其他元件分离的元件分离层23。元件分离层23具有深沟槽隔离（Deep Trench Isolation，DTI）构造：即：在比元件分离层17以及18的沟槽深地到达基板11的沟槽内设有绝缘物（例如硅氧化物）。
（第4实施方式）
图3是第4实施方式的半导体装置的示意剖视图。
第4实施方式的半导体装置具有在相同的基板11上设有齐纳二极管10、第1晶体管30、第2晶体管40的构造。
设有齐纳二极管10的区域例如具有与图2（a）相同的构造，但也可以应用其他实施方式的构造。
第1晶体管30具有P型Metal-Oxide-Semiconductor Field EffectTransistor（金属氧化物半导体场效应晶体管，MOSFET）构造。
第1晶体管30具有设在基板11的表面侧的N型阱层31、设在N型阱层31的表面的P型源极层32、P型漏极层33、P型半导体层34。
P型源极层32与P型漏极层33隔着设置于N型阱层31的表面的N型沟道区域31a而分离。P型源极层32与P型漏极层33的位置关系也可以与图示的位置关系相反。
P型源极层32的N型沟道区域31a侧与P型半导体层34邻接。P型漏极层33的N型沟道区域31a侧也与P型半导体层34邻接。
N型沟道区域31a形成在P型半导体层34之间。在N型沟道区域31a上隔着栅极绝缘膜35设有栅电极36。若对栅电极36提供所希望的栅极电压，则在N型沟道区域31a形成P型反转层。
P型半导体层34的P型杂质浓度比P型源极层32的P型杂质浓度以及P型漏极层33的P型杂质浓度低。由此，能够抑制P型源极层32的栅电极36侧的端部以及P型漏极层33的栅电极36侧的端部的电场集中。
第2晶体管40具有N型MOSFET构造。
第2晶体管40具有设在基板11的表面侧的P型阱层41、设在P型阱层41的表面的N型源极层42、N型漏极层43、N型半导体层44。
N型源极层42与N型漏极层43隔着设在P型阱层41的表面的P型沟道区域41a而分离。N型源极层42与N型漏极层43的位置关系也可以与图示的位置关系相反。
N型源极层42的P型沟道区域41a侧与N型半导体层44邻接。N型漏极层43的P型沟道区域41a侧也与N型半导体层44邻接。
P型沟道区域41a形成在N型半导体层44之间。在P型沟道区域41a上隔着栅极绝缘膜45设有栅电极46。若对栅电极46提供所希望的栅极电压，则在P型沟道区域41a形成N型反转层。
N型半导体层44的N型杂质浓度比N型源极层42的N型杂质浓度以及N型漏极层43的N型杂质浓度低。由此，可抑制N型源极层42的栅电极46侧的端部以及N型漏极层43的栅电极46侧的端部的电场集中。
齐纳二极管10、第1晶体管30以及第2晶体管40元件通过分离层18而相互分离。
接下来，参照图4（a）～图5（b）对第4实施方式的半导体装置的制造方法进行说明。
如图4（a）所示，在基板11的表面侧形成了例如STI构造的元件分离层17以及18之后，通过离子注入法形成各阱层。
例如，通过磷、砷、锑等N型杂质的注入以及扩散，同时形成N型阱层12与N型阱层31。因此，N型阱层12的N型杂质浓度与N型阱层31的N型杂质浓度相同。
另外，通过例如硼等P型杂质的注入以及扩散，同时形成P型阱层13与P型阱层41。因此，P型阱层13的P型杂质浓度与P型阱层41的P型杂质浓度相同。
接下来，通过例如硼等P型杂质的注入以及扩散，如图4（b）所示，形成P型阳极层14、P型半导体层19、P型源极层32、P型漏极层33以及P型半导体层34。
P型阳极层14、P型半导体层19、P型源极层32以及P型漏极层33同时形成。因此，P型阳极层14的P型杂质浓度、P型半导体层19的P型杂质浓度、P型源极层32的P型杂质浓度、以及P型漏极层33的P型杂质浓度相同。
接下来，通过例如磷、砷、锑等N型杂质的注入以及扩散，如图5（a）所示，形成N型保护环层16与N型半导体层44。
N型保护环层16与N型半导体层44同时形成。因此，N型保护环层16的N型杂质浓度与N型半导体层44的N型杂质浓度相同。
接下来，通过例如磷、砷、锑等N型杂质的注入以及扩散，如图5（b）所示，形成N型阳极层15、N型源极层42以及N型漏极层43。
N型阳极层15、N型源极层42以及N型漏极层43同时形成。因此，N型阳极层15的N型杂质浓度、N型源极层42的N型杂质浓度以及N型漏极层43的N型杂质浓度相同。
上述离子注入工序的顺序能够适当变更。例如，也可以在N型保护环层16以及N型半导体层44的离子注入之后，进行P型阳极层14、P型半导体层19、P型源极层32以及P型漏极层33的离子注入。
根据该实施方式，可以将齐纳二极管10的杂质扩散层与第1晶体管30的杂质扩散层、和/或第2晶体管40的杂质扩散层通过相同的工序形成。包括元件分离层17以及18在内，齐纳二极管10的各要素全部能够通过与形成第1晶体管30的工序或者形成第2晶体管40的工序共通的工序形成。因此，可缩短制造工序，能够减少制造成本。
（第5实施方式）
图6（a）是第5实施方式的半导体装置的示意剖视图。
在基板11上设有N型埋入层21，在该N型埋入层21上设有N型杂质浓度比N型埋入层21低的N型半导体层（N型外延层）22。在该N型半导体层22的表面设有齐纳二极管10。
在设于表面的元件分离层18之下，设置有将齐纳二极管10与其他元件分离的DTI构造的元件分离层23、P型分离层24以及P型埋入层25。
P型埋入层25在N型埋入层21与N型埋入层21之间被埋入到与N型埋入层21几乎相同的深度，被埋入到P型基板11与N型半导体层22的接合面附近。P型分离层24设在P型埋入层25上，其上表面到达元件分离层18。
（第6实施方式）
图6（b）是第6实施方式的半导体装置的示意剖视图。
第6实施方式的半导体装置与第5实施方式的半导体装置的不同之处在于，不具有DTI构造的元件分离层23。
根据以上所述的至少一个实施方式的齐纳二极管，能够在实现小型化的同时抑制击穿电压的变动。因此，适合与晶体管等其他元件的集成化。
如果将N型保护环层16形成得比N型阴极层15深，则可抑制因元件分离层17的侧壁（边缘）附近处的PN结变浅而引起的泄漏。因此，N型保护环层16的N型杂质浓度也可以与N型阴极层15的N型杂质浓度为相同程度。但是，目前由于工艺（process）的制约等，低浓度的N型杂质扩散层可容易地形成到较深的位置。
另外，例如硼作为P型杂质，与磷、砷、锑等N型杂质相比，容易注入到较深的位置。因此，在P型阳极层14之上设有N型阴极层15的PN结构造与在N型阴极层15上设有P型阳极层14的PN结构造相比，更容易形成。
在P型阳极层14设于N型阴极层15之下的构造中，可以如前述的各实施方式那样，将经过P型阱层13而与P型阳极层14电连接的P型半导体层19设置在表面侧，从而使得P型阳极层14也和N型阴极层15同样地在表面侧与电极连接，阳极侧的电极取出构造变得简单。
元件分离层17只要比发生击穿的N型阴极层15与P型阳极层14的PN结深、即比N型阴极层15深即可。并且，只要使元件分离层17比P型阳极层14深，就能够可靠地使齐纳二极管10与形成在相同基板上的其他元件绝缘分离。
对本发明的几个实施方式进行了说明，但这些实施方式只是例示，不意图对发明的范围进行限定。这些新的实施方式能够通过其他的各种方式来实施，在不脱离发明主旨的范围可进行各种省略、置换、变更。这些实施方式和其变形包含在发明的范围与主旨中，并且，属于权利要求书所记载的发明和其等同的范围。

Claims (19)

1.一种半导体装置，其特征在于，具备：
第1导电型的第1半导体层；
设置在上述第1半导体层上的第1导电型的第2半导体层；
在上述第2半导体层上与上述第2半导体层接合设置的第2导电型的第3半导体层；
包围上述第3半导体层的周围、比上述第3半导体层深的元件分离层；以及
设在上述第3半导体层与上述元件分离层之间、与上述第3半导体层邻接、比上述第3半导体层深的第2导电型的保护环层。
2.根据权利要求1所述的半导体装置，其特征在于，
上述保护环层连续包围上述第3半导体层。
3.根据权利要求1所述的半导体装置，其特征在于，
上述保护环层的第2导电型杂质浓度比上述第3半导体层的第2导电型杂质浓度低。
4.根据权利要求1所述的半导体装置，其特征在于，
上述元件分离层比上述第2半导体层深。
5.根据权利要求1所述的半导体装置，其特征在于，
上述元件分离层具有形成在上述半导体装置的表面侧的沟槽、和埋入到上述沟槽内的绝缘物。
6.根据权利要求1所述的半导体装置，其特征在于，
上述第2半导体层的第1导电型杂质浓度比上述第1半导体层的第1导电型杂质浓度高。
7.根据权利要求1所述的半导体装置，其特征在于，
还具备第1导电型的第4半导体层，该第4半导体层隔着上述元件分离层设置在与设有上述第3半导体层以及上述保护环层的区域相反侧的上述第1半导体层上。
8.根据权利要求7所述的半导体装置，其特征在于，
上述第4半导体层的杂质浓度比上述第1半导体层的杂质浓度高。
9.根据权利要求7所述的半导体装置，其特征在于，
上述第2半导体层与上述第4半导体层具有相同的深度以及相同的杂质浓度。
10.根据权利要求1所述的半导体装置，其特征在于，
在上述第3半导体层的全部侧面设有上述保护环层，上述第3半导体层的侧面不与上述第2半导体层相接。
11.根据权利要求1所述的半导体装置，其特征在于，
上述第2半导体层与上述第3半导体层的PN结只形成在上述第3半导体层的正下方。
12.根据权利要求1所述的半导体装置，其特征在于，
上述第2半导体层的杂质浓度以及上述第3半导体层的杂质浓度为1×1020～1×1021cm-3。
13.根据权利要求1所述的半导体装置，其特征在于，
上述保护环层的杂质浓度为1×1018～1×1019cm-3。
14.根据权利要求1所述的半导体装置，其特征在于，
上述第1导电型为P型，上述第2导电型为N型。
15.根据权利要求1所述的半导体装置，其特征在于，
上述半导体装置为齐纳二极管。
16.根据权利要求15所述的半导体装置，其特征在于，
与上述第2半导体层和上述保护环层的PN结相比，在上述第2半导体层和上述第3半导体层的PN结处先发生击穿。
17.一种半导体装置，其特征在于，
具备基板、设在上述基板上的二极管、设在上述基板上的第1晶体管、和设在上述基板上的第2晶体管，
上述二极管具备：
设在上述基板上的第1导电型的第1半导体层；
设置在上述第1半导体层上的第1导电型的第2半导体层；
在上述第2半导体层上与上述第2半导体层接合设置的第2导电型的第3半导体层；
包围上述第3半导体层的周围、比上述第3半导体层深的元件分离层；以及
设在上述第3半导体层与上述元件分离层之间、与上述第3半导体层邻接、比上述第3半导体层深的第2导电型的保护环层，
上述第1晶体管具有：第1导电型源极层、第1导电型漏极层、设在上述第1导电型源极层和上述第1导电型漏极层之间的第2导电型沟道区域、设在上述第2导电型沟道区域上的第1栅极绝缘膜、以及设在上述第1栅极绝缘膜上的第1栅电极，
上述第2晶体管具有：第2导电型源极层、第2导电型漏极层、设在上述第2导电型源极层和上述第2导电型漏极层之间的第1导电型沟道区域、设在上述第1导电型沟道区域上的第2栅极绝缘膜、以及设在上述第2栅极绝缘膜上的第2栅电极。
18.根据权利要求17所述的半导体装置，其特征在于，
上述第2半导体层、上述第1导电型源极层以及上述第1导电型漏极层的第1导电型杂质浓度相同，
上述第3半导体层、上述第2导电型源极层以及上述第2导电型漏极层的第2导电型杂质浓度相同。
19.根据权利要求17所述的半导体装置，其特征在于，
上述第2晶体管还具有第2导电型半导体层，该第2导电型半导体层与上述第2导电型源极层的上述第1导电型沟道区域侧、以及上述第2导电型漏极层的上述第1导电型沟道区域侧邻接，并具有与上述二极管的上述保护环层相同的第2导电型杂质浓度。
CN201210222983.4A 2012-01-23 2012-06-28 半导体装置 Active CN103219360B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP011471/2012 2012-01-23
JP2012011471A JP5739826B2 (ja) 2012-01-23 2012-01-23 半導体装置

Publications (2)

Publication Number Publication Date
CN103219360A true CN103219360A (zh) 2013-07-24
CN103219360B CN103219360B (zh) 2016-01-20

Family

ID=48796548

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210222983.4A Active CN103219360B (zh) 2012-01-23 2012-06-28 半导体装置

Country Status (3)

Country Link
US (1) US8890281B2 (zh)
JP (1) JP5739826B2 (zh)
CN (1) CN103219360B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106952967A (zh) * 2015-12-11 2017-07-14 精工爱普生株式会社 半导体装置及其制造方法
CN107017291A (zh) * 2015-12-11 2017-08-04 精工爱普生株式会社 半导体装置及其制造方法
CN111710729A (zh) * 2020-07-28 2020-09-25 杰华特微电子（杭州）有限公司 齐纳二极管及其制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6315190B2 (ja) * 2014-04-23 2018-04-25 サンケン電気株式会社 車両用点火装置の駆動装置
US20170179226A1 (en) * 2015-12-18 2017-06-22 Microchip Technology Incorporated Ultrasound t/r isoltation disolator with fast recovery time on soi
US10355076B2 (en) * 2017-10-31 2019-07-16 Texas Instruments Incorporated Low substrate leakage zener diode with modulated buried junction
JP7341831B2 (ja) 2019-09-30 2023-09-11 ローム株式会社 ダイオードチップ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH042166A (ja) * 1990-04-19 1992-01-07 Nec Corp 半導体装置
JPH1126600A (ja) * 1997-07-08 1999-01-29 Mitsubishi Electric Corp 半導体集積回路装置およびツェナーダイオード
CN1452251A (zh) * 2002-04-18 2003-10-29 松下电器产业株式会社 半导体装置及其制造方法
US20100148040A1 (en) * 2008-12-17 2010-06-17 Stmicroelectronics S.R.L. Geiger-mode photodiode with integrated and adjustable quenching resistor, photodiode array, and manufacturing method thereof
US20110266650A1 (en) * 2010-04-28 2011-11-03 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57162365A (en) * 1981-03-30 1982-10-06 Toshiba Corp Semiconductor device
JPH01232773A (ja) * 1988-03-14 1989-09-18 Oki Electric Ind Co Ltd ツェナーダイオード
JP2601143B2 (ja) * 1993-06-17 1997-04-16 日本電気株式会社 半導体装置
JP2001352079A (ja) * 2000-06-07 2001-12-21 Nec Corp ダイオードおよびその製造方法
JP3935446B2 (ja) * 2002-04-18 2007-06-20 松下電器産業株式会社 半導体装置及びその製造方法
JP2004071677A (ja) * 2002-08-02 2004-03-04 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7741661B2 (en) * 2002-08-14 2010-06-22 Advanced Analogic Technologies, Inc. Isolation and termination structures for semiconductor die
US7667268B2 (en) * 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
US8093652B2 (en) * 2002-08-28 2012-01-10 Ixys Corporation Breakdown voltage for power devices
US7196392B2 (en) * 2004-11-29 2007-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure for isolating integrated circuits of various operation voltages
CN101669218B (zh) * 2007-04-24 2012-01-11 皇家飞利浦电子股份有限公司 光电二极管及其制作
US8134212B2 (en) * 2008-08-08 2012-03-13 Texas Instruments Incorporated Implanted well breakdown in high voltage devices
US8105911B2 (en) * 2008-09-30 2012-01-31 Northrop Grumman Systems Corporation Bipolar junction transistor guard ring structures and method of fabricating thereof
JP5271694B2 (ja) * 2008-12-25 2013-08-21 新電元工業株式会社 ダイオード
US8334579B2 (en) * 2010-10-07 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Schottky diode

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH042166A (ja) * 1990-04-19 1992-01-07 Nec Corp 半導体装置
JPH1126600A (ja) * 1997-07-08 1999-01-29 Mitsubishi Electric Corp 半導体集積回路装置およびツェナーダイオード
CN1452251A (zh) * 2002-04-18 2003-10-29 松下电器产业株式会社 半导体装置及其制造方法
US20100148040A1 (en) * 2008-12-17 2010-06-17 Stmicroelectronics S.R.L. Geiger-mode photodiode with integrated and adjustable quenching resistor, photodiode array, and manufacturing method thereof
US20110266650A1 (en) * 2010-04-28 2011-11-03 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106952967A (zh) * 2015-12-11 2017-07-14 精工爱普生株式会社 半导体装置及其制造方法
CN107017291A (zh) * 2015-12-11 2017-08-04 精工爱普生株式会社 半导体装置及其制造方法
CN106952967B (zh) * 2015-12-11 2021-08-10 精工爱普生株式会社 半导体装置及其制造方法
CN107017291B (zh) * 2015-12-11 2021-09-17 精工爱普生株式会社 半导体装置及其制造方法
CN111710729A (zh) * 2020-07-28 2020-09-25 杰华特微电子（杭州）有限公司 齐纳二极管及其制造方法

Also Published As

Publication number Publication date
JP2013149926A (ja) 2013-08-01
US20130187238A1 (en) 2013-07-25
CN103219360B (zh) 2016-01-20
JP5739826B2 (ja) 2015-06-24
US8890281B2 (en) 2014-11-18

Similar Documents

Publication Publication Date Title
CN103219360B (zh) 半导体装置
KR101233953B1 (ko) 쇼트키 장치 및 형성 방법
JP5172654B2 (ja) 半導体装置
CN103329268B (zh) 半导体器件及制造其的方法
JP5534298B2 (ja) 半導体装置
US9166037B2 (en) Power semiconductor device with electrostatic discharge structure
US9064952B2 (en) Semiconductor device
KR102115619B1 (ko) 반도체 장치 및 그 제조방법
KR20120081830A (ko) 반도체 장치 및 그 제조 방법
KR20070026690A (ko) 쇼트키 소자와 형성 방법
CN102136493B (zh) 高压隔离型ldnmos器件及其制造方法
JP2013058575A (ja) 半導体装置及びその製造方法
KR20150020930A (ko) 고전압 반도체 장치 및 이의 제조 방법
CN103681656A (zh) 使用cmos阱的具有减小的电阻率电压系数和增加的击穿电压的扩散电阻器
US9711642B2 (en) Semiconductor device and manufacturing method thereof
CN104465779A (zh) 漏端隔离的高压ldmos的结构及制作方法
JP2011159829A (ja) 半導体装置及び半導体装置の製造方法
CN103545346B (zh) 隔离型n型ldmos器件及其制造方法
JP2014086723A (ja) 高電圧ダイオード
CN111326582B (zh) 栅驱动集成电路
KR100853799B1 (ko) 트렌치 게이트 반도체 소자 및 그의 제조 방법
KR20160030030A (ko) 반도체 장치
JP2012195394A (ja) 半導体装置の製造方法
CN103311246A (zh) 半导体器件及其制造方法
KR101483721B1 (ko) 오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant