JPH1126600A - 半導体集積回路装置およびツェナーダイオード - Google Patents
半導体集積回路装置およびツェナーダイオードInfo
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- JPH1126600A JPH1126600A JP9182466A JP18246697A JPH1126600A JP H1126600 A JPH1126600 A JP H1126600A JP 9182466 A JP9182466 A JP 9182466A JP 18246697 A JP18246697 A JP 18246697A JP H1126600 A JPH1126600 A JP H1126600A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
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Abstract
(57)【要約】
【課題】 抵抗値が極めて高い精度にて設定される抵抗
素子を内蔵するＣＭＯＳ回路装置を得る。 【解決手段】 アノード領域２１は半導体基板１の一主
面にＰ型ＭＯＳトランジスタのソース／ドレイン領域
４、５と同時に同じ条件にて形成される。カソード領域
２２は半導体基板１の一主面にアノード領域２１と一部
重なり領域２３を有して形成され、Ｎ型ＭＯＳトランジ
スタのソース／ドレイン領域１２、１３と同時に同じ条
件にて形成される。このカソード領域２２と上記アノー
ド領域２１とによってザッピング用のツェナーダイオー
ドを構成する。
素子を内蔵するＣＭＯＳ回路装置を得る。 【解決手段】 アノード領域２１は半導体基板１の一主
面にＰ型ＭＯＳトランジスタのソース／ドレイン領域
４、５と同時に同じ条件にて形成される。カソード領域
２２は半導体基板１の一主面にアノード領域２１と一部
重なり領域２３を有して形成され、Ｎ型ＭＯＳトランジ
スタのソース／ドレイン領域１２、１３と同時に同じ条
件にて形成される。このカソード領域２２と上記アノー
ド領域２１とによってザッピング用のツェナーダイオー
ドを構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、Ｐ型ＭＯＳトラ
ンジスタとＮ型ＭＯＳトランジスタとを備えたものにお
いて、ザッピング用のツェナーダイオードを備えた新規
な半導体集積回路装置、および降伏電圧の低いツェナー
ダイオードに関するものである。
ンジスタとＮ型ＭＯＳトランジスタとを備えたものにお
いて、ザッピング用のツェナーダイオードを備えた新規
な半導体集積回路装置、および降伏電圧の低いツェナー
ダイオードに関するものである。
【０００２】
【従来の技術】近年、Ｐ型ＭＯＳトランジスタとＮ型Ｍ
ＯＳトランジスタとを備えた半導体集積回路装置におい
て、抵抗値が半導体ウェハプロセスでは実現不可能な極
めて高い精度にて設定される抵抗素子を内蔵することが
望まれている。この抵抗値が極めて高い精度にて設定さ
れる抵抗素子を得るために、半導体ウェハプロセス後に
おけるテストプロセスにて行われるレーザ・トリミング
法が採用されている。このレーザ・トリミング法につい
て図２２ないし図２４を用いて説明する。図２２におい
て、Ａは極めて高い精度の抵抗値が求められる抵抗素子
の一端側ノード、Ｂは上記抵抗素子の他端側ノードで、
上記一端側ノードとの間で極めて高い精度の抵抗値が要
求される。
ＯＳトランジスタとを備えた半導体集積回路装置におい
て、抵抗値が半導体ウェハプロセスでは実現不可能な極
めて高い精度にて設定される抵抗素子を内蔵することが
望まれている。この抵抗値が極めて高い精度にて設定さ
れる抵抗素子を得るために、半導体ウェハプロセス後に
おけるテストプロセスにて行われるレーザ・トリミング
法が採用されている。このレーザ・トリミング法につい
て図２２ないし図２４を用いて説明する。図２２におい
て、Ａは極めて高い精度の抵抗値が求められる抵抗素子
の一端側ノード、Ｂは上記抵抗素子の他端側ノードで、
上記一端側ノードとの間で極めて高い精度の抵抗値が要
求される。
【０００３】１００は一端が上記一端側ノードＡに接続
される抵抗値Ｒ０からなる抵抗本体で、Ｐ型ＭＯＳトラ
ンジスタおよびＮ型ＭＯＳトランジスタが形成される半
導体基板の一主面に形成される拡散領域によって構成さ
れる拡散抵抗である。１０１はこの抵抗本体の他端と上
記他端側ノードＢとの間に接続される抵抗値Ｒ１からな
る第１の調整用抵抗で、上記半導体基板の一主面に形成
される拡散領域によって構成される拡散抵抗であり、こ
の例では抵抗値Ｒ１が例えば上記抵抗本体１００の抵抗
値Ｒ０の１／１００にされている。
される抵抗値Ｒ０からなる抵抗本体で、Ｐ型ＭＯＳトラ
ンジスタおよびＮ型ＭＯＳトランジスタが形成される半
導体基板の一主面に形成される拡散領域によって構成さ
れる拡散抵抗である。１０１はこの抵抗本体の他端と上
記他端側ノードＢとの間に接続される抵抗値Ｒ１からな
る第１の調整用抵抗で、上記半導体基板の一主面に形成
される拡散領域によって構成される拡散抵抗であり、こ
の例では抵抗値Ｒ１が例えば上記抵抗本体１００の抵抗
値Ｒ０の１／１００にされている。
【０００４】１０２は一端が上記抵抗本体１００の他端
に接続される抵抗値Ｒ２からなる第２の調整用抵抗で、
上記半導体基板の一主面に形成される拡散領域によって
構成される拡散抵抗であり、この例では抵抗値Ｒ２が例
えば上記抵抗本体１００の抵抗値Ｒ０の１／１００にさ
れている。１０３はこの第２の調整用抵抗の他端と上記
他端側ノードＢとの間に接続される第１のヒューズ素子
Ｆ１で、上記半導体基板の一主面上に形成されるポリシ
リコンまたはアルミニウムの配線によって構成される。
に接続される抵抗値Ｒ２からなる第２の調整用抵抗で、
上記半導体基板の一主面に形成される拡散領域によって
構成される拡散抵抗であり、この例では抵抗値Ｒ２が例
えば上記抵抗本体１００の抵抗値Ｒ０の１／１００にさ
れている。１０３はこの第２の調整用抵抗の他端と上記
他端側ノードＢとの間に接続される第１のヒューズ素子
Ｆ１で、上記半導体基板の一主面上に形成されるポリシ
リコンまたはアルミニウムの配線によって構成される。
【０００５】１０４は一端が上記抵抗本体１００の他端
に接続される抵抗値Ｒ３からなる第３の調整用抵抗で、
上記半導体基板の一主面に形成される拡散領域によって
構成される拡散抵抗であり、この例では抵抗値Ｒ３が例
えば上記抵抗本体１００の抵抗値Ｒ０の１／１００にさ
れている。１０５はこの第３の調整用抵抗の他端と上記
他端側ノードＢとの間に接続される第２のヒューズ素子
Ｆ２で、上記半導体基板の一主面上に形成されるポリシ
リコンまたはアルミニウムの配線によって構成される。
なお、第１および第２のヒューズ素子１０３、１０５は
ポリシリコンまたはアルミニウムの配線によって構成さ
れるため、その抵抗値は抵抗本体１００、第１ないし第
３の調整用抵抗１０１、１０２、１０４の抵抗値に対し
て無視できる値である。
に接続される抵抗値Ｒ３からなる第３の調整用抵抗で、
上記半導体基板の一主面に形成される拡散領域によって
構成される拡散抵抗であり、この例では抵抗値Ｒ３が例
えば上記抵抗本体１００の抵抗値Ｒ０の１／１００にさ
れている。１０５はこの第３の調整用抵抗の他端と上記
他端側ノードＢとの間に接続される第２のヒューズ素子
Ｆ２で、上記半導体基板の一主面上に形成されるポリシ
リコンまたはアルミニウムの配線によって構成される。
なお、第１および第２のヒューズ素子１０３、１０５は
ポリシリコンまたはアルミニウムの配線によって構成さ
れるため、その抵抗値は抵抗本体１００、第１ないし第
３の調整用抵抗１０１、１０２、１０４の抵抗値に対し
て無視できる値である。
【０００６】次に、このように構成された抵抗素子にお
ける抵抗値の設定について説明する。ウェハプロセス完
了後、まず、一端側ノードＡと他端側ノードＢとの間の
抵抗値Ｒ００を測定する。この時の抵抗値Ｒ００は次式
（１）になる。 Ｒ００＝Ｒ０＋Ｒ１・Ｒ２・Ｒ３／（Ｒ２・Ｒ３＋Ｒ１・Ｒ３＋Ｒ１・Ｒ２） ……（１） この抵抗値Ｒ００が希望する値になっていれば設定は終
了する。
ける抵抗値の設定について説明する。ウェハプロセス完
了後、まず、一端側ノードＡと他端側ノードＢとの間の
抵抗値Ｒ００を測定する。この時の抵抗値Ｒ００は次式
（１）になる。 Ｒ００＝Ｒ０＋Ｒ１・Ｒ２・Ｒ３／（Ｒ２・Ｒ３＋Ｒ１・Ｒ３＋Ｒ１・Ｒ２） ……（１） この抵抗値Ｒ００が希望する値になっていれば設定は終
了する。
【０００７】希望する値になっていない場合は、第１の
ヒューズ素子１０３をレーザにて切断する。第１のヒュ
ーズ素子１０３を切断した後、一端側ノードＡと他端側
ノードＢとの間の抵抗値Ｒ１０を測定する。この時の抵
抗値Ｒ１０は次式（２）になる。 Ｒ１０＝Ｒ０＋Ｒ１・Ｒ３／（Ｒ３＋Ｒ１）＞Ｒ００ ……（２） この抵抗値Ｒ１０が希望する値になっていれば設定は終
了する。
ヒューズ素子１０３をレーザにて切断する。第１のヒュ
ーズ素子１０３を切断した後、一端側ノードＡと他端側
ノードＢとの間の抵抗値Ｒ１０を測定する。この時の抵
抗値Ｒ１０は次式（２）になる。 Ｒ１０＝Ｒ０＋Ｒ１・Ｒ３／（Ｒ３＋Ｒ１）＞Ｒ００ ……（２） この抵抗値Ｒ１０が希望する値になっていれば設定は終
了する。
【０００８】希望する値になっていない場合は、さら
に、第２のヒューズ素子１０５をレーザにて切断する。
第２のヒューズ素子１０５を切断した後、一端側ノード
Ａと他端側ノードＢとの間の抵抗値Ｒ２０を測定する。
この時の抵抗値Ｒ２０は次式（３）になる。 Ｒ２０＝Ｒ０＋Ｒ１＞Ｒ１０＞Ｒ００ ……（３） このようにして抵抗値の設定は終了し、希望する値（設
計値）に極めて近い抵抗値の抵抗素子を得る。
に、第２のヒューズ素子１０５をレーザにて切断する。
第２のヒューズ素子１０５を切断した後、一端側ノード
Ａと他端側ノードＢとの間の抵抗値Ｒ２０を測定する。
この時の抵抗値Ｒ２０は次式（３）になる。 Ｒ２０＝Ｒ０＋Ｒ１＞Ｒ１０＞Ｒ００ ……（３） このようにして抵抗値の設定は終了し、希望する値（設
計値）に極めて近い抵抗値の抵抗素子を得る。
【０００９】
【発明が解決しようとする課題】しかるに、このように
抵抗値の微調整をレーザ・トリミングによって行う場
合、レーザ・トリマーという高価で、かつ大型の装置を
必要とする。この発明は、上記した点に鑑みてなされた
ものであり、レーザ・トリマーを必要とせずに、抵抗値
が極めて高い精度にて設定される抵抗素子を内蔵する、
Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを
備えた半導体集積回路装置を得ることを目的とする。こ
の発明の第２の目的は、降伏電圧の低いツェナーダイオ
ードを得ることである。
抵抗値の微調整をレーザ・トリミングによって行う場
合、レーザ・トリマーという高価で、かつ大型の装置を
必要とする。この発明は、上記した点に鑑みてなされた
ものであり、レーザ・トリマーを必要とせずに、抵抗値
が極めて高い精度にて設定される抵抗素子を内蔵する、
Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを
備えた半導体集積回路装置を得ることを目的とする。こ
の発明の第２の目的は、降伏電圧の低いツェナーダイオ
ードを得ることである。
【００１０】
【課題を解決するための手段】第１の発明に係る半導体
集積回路装置は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタとを備えたものにおいて、半導体基板の一
主面に、Ｐ型ＭＯＳトランジスタのソース／ドレイン領
域を構成するＰ型拡散領域と同じ不純物濃度および拡散
深さを有するＰ型拡散領域にて形成されるアノード領
域、およびアノード領域と一部重なり領域を有して一主
面に沿って配置され、Ｎ型ＭＯＳトランジスタのソース
／ドレイン領域を構成するＮ型拡散領域と同じ不純物濃
度および拡散深さを有するＮ型拡散領域にて形成される
カソード領域とを有するザッピング用のダイオードと、
半導体基板の一主面上に形成され、ダイオードのアノー
ド領域に電気的に接続されるザッピング用アノードパッ
ドと、半導体基板の一主面上に形成され、ダイオードの
カソード領域に電気的に接続されるザッピング用カソー
ドパッドとを設けたものである。
集積回路装置は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタとを備えたものにおいて、半導体基板の一
主面に、Ｐ型ＭＯＳトランジスタのソース／ドレイン領
域を構成するＰ型拡散領域と同じ不純物濃度および拡散
深さを有するＰ型拡散領域にて形成されるアノード領
域、およびアノード領域と一部重なり領域を有して一主
面に沿って配置され、Ｎ型ＭＯＳトランジスタのソース
／ドレイン領域を構成するＮ型拡散領域と同じ不純物濃
度および拡散深さを有するＮ型拡散領域にて形成される
カソード領域とを有するザッピング用のダイオードと、
半導体基板の一主面上に形成され、ダイオードのアノー
ド領域に電気的に接続されるザッピング用アノードパッ
ドと、半導体基板の一主面上に形成され、ダイオードの
カソード領域に電気的に接続されるザッピング用カソー
ドパッドとを設けたものである。
【００１１】第２の発明に係るツェナーダイオードは、
半導体基板の一主面にＰ型拡散領域にて形成されるアノ
ード領域と、半導体基板の一主面にアノード領域と一部
重なり領域を有して一主面に沿って配置され、Ｎ型拡散
領域にて形成されるカソード領域とを設け、アノード領
域とカソード領域のうちの一方の領域の幅が他方の領域
の幅より短い位置で重なりあっている。
半導体基板の一主面にＰ型拡散領域にて形成されるアノ
ード領域と、半導体基板の一主面にアノード領域と一部
重なり領域を有して一主面に沿って配置され、Ｎ型拡散
領域にて形成されるカソード領域とを設け、アノード領
域とカソード領域のうちの一方の領域の幅が他方の領域
の幅より短い位置で重なりあっている。
【００１２】第３の発明に係るツェナーダイオードは、
半導体基板の一主面にＰ型拡散領域にて形成されるアノ
ード領域と、半導体基板の一主面にアノード領域と一部
重なり領域を有して一主面に沿って配置され、Ｎ型拡散
領域にて形成されるカソード領域とを設け、重なり領域
とアノード領域およびカソード領域のうちの一方の領域
とのＰＮ接合部を有するとともに、アノード領域とカソ
ード領域との非重なり領域における高濃度のＰＮ接合部
を有する。
半導体基板の一主面にＰ型拡散領域にて形成されるアノ
ード領域と、半導体基板の一主面にアノード領域と一部
重なり領域を有して一主面に沿って配置され、Ｎ型拡散
領域にて形成されるカソード領域とを設け、重なり領域
とアノード領域およびカソード領域のうちの一方の領域
とのＰＮ接合部を有するとともに、アノード領域とカソ
ード領域との非重なり領域における高濃度のＰＮ接合部
を有する。
【００１３】第４の発明に係るツェナーダイオードは、
一主面に形成される素子間分離酸化膜、およびこの素子
間分離酸化膜によって囲われて形成されるＮ型のウェル
領域を有するＰ型の半導体基板のウェル領域に形成され
るＰ型のアノード領域と、ウェル領域にアノード領域と
一部重なり領域を有して第１の方向に沿って形成され、
ウェル領域の不純物濃度より高い不純物濃度からなるＮ
型のカソード領域とを設け、アノード領域とカソード領
域のうちの一方の領域は、第１の方向に沿い素子間分離
酸化膜に接する上記ウェル領域との露出辺を有し、アノ
ード領域とカソード領域のうちの他方の領域は、第１の
方向に沿い、かつ、一方の領域における素子間分離酸化
膜に接する露出辺側に位置し、ウエル領域が露出される
面を有するように素子間分離酸化膜から第１の方向と直
交する第２の方向に沿って内側に位置し、重なり領域に
延在する辺部をもつウェル領域との露出辺を有する。
一主面に形成される素子間分離酸化膜、およびこの素子
間分離酸化膜によって囲われて形成されるＮ型のウェル
領域を有するＰ型の半導体基板のウェル領域に形成され
るＰ型のアノード領域と、ウェル領域にアノード領域と
一部重なり領域を有して第１の方向に沿って形成され、
ウェル領域の不純物濃度より高い不純物濃度からなるＮ
型のカソード領域とを設け、アノード領域とカソード領
域のうちの一方の領域は、第１の方向に沿い素子間分離
酸化膜に接する上記ウェル領域との露出辺を有し、アノ
ード領域とカソード領域のうちの他方の領域は、第１の
方向に沿い、かつ、一方の領域における素子間分離酸化
膜に接する露出辺側に位置し、ウエル領域が露出される
面を有するように素子間分離酸化膜から第１の方向と直
交する第２の方向に沿って内側に位置し、重なり領域に
延在する辺部をもつウェル領域との露出辺を有する。
【００１４】
実施の形態１．図１ないし図９はこの発明の実施の形態
１を示す。図１において、１はＰ型の半導体基板で、抵
抗が例えば２０Ωｃｍである。この半導体基板１はＮ型
ＭＯＳトランジスタの基板電位を与えるため、この実施
の形態１では接地電位が与えられる。２は上記半導体基
板１の一主面に、各素子形成領域を囲うように形成され
た素子間分離酸化膜で、通常知られているＬＯＣＯＳ法
によって形成される。
１を示す。図１において、１はＰ型の半導体基板で、抵
抗が例えば２０Ωｃｍである。この半導体基板１はＮ型
ＭＯＳトランジスタの基板電位を与えるため、この実施
の形態１では接地電位が与えられる。２は上記半導体基
板１の一主面に、各素子形成領域を囲うように形成され
た素子間分離酸化膜で、通常知られているＬＯＣＯＳ法
によって形成される。
【００１５】３は上記半導体基板１の一主面における、
上記素子間分離酸化膜２によって囲われてＰ型ＭＯＳト
ランジスタ形成領域に形成されたＮ型のＰ−ＭＯＳ用ウ
ェル領域で、例えば、３×１０12／ｃｍ2で１５０ｋｅ
Ｖの条件でリン（Ｐ）をイオン注入することによって形
成される。このＰ−ＭＯＳ用ウェル領域３はＰ型ＭＯＳ
トランジスタの基板電位を与えるため、この実施の形態
１では正の電位が与えられる。４、５はこのＰ−ＭＯＳ
用ウェル領域の一主面にチャネル領域６を介在して形成
される一対のソース／ドレイン領域で、Ｐ型拡散領域に
て形成され、例えば、４×１０15／ｃｍ2で５０ｋｅＶ
の条件でひ素（Ａｓ）をイオン注入することによって形
成される。
上記素子間分離酸化膜２によって囲われてＰ型ＭＯＳト
ランジスタ形成領域に形成されたＮ型のＰ−ＭＯＳ用ウ
ェル領域で、例えば、３×１０12／ｃｍ2で１５０ｋｅ
Ｖの条件でリン（Ｐ）をイオン注入することによって形
成される。このＰ−ＭＯＳ用ウェル領域３はＰ型ＭＯＳ
トランジスタの基板電位を与えるため、この実施の形態
１では正の電位が与えられる。４、５はこのＰ−ＭＯＳ
用ウェル領域の一主面にチャネル領域６を介在して形成
される一対のソース／ドレイン領域で、Ｐ型拡散領域に
て形成され、例えば、４×１０15／ｃｍ2で５０ｋｅＶ
の条件でひ素（Ａｓ）をイオン注入することによって形
成される。
【００１６】７は上記半導体基板１の一主面におけるチ
ャネル領域６上にゲート酸化膜８を介して形成されたゲ
ート電極で、ポリシリコンによって形成され、上記一対
のソース／ドレイン領域４、５とによってＰ型ＭＯＳト
ランジスタを構成する。９、１０はそれぞれ上記一対の
ソース／ドレイン領域４、５に電気的に接続（オーミッ
ク接触）された一対のソース／ドレイン用配線（電極）
で、アルミニウム層によって形成され、上記ゲート電極
７と絶縁膜（酸化膜）１１によって電気的に絶縁されて
いる。
ャネル領域６上にゲート酸化膜８を介して形成されたゲ
ート電極で、ポリシリコンによって形成され、上記一対
のソース／ドレイン領域４、５とによってＰ型ＭＯＳト
ランジスタを構成する。９、１０はそれぞれ上記一対の
ソース／ドレイン領域４、５に電気的に接続（オーミッ
ク接触）された一対のソース／ドレイン用配線（電極）
で、アルミニウム層によって形成され、上記ゲート電極
７と絶縁膜（酸化膜）１１によって電気的に絶縁されて
いる。
【００１７】１２、１３は上記半導体基板１の一主面に
おける、上記素子間分離酸化膜２によって囲われたＮ型
ＭＯＳトランジスタ形成領域にチャネル領域１４を介在
して形成される一対のソース／ドレイン領域で、Ｎ型拡
散領域にて形成され、例えば、６×１０14／ｃｍ2で４
０ｋｅＶの条件でリン（Ｐ）をイオン注入することによ
って形成される。
おける、上記素子間分離酸化膜２によって囲われたＮ型
ＭＯＳトランジスタ形成領域にチャネル領域１４を介在
して形成される一対のソース／ドレイン領域で、Ｎ型拡
散領域にて形成され、例えば、６×１０14／ｃｍ2で４
０ｋｅＶの条件でリン（Ｐ）をイオン注入することによ
って形成される。
【００１８】１５は上記半導体基板１の一主面における
チャネル領域１４上にゲート酸化膜１６を介して形成さ
れたゲート電極で、ポリシリコンによって形成され、上
記一対のソース／ドレイン領域１２、１３とによってＮ
型ＭＯＳトランジスタを構成する。１７、１８はそれぞ
れ上記一対のソース／ドレイン領域１２、１３に電気的
に接続（オーミック接触）された一対のソース／ドレイ
ン用配線（電極）で、上記Ｐ型ＭＯＳトランジスタのソ
ース／ドレイン用配線９、１０と同じアルミニウム層に
よって形成され、上記ゲート電極１５と絶縁膜（酸化
膜）１９によって電気的に絶縁されている。なお、絶縁
膜（酸化膜）１９は絶縁膜（酸化膜）１１と同じ層であ
り、同時に形成される。
チャネル領域１４上にゲート酸化膜１６を介して形成さ
れたゲート電極で、ポリシリコンによって形成され、上
記一対のソース／ドレイン領域１２、１３とによってＮ
型ＭＯＳトランジスタを構成する。１７、１８はそれぞ
れ上記一対のソース／ドレイン領域１２、１３に電気的
に接続（オーミック接触）された一対のソース／ドレイ
ン用配線（電極）で、上記Ｐ型ＭＯＳトランジスタのソ
ース／ドレイン用配線９、１０と同じアルミニウム層に
よって形成され、上記ゲート電極１５と絶縁膜（酸化
膜）１９によって電気的に絶縁されている。なお、絶縁
膜（酸化膜）１９は絶縁膜（酸化膜）１１と同じ層であ
り、同時に形成される。
【００１９】２０は上記半導体基板１の一主面におけ
る、上記素子間分離酸化膜２によって囲われてダイオー
ド形成領域に形成されたＮ型のダイオード用ウェル領域
で、上記Ｐ−ＭＯＳ用ウェル領域３と同時に同じ条件に
て形成され、例えば、３×１０12／ｃｍ2で１５０ｋｅ
Ｖの条件でリン（Ｐ）をイオン注入することによって形
成される。このダイオード用ウェル領域２０はツェナー
ダイオードを上記半導体基板１から電気的に分離するた
め、接地電位もしくは負の電位が与えられない状態にな
っている。なお、後述するが、このダイオード用ウェル
領域２０はカソード領域２２と電気的に接続されること
になる。
る、上記素子間分離酸化膜２によって囲われてダイオー
ド形成領域に形成されたＮ型のダイオード用ウェル領域
で、上記Ｐ−ＭＯＳ用ウェル領域３と同時に同じ条件に
て形成され、例えば、３×１０12／ｃｍ2で１５０ｋｅ
Ｖの条件でリン（Ｐ）をイオン注入することによって形
成される。このダイオード用ウェル領域２０はツェナー
ダイオードを上記半導体基板１から電気的に分離するた
め、接地電位もしくは負の電位が与えられない状態にな
っている。なお、後述するが、このダイオード用ウェル
領域２０はカソード領域２２と電気的に接続されること
になる。
【００２０】２１は上記半導体基板１の一主面に、上記
Ｐ型ＭＯＳトランジスタのソース／ドレイン領域４、５
を構成するＰ型拡散領域と同じ不純物濃度および同じ拡
散深さを有し、上記半導体基板１の不純物濃度より高い
不純物濃度からなるＰ型拡散領域にて形成されるアノー
ド領域で、上記Ｐ型ＭＯＳトランジスタのソース／ドレ
イン領域４、５と同時に同じ条件にて形成され、例え
ば、４×１０15／ｃｍ2で５０ｋｅＶの条件でひ素（Ａ
ｓ）をイオン注入することによって形成される。このア
ノード領域２１はその平面形状が図２に示すように四角
形をなし、上記ダイオード用ウェル領域２０との３辺の
露出辺（露出ＰＮ接合辺）は上記素子間分離酸化膜２に
接している。つまり、アノード領域２１の形成に当たっ
てのイオン注入において、上記素子間分離酸化膜２がマ
スクの一部として利用される。
Ｐ型ＭＯＳトランジスタのソース／ドレイン領域４、５
を構成するＰ型拡散領域と同じ不純物濃度および同じ拡
散深さを有し、上記半導体基板１の不純物濃度より高い
不純物濃度からなるＰ型拡散領域にて形成されるアノー
ド領域で、上記Ｐ型ＭＯＳトランジスタのソース／ドレ
イン領域４、５と同時に同じ条件にて形成され、例え
ば、４×１０15／ｃｍ2で５０ｋｅＶの条件でひ素（Ａ
ｓ）をイオン注入することによって形成される。このア
ノード領域２１はその平面形状が図２に示すように四角
形をなし、上記ダイオード用ウェル領域２０との３辺の
露出辺（露出ＰＮ接合辺）は上記素子間分離酸化膜２に
接している。つまり、アノード領域２１の形成に当たっ
てのイオン注入において、上記素子間分離酸化膜２がマ
スクの一部として利用される。
【００２１】２２は上記半導体基板１の一主面に、上記
アノード領域２１と一部重なり領域２３を有して第１の
方向（図２の図示左右方向）に沿って形成され、上記Ｎ
型ＭＯＳトランジスタのソース／ドレイン領域１２、１
３を構成するＮ型拡散領域と同じ不純物濃度および同じ
拡散深さを有し、上記ダイオード用ウェル領域２０の不
純物濃度より高い不純物濃度からなるＮ型拡散領域にて
形成されるカソード領域で、上記Ｎ型ＭＯＳトランジス
タのソース／ドレイン領域１２、１３と同時に同じ条件
にて形成され、例えば、６×１０14／ｃｍ2で４０ｋｅ
Ｖの条件でリン（Ｐ）をイオン注入することによって形
成される。このカソード領域２２と上記アノード領域２
１とによってザッピング用のツェナーダイオードを構成
する。このカソード領域２１はその平面形状が図２に示
すように四角形をなし、上記ダイオード用ウェル領域２
０との３辺の露出辺（露出Ｎ+Ｎ-接合辺）は上記素子間
分離酸化膜２に接している。つまり、カソード領域２２
の形成に当たってのイオン注入において、上記素子間分
離酸化膜２がマスクの一部として利用される。
アノード領域２１と一部重なり領域２３を有して第１の
方向（図２の図示左右方向）に沿って形成され、上記Ｎ
型ＭＯＳトランジスタのソース／ドレイン領域１２、１
３を構成するＮ型拡散領域と同じ不純物濃度および同じ
拡散深さを有し、上記ダイオード用ウェル領域２０の不
純物濃度より高い不純物濃度からなるＮ型拡散領域にて
形成されるカソード領域で、上記Ｎ型ＭＯＳトランジス
タのソース／ドレイン領域１２、１３と同時に同じ条件
にて形成され、例えば、６×１０14／ｃｍ2で４０ｋｅ
Ｖの条件でリン（Ｐ）をイオン注入することによって形
成される。このカソード領域２２と上記アノード領域２
１とによってザッピング用のツェナーダイオードを構成
する。このカソード領域２１はその平面形状が図２に示
すように四角形をなし、上記ダイオード用ウェル領域２
０との３辺の露出辺（露出Ｎ+Ｎ-接合辺）は上記素子間
分離酸化膜２に接している。つまり、カソード領域２２
の形成に当たってのイオン注入において、上記素子間分
離酸化膜２がマスクの一部として利用される。
【００２２】上記アノード領域２１と上記カソード領域
２２との重なり領域２３は、この実施の形態１におい
て、上記アノード領域２１の不純物濃度が上記カソード
領域２２の不純物濃度より高くしてあるため、Ｐ-型を
示す。従って、上記アノード領域２１と上記カソード領
域２２とによって構成されるツェナーダイオードのＰＮ
接合は、図１および図２に太線にて示すＰ-型の重なり
領域２３とＮ+型のカソード領域２２とのＰ-Ｎ+接合２
３ａになる。
２２との重なり領域２３は、この実施の形態１におい
て、上記アノード領域２１の不純物濃度が上記カソード
領域２２の不純物濃度より高くしてあるため、Ｐ-型を
示す。従って、上記アノード領域２１と上記カソード領
域２２とによって構成されるツェナーダイオードのＰＮ
接合は、図１および図２に太線にて示すＰ-型の重なり
領域２３とＮ+型のカソード領域２２とのＰ-Ｎ+接合２
３ａになる。
【００２３】２４は上記ダイオード用ウェル領域２０の
一主面上に形成された絶縁膜（酸化膜）である。なお、
絶縁膜（酸化膜）２４は絶縁膜（酸化膜）１１、１９と
同じ層であり、同時に形成される。２５はこの絶縁膜２
４に形成されたコンタクトホール２６を介して上記アノ
ード領域２１に電気的に接続（オーミック接触）された
アノード用配線（電極）で、上記Ｐ型ＭＯＳトランジス
タのソース／ドレイン用配線９、１０と同じアルミニウ
ム層によって形成されている。このアノード用配線２５
は、図４に示すように、上記半導体基板１の一主面上に
おける周辺部に形成されるザッピング用アノードパッド
ＰＡに電気的に接続される。
一主面上に形成された絶縁膜（酸化膜）である。なお、
絶縁膜（酸化膜）２４は絶縁膜（酸化膜）１１、１９と
同じ層であり、同時に形成される。２５はこの絶縁膜２
４に形成されたコンタクトホール２６を介して上記アノ
ード領域２１に電気的に接続（オーミック接触）された
アノード用配線（電極）で、上記Ｐ型ＭＯＳトランジス
タのソース／ドレイン用配線９、１０と同じアルミニウ
ム層によって形成されている。このアノード用配線２５
は、図４に示すように、上記半導体基板１の一主面上に
おける周辺部に形成されるザッピング用アノードパッド
ＰＡに電気的に接続される。
【００２４】２７は上記絶縁膜２４に形成されたコンタ
クトホール２８を介して上記カソード領域２２に電気的
に接続（オーミック接触）されたカソード用配線（電
極）で、上記アノード用配線２５と同じアルミニウム層
によって形成されている。このカソード用配線２７は、
上記半導体基板１の一主面上における周辺部に形成され
るザッピング用カソードパッドＰＫに電気的に接続され
る。２９は上記Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳト
ランジスタ、および上記ツェナーダイオード上を覆う、
例えばＢＰＳＧ膜などの層間絶縁膜または／および窒化
シリコン（ＳｉＮ）等の表面保護膜からなる絶縁層であ
る。
クトホール２８を介して上記カソード領域２２に電気的
に接続（オーミック接触）されたカソード用配線（電
極）で、上記アノード用配線２５と同じアルミニウム層
によって形成されている。このカソード用配線２７は、
上記半導体基板１の一主面上における周辺部に形成され
るザッピング用カソードパッドＰＫに電気的に接続され
る。２９は上記Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳト
ランジスタ、および上記ツェナーダイオード上を覆う、
例えばＢＰＳＧ膜などの層間絶縁膜または／および窒化
シリコン（ＳｉＮ）等の表面保護膜からなる絶縁層であ
る。
【００２５】なお、上記アノード領域２１と上記カソー
ド領域２２とによって構成されるツェナーダイオードの
露出面における平面形状の大きさは、この実施の形態１
において、例えば次のようになっている。上記カソード
領域２２および上記アノード領域２１それぞれは、図２
に示す第１方向に沿った長さａおよびｂが２０μｍであ
り、第１の方向と直交する第２の方向に沿った長さ
（幅）ｇが２０μｍである。上記コンタクトホール２８
から上記アノード領域２１までの第１の方向に沿った長
さ（距離）ｃおよび上記コンタクトホール２６から上記
カソード領域２２までの第１の方向に沿った長さ（距
離）ｄはそれぞれ８μｍである。
ド領域２２とによって構成されるツェナーダイオードの
露出面における平面形状の大きさは、この実施の形態１
において、例えば次のようになっている。上記カソード
領域２２および上記アノード領域２１それぞれは、図２
に示す第１方向に沿った長さａおよびｂが２０μｍであ
り、第１の方向と直交する第２の方向に沿った長さ
（幅）ｇが２０μｍである。上記コンタクトホール２８
から上記アノード領域２１までの第１の方向に沿った長
さ（距離）ｃおよび上記コンタクトホール２６から上記
カソード領域２２までの第１の方向に沿った長さ（距
離）ｄはそれぞれ８μｍである。
【００２６】上記アノード領域２１と上記カソード領域
２２との重なり領域２３の第１の方向に沿った長さｅは
３μｍである。上記コンタクトホール２６と上記コンタ
クトホール２８との第１の方向に沿った長さ（距離）ｆ
は１９μｍである。上記コンタクトホール２６と上記コ
ンタクトホール２８はそれぞれ第１の方向に沿った長さ
が５μｍであり、第２の方向に沿った長さ（幅）が１０
μｍである。
２２との重なり領域２３の第１の方向に沿った長さｅは
３μｍである。上記コンタクトホール２６と上記コンタ
クトホール２８との第１の方向に沿った長さ（距離）ｆ
は１９μｍである。上記コンタクトホール２６と上記コ
ンタクトホール２８はそれぞれ第１の方向に沿った長さ
が５μｍであり、第２の方向に沿った長さ（幅）が１０
μｍである。
【００２７】このようにして形成されたツェナーダイオ
ードについて特性を測定したところ、図３に示すような
特性が得られた。図３から明らかなように、順方向電圧
が０．７Ｖであるとともに、降伏電圧（逆方向耐圧、ブ
レークダウン電圧）が３０Ｖとザッピング用のダイオー
ドとして使用しうるだけの低い値を示した。また、ザッ
ピング用カソードパッドＰＫからザッピング用アノード
パッドＰＡへ大電流、具体的には、５０ｍＡ〜１００ｍ
Ａの電流を流したところ、ツェナーダイオードはカソー
ド配線２７とアノード配線２５との間が短絡状態にされ
た。つまり、カソード配線２７からアノード配線２５に
大電流が流れることにより、カソード配線２７のアルミ
ニウムが溶融し、カソード配線２７が接触しているカソ
ード領域２２からアノード配線２５が接触しているアノ
ード領域に至るまでの表面層に、アルミニウム−シリコ
ン（ＡｌＳｉ）層が形成され、カソード配線２７とアノ
ード配線２５との間が短絡状態にされる。
ードについて特性を測定したところ、図３に示すような
特性が得られた。図３から明らかなように、順方向電圧
が０．７Ｖであるとともに、降伏電圧（逆方向耐圧、ブ
レークダウン電圧）が３０Ｖとザッピング用のダイオー
ドとして使用しうるだけの低い値を示した。また、ザッ
ピング用カソードパッドＰＫからザッピング用アノード
パッドＰＡへ大電流、具体的には、５０ｍＡ〜１００ｍ
Ａの電流を流したところ、ツェナーダイオードはカソー
ド配線２７とアノード配線２５との間が短絡状態にされ
た。つまり、カソード配線２７からアノード配線２５に
大電流が流れることにより、カソード配線２７のアルミ
ニウムが溶融し、カソード配線２７が接触しているカソ
ード領域２２からアノード配線２５が接触しているアノ
ード領域に至るまでの表面層に、アルミニウム−シリコ
ン（ＡｌＳｉ）層が形成され、カソード配線２７とアノ
ード配線２５との間が短絡状態にされる。
【００２８】この時の抵抗値を、ザッピング用カソード
パッドＰＫとザッピング用アノードパッドＰＡそれぞれ
に金線を接続し、電流を流し、ザッピング用カソードパ
ッドＰＫとザッピング用アノードパッドＰＡとの間の電
圧を測定することにより求めたところ、１０Ωと低い値
を示した。この１０Ωは、金線の抵抗値、金線とザッピ
ング用カソードパッドＰＫおよびザッピング用アノード
パッドＰＡとの接触抵抗、カソード配線２７とアノード
配線２５のそれぞれの抵抗、カソード配線２７とカソー
ド領域２２との接触抵抗、アノード配線２５とアノード
領域２１との接触抵抗も含まれている為、カソード配線
２７とアノード配線２５との間の抵抗値は、数Ω程度と
低い値であり、カソード配線２７とアノード配線２５と
の間は実質的に短絡状態と言える。従って、このように
構成されたツェナーダイオードはザッピング用のダイオ
ードとして適している。
パッドＰＫとザッピング用アノードパッドＰＡそれぞれ
に金線を接続し、電流を流し、ザッピング用カソードパ
ッドＰＫとザッピング用アノードパッドＰＡとの間の電
圧を測定することにより求めたところ、１０Ωと低い値
を示した。この１０Ωは、金線の抵抗値、金線とザッピ
ング用カソードパッドＰＫおよびザッピング用アノード
パッドＰＡとの接触抵抗、カソード配線２７とアノード
配線２５のそれぞれの抵抗、カソード配線２７とカソー
ド領域２２との接触抵抗、アノード配線２５とアノード
領域２１との接触抵抗も含まれている為、カソード配線
２７とアノード配線２５との間の抵抗値は、数Ω程度と
低い値であり、カソード配線２７とアノード配線２５と
の間は実質的に短絡状態と言える。従って、このように
構成されたツェナーダイオードはザッピング用のダイオ
ードとして適している。
【００２９】次に、上記のように構成された半導体集積
回路装置において、抵抗値が極めて高い精度にて設定さ
れる抵抗素子を、ザッピング用ダイオードを用いて得る
方法について、図４ないし図８を用いて説明する。図４
および図５において、Ａは極めて高い精度の抵抗値が求
められる抵抗素子の一端側ノード、Ｂは上記抵抗素子の
他端側ノードで、上記一端側ノードとの間で極めて高い
精度の抵抗値が要求される。
回路装置において、抵抗値が極めて高い精度にて設定さ
れる抵抗素子を、ザッピング用ダイオードを用いて得る
方法について、図４ないし図８を用いて説明する。図４
および図５において、Ａは極めて高い精度の抵抗値が求
められる抵抗素子の一端側ノード、Ｂは上記抵抗素子の
他端側ノードで、上記一端側ノードとの間で極めて高い
精度の抵抗値が要求される。
【００３０】ＰＫ１はＰ型ＭＯＳトランジスタ（図１に
示すＰ−ＭＯＳ）、Ｎ型ＭＯＳトランジスタ（図１に示
すＮ−ＭＯＳ）、およびツェナーダイオード（図１に示
すＺＤ）が形成される半導体基板１の一主面上における
周辺部に形成される第１のザッピング用カソードパッ
ド、ＰＫ２は上記半導体基板１の一主面上における周辺
部に形成される第２のザッピング用カソードパッド、Ｐ
Ｋ３は上記半導体基板１の一主面上における周辺部に形
成される第３のザッピング用カソードパッド、ＰＡは上
記半導体基板１の一主面上における周辺部に形成される
ザッピング用アノードパッドである。
示すＰ−ＭＯＳ）、Ｎ型ＭＯＳトランジスタ（図１に示
すＮ−ＭＯＳ）、およびツェナーダイオード（図１に示
すＺＤ）が形成される半導体基板１の一主面上における
周辺部に形成される第１のザッピング用カソードパッ
ド、ＰＫ２は上記半導体基板１の一主面上における周辺
部に形成される第２のザッピング用カソードパッド、Ｐ
Ｋ３は上記半導体基板１の一主面上における周辺部に形
成される第３のザッピング用カソードパッド、ＰＡは上
記半導体基板１の一主面上における周辺部に形成される
ザッピング用アノードパッドである。
【００３１】３０は一端が上記一端側ノードＡに接続さ
れる抵抗値Ｒ０からなる抵抗本体で、上記半導体基板１
の一主面に形成される拡散領域によって構成される拡散
抵抗である。３１は一端がこの抵抗本体３０の他端に接
続される抵抗値Ｒ１からなる第１の調整用抵抗で、上記
半導体基板１の一主面に形成される拡散領域によって構
成される拡散抵抗であり、この例では抵抗値Ｒ１が例え
ば上記抵抗本体３０の抵抗値Ｒ０の１／１００にされて
いる。
れる抵抗値Ｒ０からなる抵抗本体で、上記半導体基板１
の一主面に形成される拡散領域によって構成される拡散
抵抗である。３１は一端がこの抵抗本体３０の他端に接
続される抵抗値Ｒ１からなる第１の調整用抵抗で、上記
半導体基板１の一主面に形成される拡散領域によって構
成される拡散抵抗であり、この例では抵抗値Ｒ１が例え
ば上記抵抗本体３０の抵抗値Ｒ０の１／１００にされて
いる。
【００３２】３２は一端がこの第１の調整用抵抗３１の
他端に接続される抵抗値Ｒ２からなる第２の調整用抵抗
で、上記半導体基板１の一主面に形成される拡散領域に
よって構成される拡散抵抗であり、この例では抵抗値Ｒ
２が例えば上記抵抗本体３０の抵抗値Ｒ０の１／１００
にされている。３３は一端がこの第２の調整用抵抗３２
の他端に接続され、他端が上記他端側ノードＢに接続さ
れる抵抗値Ｒ３からなる第３の調整用抵抗で、上記半導
体基板１の一主面に形成される拡散領域によって構成さ
れる拡散抵抗であり、この例では抵抗値Ｒ３が例えば上
記抵抗本体３０の抵抗値Ｒ０の１／１００にされてい
る。上記抵抗本体３０と上記第１ないし第３の調整用抵
抗３１〜３３は上記一端側ノードＡと上記他端側ノード
Ｂとの間に直列接続され、抵抗素子を構成する。
他端に接続される抵抗値Ｒ２からなる第２の調整用抵抗
で、上記半導体基板１の一主面に形成される拡散領域に
よって構成される拡散抵抗であり、この例では抵抗値Ｒ
２が例えば上記抵抗本体３０の抵抗値Ｒ０の１／１００
にされている。３３は一端がこの第２の調整用抵抗３２
の他端に接続され、他端が上記他端側ノードＢに接続さ
れる抵抗値Ｒ３からなる第３の調整用抵抗で、上記半導
体基板１の一主面に形成される拡散領域によって構成さ
れる拡散抵抗であり、この例では抵抗値Ｒ３が例えば上
記抵抗本体３０の抵抗値Ｒ０の１／１００にされてい
る。上記抵抗本体３０と上記第１ないし第３の調整用抵
抗３１〜３３は上記一端側ノードＡと上記他端側ノード
Ｂとの間に直列接続され、抵抗素子を構成する。
【００３３】３４はカソード領域２２がカソード用配線
２７を介して上記抵抗本体３０の他端および上記第１の
ザッピング用カソードパッドＰＫ１に接続されるととも
に、アノード領域２１がアノード配線２５を介して上記
他端側ノードＢおよび上記ザッピング用アノードパッド
ＰＡに接続される第１のザッピング用ダイオードＺＤ１
で、上記半導体基板１の一主面に形成され、図１に示し
たツェナーダイオード（ＺＤ）の構成を持つ。３５はカ
ソード領域２２がカソード用配線２７を介して上記第１
の調整用抵抗３１の他端および上記第２のザッピング用
カソードパッドＰＫ２に接続されるとともに、アノード
領域２１がアノード配線２５を介して上記他端側ノード
Ｂおよび上記ザッピング用アノードパッドＰＡに接続さ
れる第２のザッピング用ダイオードＺＤ２で、上記半導
体基板１の一主面に形成され、図１に示したツェナーダ
イオード（ＺＤ）の構成を持つ。３６はカソード領域２
２がカソード用配線２７を介して上記第２の調整用抵抗
３２の他端および上記第３のザッピング用カソードパッ
ドＰＫ３に接続されるとともに、アノード領域２１がア
ノード配線２５を介して上記他端側ノードＢおよび上記
ザッピング用アノードパッドＰＡに接続される第３のザ
ッピング用ダイオードＺＤ３で、上記半導体基板１の一
主面に形成され、図１に示したツェナーダイオード（Ｚ
Ｄ）の構成を持つ。
２７を介して上記抵抗本体３０の他端および上記第１の
ザッピング用カソードパッドＰＫ１に接続されるととも
に、アノード領域２１がアノード配線２５を介して上記
他端側ノードＢおよび上記ザッピング用アノードパッド
ＰＡに接続される第１のザッピング用ダイオードＺＤ１
で、上記半導体基板１の一主面に形成され、図１に示し
たツェナーダイオード（ＺＤ）の構成を持つ。３５はカ
ソード領域２２がカソード用配線２７を介して上記第１
の調整用抵抗３１の他端および上記第２のザッピング用
カソードパッドＰＫ２に接続されるとともに、アノード
領域２１がアノード配線２５を介して上記他端側ノード
Ｂおよび上記ザッピング用アノードパッドＰＡに接続さ
れる第２のザッピング用ダイオードＺＤ２で、上記半導
体基板１の一主面に形成され、図１に示したツェナーダ
イオード（ＺＤ）の構成を持つ。３６はカソード領域２
２がカソード用配線２７を介して上記第２の調整用抵抗
３２の他端および上記第３のザッピング用カソードパッ
ドＰＫ３に接続されるとともに、アノード領域２１がア
ノード配線２５を介して上記他端側ノードＢおよび上記
ザッピング用アノードパッドＰＡに接続される第３のザ
ッピング用ダイオードＺＤ３で、上記半導体基板１の一
主面に形成され、図１に示したツェナーダイオード（Ｚ
Ｄ）の構成を持つ。
【００３４】次に、このように構成された抵抗素子にお
ける抵抗値の設定について説明する。ウェハプロセス完
了後、まず、一端側ノードＡと他端側ノードＢとの間の
抵抗値Ｒ００を測定する。この時の抵抗値Ｒ００は次式
（４）になる。 Ｒ００＝Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３ ……（４） この抵抗値Ｒ００が希望する値になっていれば設定は終
了する。
ける抵抗値の設定について説明する。ウェハプロセス完
了後、まず、一端側ノードＡと他端側ノードＢとの間の
抵抗値Ｒ００を測定する。この時の抵抗値Ｒ００は次式
（４）になる。 Ｒ００＝Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３ ……（４） この抵抗値Ｒ００が希望する値になっていれば設定は終
了する。
【００３５】希望する値になっていない場合は、第３の
ザッピング用カソードパッドＰＫ３からザッピング用ア
ノードパッドＰＡへ大電流を流し、第３のザッピング用
ダイオード３６に対するカソード配線とアノード配線と
の間を短絡状態とし、図６に示すように、第３の調整用
抵抗３３の両端間を実質的に短絡状態とする。第３の調
整用抵抗３３の両端間を実質的に短絡状態とした後、一
端側ノードＡと他端側ノードＢとの間の抵抗値Ｒ１０を
測定する。この時の抵抗値Ｒ１０は次式（５）になる。 Ｒ１０＝Ｒ０＋Ｒ１＋Ｒ２＜Ｒ００ ……（５） この抵抗値Ｒ１０が希望する値になっていれば設定は終
了する。
ザッピング用カソードパッドＰＫ３からザッピング用ア
ノードパッドＰＡへ大電流を流し、第３のザッピング用
ダイオード３６に対するカソード配線とアノード配線と
の間を短絡状態とし、図６に示すように、第３の調整用
抵抗３３の両端間を実質的に短絡状態とする。第３の調
整用抵抗３３の両端間を実質的に短絡状態とした後、一
端側ノードＡと他端側ノードＢとの間の抵抗値Ｒ１０を
測定する。この時の抵抗値Ｒ１０は次式（５）になる。 Ｒ１０＝Ｒ０＋Ｒ１＋Ｒ２＜Ｒ００ ……（５） この抵抗値Ｒ１０が希望する値になっていれば設定は終
了する。
【００３６】希望する値になっていない場合は、さら
に、第２のザッピング用カソードパッドＰＫ３からザッ
ピング用アノードパッドＰＡへ大電流を流し、第２のザ
ッピング用ダイオード３５に対するカソード配線とアノ
ード配線との間を短絡状態とし、図７に示すように、第
２および第３の調整用抵抗３２および３３の直列抵抗の
両端間を実質的に短絡状態とする。第２および第３の調
整用抵抗３２および３３の直列抵抗の両端間を実質的に
短絡状態とした後、一端側ノードＡと他端側ノードＢと
の間の抵抗値Ｒ２０を測定する。この時の抵抗値Ｒ２０
は次式（６）になる。 Ｒ２０＝Ｒ０＋Ｒ１＜Ｒ１０＜Ｒ００ ……（６） この抵抗値Ｒ１０が希望する値になっていれば設定は終
了する。
に、第２のザッピング用カソードパッドＰＫ３からザッ
ピング用アノードパッドＰＡへ大電流を流し、第２のザ
ッピング用ダイオード３５に対するカソード配線とアノ
ード配線との間を短絡状態とし、図７に示すように、第
２および第３の調整用抵抗３２および３３の直列抵抗の
両端間を実質的に短絡状態とする。第２および第３の調
整用抵抗３２および３３の直列抵抗の両端間を実質的に
短絡状態とした後、一端側ノードＡと他端側ノードＢと
の間の抵抗値Ｒ２０を測定する。この時の抵抗値Ｒ２０
は次式（６）になる。 Ｒ２０＝Ｒ０＋Ｒ１＜Ｒ１０＜Ｒ００ ……（６） この抵抗値Ｒ１０が希望する値になっていれば設定は終
了する。
【００３７】なお、図７は第３のザッピング用ダイオー
ド３６を実質的に短絡状態として示していないが、上記
したように第３のザッピング用ダイオード３６を実質的
に短絡状態にした後、第２のザッピング用ダイオード３
５を実質的に短絡状態にしてもよい。また、抵抗値Ｒ０
０の値によっては、直接第２のザッピング用ダイオード
３５を実質的に短絡状態にしてもよい。どちらの場合で
も、抵抗値Ｒ２０は実質的に同じになる。
ド３６を実質的に短絡状態として示していないが、上記
したように第３のザッピング用ダイオード３６を実質的
に短絡状態にした後、第２のザッピング用ダイオード３
５を実質的に短絡状態にしてもよい。また、抵抗値Ｒ０
０の値によっては、直接第２のザッピング用ダイオード
３５を実質的に短絡状態にしてもよい。どちらの場合で
も、抵抗値Ｒ２０は実質的に同じになる。
【００３８】抵抗値Ｒ１０が希望する値になっていない
場合は、さらに、第１のザッピング用カソードパッドＰ
Ｋ１からザッピング用アノードパッドＰＡへ大電流を流
し、第１のザッピング用ダイオード３４に対するカソー
ド配線とアノード配線との間を短絡状態とし、図８に示
すように、第１ないし第３の調整用抵抗３１〜３３の直
列抵抗の両端間を実質的に短絡状態とする。第１ないし
第３の調整用抵抗３１〜３３の直列抵抗の両端間を実質
的に短絡状態とした後、一端側ノードＡと他端側ノード
Ｂとの間の抵抗値Ｒ２０を測定する。この時の抵抗値Ｒ
３０は次式（７）になる。 Ｒ３０＝Ｒ０＜Ｒ００＜Ｒ１０＜Ｒ００ ……（７） このようにして抵抗値の設定は終了し、希望する値（設
計値）に極めて近い抵抗値の抵抗素子を得る。
場合は、さらに、第１のザッピング用カソードパッドＰ
Ｋ１からザッピング用アノードパッドＰＡへ大電流を流
し、第１のザッピング用ダイオード３４に対するカソー
ド配線とアノード配線との間を短絡状態とし、図８に示
すように、第１ないし第３の調整用抵抗３１〜３３の直
列抵抗の両端間を実質的に短絡状態とする。第１ないし
第３の調整用抵抗３１〜３３の直列抵抗の両端間を実質
的に短絡状態とした後、一端側ノードＡと他端側ノード
Ｂとの間の抵抗値Ｒ２０を測定する。この時の抵抗値Ｒ
３０は次式（７）になる。 Ｒ３０＝Ｒ０＜Ｒ００＜Ｒ１０＜Ｒ００ ……（７） このようにして抵抗値の設定は終了し、希望する値（設
計値）に極めて近い抵抗値の抵抗素子を得る。
【００３９】なお、図８は第２および第３のザッピング
用ダイオード３５および３６を実質的に短絡状態として
示していないが、上記したように第２および第３のザッ
ピング用ダイオード３５および３６を実質的に短絡状態
にした後、第１のザッピング用ダイオード３４を実質的
に短絡状態にしてもよい。また、抵抗値Ｒ００の値によ
っては、直接第１のザッピング用ダイオード３５を実質
的に短絡状態にしてもよい。どちらの場合でも、抵抗値
Ｒ３０は実質的に同じになる。
用ダイオード３５および３６を実質的に短絡状態として
示していないが、上記したように第２および第３のザッ
ピング用ダイオード３５および３６を実質的に短絡状態
にした後、第１のザッピング用ダイオード３４を実質的
に短絡状態にしてもよい。また、抵抗値Ｒ００の値によ
っては、直接第１のザッピング用ダイオード３５を実質
的に短絡状態にしてもよい。どちらの場合でも、抵抗値
Ｒ３０は実質的に同じになる。
【００４０】上記のように構成された半導体集積回路装
置にあっては、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳト
ランジスタとを備えたものにおいて、何等製造プロセス
を追加することなく、Ｐ型ＭＯＳトランジスタとＮ型Ｍ
ＯＳトランジスタの製造と同時にザッピング用ダイオー
ドを製造することができ、抵抗値が極めて高い精度にて
設定される抵抗素子を内蔵できるという効果を有する。
置にあっては、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳト
ランジスタとを備えたものにおいて、何等製造プロセス
を追加することなく、Ｐ型ＭＯＳトランジスタとＮ型Ｍ
ＯＳトランジスタの製造と同時にザッピング用ダイオー
ドを製造することができ、抵抗値が極めて高い精度にて
設定される抵抗素子を内蔵できるという効果を有する。
【００４１】なお、上記した実施の形態１では、Ｐ型Ｍ
ＯＳトランジスタのソース／ドレイン領域４、５の不純
物濃度がＮ型ＭＯＳトランジスタのソース／ドレイン領
域１２、１３の不純物濃度より高いものを示したが、Ｎ
型ＭＯＳトランジスタのソース／ドレイン領域１２、１
３の不純物濃度がＰ型ＭＯＳトランジスタのソース／ド
レイン領域４、５の不純物濃度より高いものであっても
よい。この場合、ザッピング用ダイオード（ＺＤ）のカ
ソード領域２２の不純物濃度がアノード領域２１の不純
物濃度より高くなるため、アノード領域２１とカソード
領域２２との重なり領域２３はＮ-型を示す。従って、
アノード領域２１とカソード領域２２とによって構成さ
れるツェナーダイオードのＰＮ接合は、Ｎ-型の重なり
領域２３とＰ+型のアノード領域２１とのＰ+Ｎ-接合に
なる。このように構成されたものにあっても、上記した
ものと同様の効果を奏する。
ＯＳトランジスタのソース／ドレイン領域４、５の不純
物濃度がＮ型ＭＯＳトランジスタのソース／ドレイン領
域１２、１３の不純物濃度より高いものを示したが、Ｎ
型ＭＯＳトランジスタのソース／ドレイン領域１２、１
３の不純物濃度がＰ型ＭＯＳトランジスタのソース／ド
レイン領域４、５の不純物濃度より高いものであっても
よい。この場合、ザッピング用ダイオード（ＺＤ）のカ
ソード領域２２の不純物濃度がアノード領域２１の不純
物濃度より高くなるため、アノード領域２１とカソード
領域２２との重なり領域２３はＮ-型を示す。従って、
アノード領域２１とカソード領域２２とによって構成さ
れるツェナーダイオードのＰＮ接合は、Ｎ-型の重なり
領域２３とＰ+型のアノード領域２１とのＰ+Ｎ-接合に
なる。このように構成されたものにあっても、上記した
ものと同様の効果を奏する。
【００４２】また、上記した実施の形態１では、Ｐ型Ｍ
ＯＳトランジスタとＮ型ＭＯＳトランジスタとを備えた
ものについて説明したが、さらにバイポーラトランジス
タを内蔵する半導体集積回路装置、いわゆるＢｉＣＭＯ
Ｓと通称されている半導体集積回路装置に適用しても良
いものである。この場合、ザッピング用ダイオードとし
て、抵抗素子の抵抗値の調整用に用いるだけでなく、例
えば、図９に示すように、バイポーラトランジスタ３７
の使用、不使用のためのザッピング用ダイオードとして
用いてもよい。
ＯＳトランジスタとＮ型ＭＯＳトランジスタとを備えた
ものについて説明したが、さらにバイポーラトランジス
タを内蔵する半導体集積回路装置、いわゆるＢｉＣＭＯ
Ｓと通称されている半導体集積回路装置に適用しても良
いものである。この場合、ザッピング用ダイオードとし
て、抵抗素子の抵抗値の調整用に用いるだけでなく、例
えば、図９に示すように、バイポーラトランジスタ３７
の使用、不使用のためのザッピング用ダイオードとして
用いてもよい。
【００４３】なお、図９において、３８はｎｐｎバイポ
ーラトランジスタ３７のベース−エミッタ間に接続され
る抵抗である。バイポーラトランジスタ３７を使用する
場合は、ザッピング用ダイオード３９をそのままの状態
とする。ザッピング用ダイオード３９の逆方向耐圧は大
きいので、バイポーラトランジスタ３７に何等影響を及
ぼさない。従って、ベースノードＢＮに入力される信号
に応じてバイポーラトランジスタ３７は動作し、コレク
タノードＣＮにベースノードＢＮに入力される信号に応
じた信号を出力する。
ーラトランジスタ３７のベース−エミッタ間に接続され
る抵抗である。バイポーラトランジスタ３７を使用する
場合は、ザッピング用ダイオード３９をそのままの状態
とする。ザッピング用ダイオード３９の逆方向耐圧は大
きいので、バイポーラトランジスタ３７に何等影響を及
ぼさない。従って、ベースノードＢＮに入力される信号
に応じてバイポーラトランジスタ３７は動作し、コレク
タノードＣＮにベースノードＢＮに入力される信号に応
じた信号を出力する。
【００４４】また、バイポーラトランジスタ３７を使用
しない場合は、ザッピング用カソードパッドＰＫからザ
ッピング用アノードパッドＰＡへ大電流を流し、ザッピ
ング用ダイオード３９に対するカソード配線とアノード
配線との間を短絡状態とし、バイポーラトランジスタ３
７のベース−エミッタ間を実質的に短絡状態とする。そ
の結果、バイポーラトランジスタ３７は何等動作せず、
コレクタノードＣＮは電気的に浮いた状態、つまり、ハ
イインピーダンス状態を維持する。
しない場合は、ザッピング用カソードパッドＰＫからザ
ッピング用アノードパッドＰＡへ大電流を流し、ザッピ
ング用ダイオード３９に対するカソード配線とアノード
配線との間を短絡状態とし、バイポーラトランジスタ３
７のベース−エミッタ間を実質的に短絡状態とする。そ
の結果、バイポーラトランジスタ３７は何等動作せず、
コレクタノードＣＮは電気的に浮いた状態、つまり、ハ
イインピーダンス状態を維持する。
【００４５】実施の形態２．図１０はこの発明の実施の
形態２を示す。この実施の形態２に示すものは、上記し
た実施の形態１に示したものと、カソード領域２２の形
状、言い換えれば、カソード領域２２とアノード領域２
１とのＰＮ接合が相違するだけであり、その他の点につ
いては上記した実施の形態１と同様である。従って、こ
の相違点について以下、詳しく説明する。なお、図１０
において上記した実施の形態１を示す図に付された符号
と同一符号は同一または相当部分を示す。
形態２を示す。この実施の形態２に示すものは、上記し
た実施の形態１に示したものと、カソード領域２２の形
状、言い換えれば、カソード領域２２とアノード領域２
１とのＰＮ接合が相違するだけであり、その他の点につ
いては上記した実施の形態１と同様である。従って、こ
の相違点について以下、詳しく説明する。なお、図１０
において上記した実施の形態１を示す図に付された符号
と同一符号は同一または相当部分を示す。
【００４６】２１は半導体基板１の一主面に、Ｐ型ＭＯ
Ｓトランジスタのソース／ドレイン領域４、５を構成す
るＰ型拡散領域と同じ不純物濃度および拡散深さを有
し、半導体基板１の不純物濃度より高い不純物濃度から
なるＰ型拡散領域にて形成されるアノード領域で、Ｐ型
ＭＯＳトランジスタのソース／ドレイン領域４、５と同
時に同じ条件にて形成され、例えば、４×１０15／ｃｍ
2で５０ｋｅＶの条件でひ素（Ａｓ）をイオン注入する
ことによって形成される。
Ｓトランジスタのソース／ドレイン領域４、５を構成す
るＰ型拡散領域と同じ不純物濃度および拡散深さを有
し、半導体基板１の不純物濃度より高い不純物濃度から
なるＰ型拡散領域にて形成されるアノード領域で、Ｐ型
ＭＯＳトランジスタのソース／ドレイン領域４、５と同
時に同じ条件にて形成され、例えば、４×１０15／ｃｍ
2で５０ｋｅＶの条件でひ素（Ａｓ）をイオン注入する
ことによって形成される。
【００４７】このアノード領域２１は、アノード用配線
２５と絶縁膜２４のコンタクトホールを介して電気的に
接続されるコンタクト領域２１ａとこのコンタクト領域
から半導体基板１の一主面に沿って第１の方向（図示左
右方向）に延在するＰＮ接合形成用領域２１ｂとを有す
る。アノード領域２１はその平面形状が四角形をなし、
ダイオード用ウェル領域２０との３辺の露出辺（露出Ｐ
Ｎ接合辺）は素子間分離酸化膜２に接している。つま
り、アノード領域２１の形成に当たってのイオン注入に
おいて、素子間分離酸化膜２がマスクの一部として利用
される。なお、アノード領域２１は上記した実施の形態
１に示したアノード領域２１と同じである。
２５と絶縁膜２４のコンタクトホールを介して電気的に
接続されるコンタクト領域２１ａとこのコンタクト領域
から半導体基板１の一主面に沿って第１の方向（図示左
右方向）に延在するＰＮ接合形成用領域２１ｂとを有す
る。アノード領域２１はその平面形状が四角形をなし、
ダイオード用ウェル領域２０との３辺の露出辺（露出Ｐ
Ｎ接合辺）は素子間分離酸化膜２に接している。つま
り、アノード領域２１の形成に当たってのイオン注入に
おいて、素子間分離酸化膜２がマスクの一部として利用
される。なお、アノード領域２１は上記した実施の形態
１に示したアノード領域２１と同じである。
【００４８】２２は半導体基板１の一主面に、アノード
領域２１と一部重なり領域２３を有して第１の方向に沿
って形成され、Ｎ型ＭＯＳトランジスタのソース／ドレ
イン領域１２、１３を構成するＮ型拡散領域と同じ不純
物濃度および拡散深さを有し、ダイオード用ウェル領域
２０の不純物濃度より高い不純物濃度からなるＮ型拡散
領域にて形成されるカソード領域で、Ｎ型ＭＯＳトラン
ジスタのソース／ドレイン領域１２、１３と同時に同じ
条件にて形成され、例えば、６×１０14／ｃｍ2で４０
ｋｅＶの条件でリン（Ｐ）をイオン注入することによっ
て形成される。
領域２１と一部重なり領域２３を有して第１の方向に沿
って形成され、Ｎ型ＭＯＳトランジスタのソース／ドレ
イン領域１２、１３を構成するＮ型拡散領域と同じ不純
物濃度および拡散深さを有し、ダイオード用ウェル領域
２０の不純物濃度より高い不純物濃度からなるＮ型拡散
領域にて形成されるカソード領域で、Ｎ型ＭＯＳトラン
ジスタのソース／ドレイン領域１２、１３と同時に同じ
条件にて形成され、例えば、６×１０14／ｃｍ2で４０
ｋｅＶの条件でリン（Ｐ）をイオン注入することによっ
て形成される。
【００４９】このカソード領域２２はコンタクト領域２
２ａと、このコンタクト領域２２ａから半導体基板１の
一主面に沿って延在する先細のＰＮ接合形成用領域２２
ｂとを有する。カソード領域２２におけるコンタクト領
域２２ａはその平面形状が四角形をなし、コンタクト領
域２２ａとダイオード用ウェル領域２０との３辺の露出
辺（露出Ｎ+Ｎ-接合辺）は素子間分離酸化膜２に接して
いる。カソード領域２１におけるＰＮ接合形成用領域２
２ｂはその平面形状が三角形をなし、２辺の露出対辺
（露出Ｎ+Ｎ-接合辺）それぞれはダイオード用ウェル領
域２０が露出される面２０ａ、２０ｂを有するように素
子間分離酸化膜２から第１の方向と直交する第２の方向
（図示上下方向）に沿って内側に位置する。つまり、カ
ソード領域２２の形成は、コンタクト領域２２ａが素子
間分離酸化膜２をマスクとしてイオン注入され、ＰＮ接
合形成用領域２２ｂが通常用いられるレジストをマスク
としてイオン注入される。
２ａと、このコンタクト領域２２ａから半導体基板１の
一主面に沿って延在する先細のＰＮ接合形成用領域２２
ｂとを有する。カソード領域２２におけるコンタクト領
域２２ａはその平面形状が四角形をなし、コンタクト領
域２２ａとダイオード用ウェル領域２０との３辺の露出
辺（露出Ｎ+Ｎ-接合辺）は素子間分離酸化膜２に接して
いる。カソード領域２１におけるＰＮ接合形成用領域２
２ｂはその平面形状が三角形をなし、２辺の露出対辺
（露出Ｎ+Ｎ-接合辺）それぞれはダイオード用ウェル領
域２０が露出される面２０ａ、２０ｂを有するように素
子間分離酸化膜２から第１の方向と直交する第２の方向
（図示上下方向）に沿って内側に位置する。つまり、カ
ソード領域２２の形成は、コンタクト領域２２ａが素子
間分離酸化膜２をマスクとしてイオン注入され、ＰＮ接
合形成用領域２２ｂが通常用いられるレジストをマスク
としてイオン注入される。
【００５０】アノード領域２１とカソード領域２２との
重なり領域２３は、カソード領域２２のＰＮ接合形成用
領域２２ｂとアノード領域２１のＰＮ接合形成用領域２
２ｂとによって形成される。つまり、アノード領域２１
とカソード領域２２にて構成されるツェナーダイオード
は、カソード領域２２の幅がアノード領域２１の領域の
幅より短い位置で重なりあっている。
重なり領域２３は、カソード領域２２のＰＮ接合形成用
領域２２ｂとアノード領域２１のＰＮ接合形成用領域２
２ｂとによって形成される。つまり、アノード領域２１
とカソード領域２２にて構成されるツェナーダイオード
は、カソード領域２２の幅がアノード領域２１の領域の
幅より短い位置で重なりあっている。
【００５１】アノード領域２１とカソード領域２２との
重なり領域２３は、この実施の形態２においては、アノ
ード領域２１の不純物濃度がカソード領域２２の不純物
濃度より高くしてあるため、Ｐ-型を示す。従って、ア
ノード領域２１とカソード領域２２とによって構成され
るツェナーダイオードのＰＮ接合は、図示太線にて示す
Ｐ-型の重なり領域２３とＮ+型のカソード領域２２との
Ｐ-Ｎ+接合２３ａと、図示太線の両端部に位置するＰ+
型のアノード領域２１とＮ+型のカソード領域２２との
Ｐ+Ｎ+接合２３ｂになる。要するに、アノード領域２１
とカソード領域２２にて構成されるツェナーダイオード
は、重なり領域２３とカソード領域２２とのＰ-Ｎ+接合
２３ａを有するとともに、アノード領域２１とカソード
領域２２との非重なり領域、言い換えればカソード領域
２２の先細部であるＰＮ接合形成用領域２２ｂとアノー
ド領域２１のＰＮ接合形成用領域２１ｂとの境界部に高
濃度のＰ+Ｎ+接合２３ｂを有することになる。
重なり領域２３は、この実施の形態２においては、アノ
ード領域２１の不純物濃度がカソード領域２２の不純物
濃度より高くしてあるため、Ｐ-型を示す。従って、ア
ノード領域２１とカソード領域２２とによって構成され
るツェナーダイオードのＰＮ接合は、図示太線にて示す
Ｐ-型の重なり領域２３とＮ+型のカソード領域２２との
Ｐ-Ｎ+接合２３ａと、図示太線の両端部に位置するＰ+
型のアノード領域２１とＮ+型のカソード領域２２との
Ｐ+Ｎ+接合２３ｂになる。要するに、アノード領域２１
とカソード領域２２にて構成されるツェナーダイオード
は、重なり領域２３とカソード領域２２とのＰ-Ｎ+接合
２３ａを有するとともに、アノード領域２１とカソード
領域２２との非重なり領域、言い換えればカソード領域
２２の先細部であるＰＮ接合形成用領域２２ｂとアノー
ド領域２１のＰＮ接合形成用領域２１ｂとの境界部に高
濃度のＰ+Ｎ+接合２３ｂを有することになる。
【００５２】なお、アノード領域２１と上記カソード領
域２２とによって構成されるツェナーダイオードの露出
面における平面形状の大きさは、この実施の形態２にお
いて、例えば次のようになっている。アノード領域２１
は、第１方向に沿った長さｂが２０μｍであり、第２の
方向に沿った長さ（幅）ｇが２０μｍである。カソード
領域２２は、第１方向に沿ったＰＮ接合形成用領域２２
ｂの先端までの長さａが２０μｍであり、第２の方向に
沿った長さ（幅）ｇが２０μｍである。また、カソード
領域２２におけるコンタクト領域２２ａの第１方向に沿
った長さが１０μｍである。
域２２とによって構成されるツェナーダイオードの露出
面における平面形状の大きさは、この実施の形態２にお
いて、例えば次のようになっている。アノード領域２１
は、第１方向に沿った長さｂが２０μｍであり、第２の
方向に沿った長さ（幅）ｇが２０μｍである。カソード
領域２２は、第１方向に沿ったＰＮ接合形成用領域２２
ｂの先端までの長さａが２０μｍであり、第２の方向に
沿った長さ（幅）ｇが２０μｍである。また、カソード
領域２２におけるコンタクト領域２２ａの第１方向に沿
った長さが１０μｍである。
【００５３】コンタクトホール２８からアノード領域２
１までの第１の方向に沿った長さ（距離）ｃおよびコン
タクトホール２６からカソード領域２２におけるＰＮ接
合形成用領域２２ｂの先端までの第１の方向に沿った長
さ（距離）ｄはそれぞれ８μｍである。アノード領域２
１とカソード領域２２との重なり領域２３の第１の方向
に沿った最長の長さｅは３μｍである。コンタクトホー
ル２６とコンタクトホール２８との第１の方向に沿った
長さ（距離）ｆは１９μｍである。コンタクトホール２
６とコンタクトホール２８はそれぞれ第１の方向に沿っ
た長さが５μｍであり、第２の方向に沿った長さ（幅）
が１０μｍである。
１までの第１の方向に沿った長さ（距離）ｃおよびコン
タクトホール２６からカソード領域２２におけるＰＮ接
合形成用領域２２ｂの先端までの第１の方向に沿った長
さ（距離）ｄはそれぞれ８μｍである。アノード領域２
１とカソード領域２２との重なり領域２３の第１の方向
に沿った最長の長さｅは３μｍである。コンタクトホー
ル２６とコンタクトホール２８との第１の方向に沿った
長さ（距離）ｆは１９μｍである。コンタクトホール２
６とコンタクトホール２８はそれぞれ第１の方向に沿っ
た長さが５μｍであり、第２の方向に沿った長さ（幅）
が１０μｍである。
【００５４】このようにして形成されたツェナーダイオ
ードについて特性を測定したところ、図１１に示すよう
な特性が得られた。図１１から明らかなように、順方向
電圧が０．７Ｖであるとともに、降伏電圧（逆方向耐
圧、ブレークダウン電圧）が５Ｖと非常に低い値を示し
た。このように降伏電圧が非常に低い値を示したのは、
ツェナーダイオードのＰＮ接合としてＰ+型のアノード
領域２１とＮ+型のカソード領域２２とによる高濃度の
Ｐ+Ｎ+接合２３ｂを有することによるものと考えられ
る。
ードについて特性を測定したところ、図１１に示すよう
な特性が得られた。図１１から明らかなように、順方向
電圧が０．７Ｖであるとともに、降伏電圧（逆方向耐
圧、ブレークダウン電圧）が５Ｖと非常に低い値を示し
た。このように降伏電圧が非常に低い値を示したのは、
ツェナーダイオードのＰＮ接合としてＰ+型のアノード
領域２１とＮ+型のカソード領域２２とによる高濃度の
Ｐ+Ｎ+接合２３ｂを有することによるものと考えられ
る。
【００５５】また、ザッピング用カソードパッドＰＫか
らザッピング用アノードパッドＰＡへ大電流、具体的に
は、５０ｍＡ〜１００ｍＡの電流を流したところ、上記
した実施の形態１と同様にツェナーダイオードに対する
カソード配線とアノード配線との間が短絡状態とされ
た。この時の抵抗値も上記した実施の形態１と同様の値
を示した。
らザッピング用アノードパッドＰＡへ大電流、具体的に
は、５０ｍＡ〜１００ｍＡの電流を流したところ、上記
した実施の形態１と同様にツェナーダイオードに対する
カソード配線とアノード配線との間が短絡状態とされ
た。この時の抵抗値も上記した実施の形態１と同様の値
を示した。
【００５６】従って、上記のように構成された半導体集
積回路装置にあっては、Ｐ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタとを備えたものにおいて、何等製造
プロセスを追加することなく、Ｐ型ＭＯＳトランジスタ
とＮ型ＭＯＳトランジスタの製造と同時に降伏電圧が非
常に低いザッピング用ダイオードを製造することがで
き、抵抗値が極めて高い精度にて設定される抵抗素子を
内蔵できるという効果を有する。
積回路装置にあっては、Ｐ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタとを備えたものにおいて、何等製造
プロセスを追加することなく、Ｐ型ＭＯＳトランジスタ
とＮ型ＭＯＳトランジスタの製造と同時に降伏電圧が非
常に低いザッピング用ダイオードを製造することがで
き、抵抗値が極めて高い精度にて設定される抵抗素子を
内蔵できるという効果を有する。
【００５７】なお、上記した実施の形態２では、Ｐ型Ｍ
ＯＳトランジスタのソース／ドレイン領域４、５の不純
物濃度がＮ型ＭＯＳトランジスタのソース／ドレイン領
域１２、１３の不純物濃度より高いものを示したが、Ｎ
型ＭＯＳトランジスタのソース／ドレイン領域１２、１
３の不純物濃度がＰ型ＭＯＳトランジスタのソース／ド
レイン領域４、５の不純物濃度より高いものであっても
よい。
ＯＳトランジスタのソース／ドレイン領域４、５の不純
物濃度がＮ型ＭＯＳトランジスタのソース／ドレイン領
域１２、１３の不純物濃度より高いものを示したが、Ｎ
型ＭＯＳトランジスタのソース／ドレイン領域１２、１
３の不純物濃度がＰ型ＭＯＳトランジスタのソース／ド
レイン領域４、５の不純物濃度より高いものであっても
よい。
【００５８】この場合、ザッピング用ダイオード（Ｚ
Ｄ）のカソード領域２２の不純物濃度がアノード領域２
１の不純物濃度より高くなるため、アノード領域２１と
カソード領域２２との重なり領域２３はＮ-型を示す。
従って、アノード領域２１とカソード領域２２とによっ
て構成されるツェナーダイオードのＰＮ接合は、Ｎ-型
の重なり領域２３とＰ+型のアノード領域２１とのＰ+Ｎ
-接合と、アノード領域２１とカソード領域２２との非
重なり領域におけるＰ+型のアノード領域２１とＮ+型の
カソード領域２２とのＰ+Ｎ+接合２３ｂになる。このよ
うに構成されたものにあっても、上記したものと同様の
効果を奏する。
Ｄ）のカソード領域２２の不純物濃度がアノード領域２
１の不純物濃度より高くなるため、アノード領域２１と
カソード領域２２との重なり領域２３はＮ-型を示す。
従って、アノード領域２１とカソード領域２２とによっ
て構成されるツェナーダイオードのＰＮ接合は、Ｎ-型
の重なり領域２３とＰ+型のアノード領域２１とのＰ+Ｎ
-接合と、アノード領域２１とカソード領域２２との非
重なり領域におけるＰ+型のアノード領域２１とＮ+型の
カソード領域２２とのＰ+Ｎ+接合２３ｂになる。このよ
うに構成されたものにあっても、上記したものと同様の
効果を奏する。
【００５９】また、上記した実施の形態２では、アノー
ド領域２１をその平面形状が四角形のものとし、カソー
ド領域２２を平面形状が先細の三角形をなすＰＮ接合形
成用領域２２ｂを有するものとしたが、逆に、カソード
領域２２をその平面形状が四角形のものとし、アノード
領域２１を平面形状が先細の三角形をなすＰＮ接合形成
用領域２１ｂを有するものとしても、同様の効果を有す
る。
ド領域２１をその平面形状が四角形のものとし、カソー
ド領域２２を平面形状が先細の三角形をなすＰＮ接合形
成用領域２２ｂを有するものとしたが、逆に、カソード
領域２２をその平面形状が四角形のものとし、アノード
領域２１を平面形状が先細の三角形をなすＰＮ接合形成
用領域２１ｂを有するものとしても、同様の効果を有す
る。
【００６０】さらに、上記した実施の形態２に示したツ
ェナーダイオードは、降伏電圧が５Ｖと非常に低いた
め、ザッピング用のダイオードとして適しているだけで
はなく、基準電位を発生するためのツェナーダイオード
としても好適なものである。例えば、図１２に示すよう
に、反転入力端が入力端子ＩＮに接続される比較器４０
の非反転入力端に与えられる比較電位（基準電位）を与
えるためのツェナーダイオード４１として使用できるも
のである。
ェナーダイオードは、降伏電圧が５Ｖと非常に低いた
め、ザッピング用のダイオードとして適しているだけで
はなく、基準電位を発生するためのツェナーダイオード
としても好適なものである。例えば、図１２に示すよう
に、反転入力端が入力端子ＩＮに接続される比較器４０
の非反転入力端に与えられる比較電位（基準電位）を与
えるためのツェナーダイオード４１として使用できるも
のである。
【００６１】なお、図１２において、ツェナーダイオー
ド４１は図１０に示した構成を持ち、アノード領域２１
がアノード用配線２５を介して比較器４０の非反転入力
端に電気的に接続され、カソード領域２２がアノード用
配線２７を介して接地電位ノードに接続される。また、
抵抗４２は電源電位Ｖccノードと比較器４０の非反転入
力端との間に接続される。なお、このように基準電位を
発生するためのツェナーダイオード４１として用いられ
た場合、カソード配線（電極）２７からアノード配線
（電極）２５に流れる電流は、数十μｍＡ〜１ｍＡであ
るため、ツェナーダイオードが破壊されることはない。
ド４１は図１０に示した構成を持ち、アノード領域２１
がアノード用配線２５を介して比較器４０の非反転入力
端に電気的に接続され、カソード領域２２がアノード用
配線２７を介して接地電位ノードに接続される。また、
抵抗４２は電源電位Ｖccノードと比較器４０の非反転入
力端との間に接続される。なお、このように基準電位を
発生するためのツェナーダイオード４１として用いられ
た場合、カソード配線（電極）２７からアノード配線
（電極）２５に流れる電流は、数十μｍＡ〜１ｍＡであ
るため、ツェナーダイオードが破壊されることはない。
【００６２】実施の形態３．図１３はこの発明の実施の
形態３を示す。この実施の形態３に示すものは、上記し
た実施の形態１および実施の形態２に示したものと、カ
ソード領域２２の形状、言い換えれば、カソード領域２
２とアノード領域２１とのＰＮ接合が相違するだけであ
り、その他の点については上記した実施の形態１および
実施の形態２と同様である。
形態３を示す。この実施の形態３に示すものは、上記し
た実施の形態１および実施の形態２に示したものと、カ
ソード領域２２の形状、言い換えれば、カソード領域２
２とアノード領域２１とのＰＮ接合が相違するだけであ
り、その他の点については上記した実施の形態１および
実施の形態２と同様である。
【００６３】すなわち、実施の形態２に示すものが、カ
ソード領域２２におけるＰＮ接合形成用領域２２ｂの平
面形状を三角形にしているのに対して、この実施の形態
３においては、カソード領域２２におけるＰＮ接合形成
用領域２２ｂの平面形状を台形とした点で相違するだけ
である。なお、図１３において上記した実施の形態１お
よび実施の形態２を示す図に付された符号と同一符号は
同一または相当部分を示す。また、図１３において示す
各長さａ〜ｇは上記した実施の形態１および実施の形態
２に示した各長さａ〜ｇと同じである。
ソード領域２２におけるＰＮ接合形成用領域２２ｂの平
面形状を三角形にしているのに対して、この実施の形態
３においては、カソード領域２２におけるＰＮ接合形成
用領域２２ｂの平面形状を台形とした点で相違するだけ
である。なお、図１３において上記した実施の形態１お
よび実施の形態２を示す図に付された符号と同一符号は
同一または相当部分を示す。また、図１３において示す
各長さａ〜ｇは上記した実施の形態１および実施の形態
２に示した各長さａ〜ｇと同じである。
【００６４】このようにして構成されたツェナーダイオ
ードにおいても、図示太線にて示すＰ-型の重なり領域
２３とＮ+型のカソード領域２２とのＰ-Ｎ+接合２３ａ
と、図示太線の両端部に位置するＰ+型のアノード領域
２１とＮ+型のカソード領域２２とのＰ+Ｎ+接合２３ｂ
を有する。また、その特性は図１１と同様な特性が得ら
れた。従って、この実施の形態３においても、上記した
実施の形態２と同様の効果を奏し、かつ、ザッピング用
のダイオードとしてだけではなく、ツェナーダイオード
としても利用できる。
ードにおいても、図示太線にて示すＰ-型の重なり領域
２３とＮ+型のカソード領域２２とのＰ-Ｎ+接合２３ａ
と、図示太線の両端部に位置するＰ+型のアノード領域
２１とＮ+型のカソード領域２２とのＰ+Ｎ+接合２３ｂ
を有する。また、その特性は図１１と同様な特性が得ら
れた。従って、この実施の形態３においても、上記した
実施の形態２と同様の効果を奏し、かつ、ザッピング用
のダイオードとしてだけではなく、ツェナーダイオード
としても利用できる。
【００６５】なお、この実施の形態３でも、上記した実
施の形態２で説明したと同様に、カソード領域２２の不
純物濃度がアノード領域２１の不純物濃度より高いもの
であってもよい。また、カソード領域２２をその平面形
状が四角形のものとし、アノード領域２１を平面形状が
先細の台形をなすＰＮ接合形成用領域２１ｂを有するも
のであってもよい。
施の形態２で説明したと同様に、カソード領域２２の不
純物濃度がアノード領域２１の不純物濃度より高いもの
であってもよい。また、カソード領域２２をその平面形
状が四角形のものとし、アノード領域２１を平面形状が
先細の台形をなすＰＮ接合形成用領域２１ｂを有するも
のであってもよい。
【００６６】実施の形態４．図１４はこの発明の実施の
形態４を示す。この実施の形態４に示すものは、上記し
た実施の形態１に示したものと、カソード領域２２の形
状、言い換えれば、カソード領域２２とアノード領域２
１とのＰＮ接合が相違するだけであり、その他の点につ
いては上記した実施の形態１と同様である。すなわち、
上記した実施の形態１に対して、この実施の形態４に示
すものは、カソード領域２２の第２の方向に沿った長さ
（幅）ｇ２を短くし、カソード領域２２とダイオード用
ウェル領域２０との露出辺（露出Ｎ+Ｎ-接合辺）と素子
間分離酸化膜２との間にダイオード用ウェル領域２０の
露出面２０ａ、２０ｂを介在させた点で相違するだけで
ある。
形態４を示す。この実施の形態４に示すものは、上記し
た実施の形態１に示したものと、カソード領域２２の形
状、言い換えれば、カソード領域２２とアノード領域２
１とのＰＮ接合が相違するだけであり、その他の点につ
いては上記した実施の形態１と同様である。すなわち、
上記した実施の形態１に対して、この実施の形態４に示
すものは、カソード領域２２の第２の方向に沿った長さ
（幅）ｇ２を短くし、カソード領域２２とダイオード用
ウェル領域２０との露出辺（露出Ｎ+Ｎ-接合辺）と素子
間分離酸化膜２との間にダイオード用ウェル領域２０の
露出面２０ａ、２０ｂを介在させた点で相違するだけで
ある。
【００６７】この結果、この実施の形態４に示すものに
あっては、アノード領域２１とカソード領域２２とによ
って構成されるツェナーダイオードのＰＮ接合が、図示
太線にて示すＰ-型の重なり領域２３とＮ+型のカソード
領域２２とのＰ-Ｎ+接合２３ａと、図示太線の両端部に
位置するＰ+型のアノード領域２１とＮ+型のカソード領
域２２とのＰ+Ｎ+接合２３ｂとを有するものになる。な
お、図１４において上記した実施の形態１を示す図に付
された符号と同一符号は同一または相当部分を示す。
あっては、アノード領域２１とカソード領域２２とによ
って構成されるツェナーダイオードのＰＮ接合が、図示
太線にて示すＰ-型の重なり領域２３とＮ+型のカソード
領域２２とのＰ-Ｎ+接合２３ａと、図示太線の両端部に
位置するＰ+型のアノード領域２１とＮ+型のカソード領
域２２とのＰ+Ｎ+接合２３ｂとを有するものになる。な
お、図１４において上記した実施の形態１を示す図に付
された符号と同一符号は同一または相当部分を示す。
【００６８】また、図１４において示す長さｇ１および
ｇ２を除いた各長さａ〜ｆは上記した実施の形態１に示
した各長さａ〜ｆと同じである。アノード領域２１の幅
ｇ１は上記した実施の形態１に示したアノード領域の幅
ｇと同じである。しかし、カソード領域２２の幅ｇ２
は、この実施の形態４では１４μｍにしてあり、カソー
ド領域２２とダイオード用ウェル領域２０との露出辺
（露出Ｎ+Ｎ-接合辺）と素子間分離酸化膜２との距離、
つまり、ダイオード用ウェル領域２０が露出される面２
０ａ、２０ｂの幅ｈはそれぞれ３μｍである。
ｇ２を除いた各長さａ〜ｆは上記した実施の形態１に示
した各長さａ〜ｆと同じである。アノード領域２１の幅
ｇ１は上記した実施の形態１に示したアノード領域の幅
ｇと同じである。しかし、カソード領域２２の幅ｇ２
は、この実施の形態４では１４μｍにしてあり、カソー
ド領域２２とダイオード用ウェル領域２０との露出辺
（露出Ｎ+Ｎ-接合辺）と素子間分離酸化膜２との距離、
つまり、ダイオード用ウェル領域２０が露出される面２
０ａ、２０ｂの幅ｈはそれぞれ３μｍである。
【００６９】このようにして構成されたツェナーダイオ
ードにおいても、図示太線にて示すＰ-型の重なり領域
２３とＮ+型のカソード領域２２とのＰ-Ｎ+接合２３ａ
と、図示太線の両端部に位置するＰ+型のアノード領域
２１とＮ+型のカソード領域２２とのＰ+Ｎ+接合２３ｂ
を有するので、ツェナーダイオードの特性は上記した実
施の形態２と同様に図１１に示した特性と同様な特性が
得られた。従って、この実施の形態４においても、上記
した実施の形態２と同様の効果を奏し、かつ、ザッピン
グ用のダイオードとしてだけではなく、ツェナーダイオ
ードとしても利用できる。
ードにおいても、図示太線にて示すＰ-型の重なり領域
２３とＮ+型のカソード領域２２とのＰ-Ｎ+接合２３ａ
と、図示太線の両端部に位置するＰ+型のアノード領域
２１とＮ+型のカソード領域２２とのＰ+Ｎ+接合２３ｂ
を有するので、ツェナーダイオードの特性は上記した実
施の形態２と同様に図１１に示した特性と同様な特性が
得られた。従って、この実施の形態４においても、上記
した実施の形態２と同様の効果を奏し、かつ、ザッピン
グ用のダイオードとしてだけではなく、ツェナーダイオ
ードとしても利用できる。
【００７０】なお、この実施の形態４でも、上記した実
施の形態２で説明したと同様に、カソード領域２２の不
純物濃度がアノード領域２１の不純物濃度より高いもの
であってもよい。また、アノード領域２１の幅ｇ１をカ
ソード領域２２の幅ｇ２より短くしたものであってもよ
い。
施の形態２で説明したと同様に、カソード領域２２の不
純物濃度がアノード領域２１の不純物濃度より高いもの
であってもよい。また、アノード領域２１の幅ｇ１をカ
ソード領域２２の幅ｇ２より短くしたものであってもよ
い。
【００７１】実施の形態５．図１５はこの発明の実施の
形態５を示す。この実施の形態５に示すものは、上記し
た実施の形態１および実施の形態４に示したものと、カ
ソード領域２２の形状が相違するだけであり、その他の
点については上記した実施の形態１および実施の形態４
と同様である。
形態５を示す。この実施の形態５に示すものは、上記し
た実施の形態１および実施の形態４に示したものと、カ
ソード領域２２の形状が相違するだけであり、その他の
点については上記した実施の形態１および実施の形態４
と同様である。
【００７２】すなわち、実施の形態４に示すものが、カ
ソード領域２２の平面形状を四角形にし、ＰＮ接合形成
用領域２２ｂの平面形状をも四角形にしているのに対し
て、この実施の形態３においては、カソード領域２２に
おけるＰＮ接合形成用領域２２ｂの平面形状を円弧形状
とした点で相違するだけである。なお、図１５におい
て、上記した実施の形態１および実施の形態４を示す図
に付された符号と同一符号は同一または相当部分を示
す。また、図１５において示す各長さａ〜ｆ、ｇ１、ｇ
２は上記した実施の形態４に示した各長さａ〜ｆ、ｇ
１、ｇ２と同じである。
ソード領域２２の平面形状を四角形にし、ＰＮ接合形成
用領域２２ｂの平面形状をも四角形にしているのに対し
て、この実施の形態３においては、カソード領域２２に
おけるＰＮ接合形成用領域２２ｂの平面形状を円弧形状
とした点で相違するだけである。なお、図１５におい
て、上記した実施の形態１および実施の形態４を示す図
に付された符号と同一符号は同一または相当部分を示
す。また、図１５において示す各長さａ〜ｆ、ｇ１、ｇ
２は上記した実施の形態４に示した各長さａ〜ｆ、ｇ
１、ｇ２と同じである。
【００７３】このようにして構成されたツェナーダイオ
ードにおいても、図示太線にて示すＰ-型の重なり領域
２３とＮ+型のカソード領域２２とのＰ-Ｎ+接合２３ａ
と、図示太線の両端部に位置するＰ+型のアノード領域
２１とＮ+型のカソード領域２２とのＰ+Ｎ+接合２３ｂ
を有する。また、その特性は図１１と同様な特性が得ら
れた。従って、この実施の形態５においても、上記した
実施の形態４と同様の効果を奏し、かつ、ザッピング用
のダイオードとしてだけではなく、ツェナーダイオード
としても利用できる。
ードにおいても、図示太線にて示すＰ-型の重なり領域
２３とＮ+型のカソード領域２２とのＰ-Ｎ+接合２３ａ
と、図示太線の両端部に位置するＰ+型のアノード領域
２１とＮ+型のカソード領域２２とのＰ+Ｎ+接合２３ｂ
を有する。また、その特性は図１１と同様な特性が得ら
れた。従って、この実施の形態５においても、上記した
実施の形態４と同様の効果を奏し、かつ、ザッピング用
のダイオードとしてだけではなく、ツェナーダイオード
としても利用できる。
【００７４】なお、この実施の形態５でも、上記した実
施の形態４で説明したと同様に、カソード領域２２の不
純物濃度がアノード領域２１の不純物濃度より高いもの
であってもよい。また、カソード領域２２をその平面形
状が四角形のものとし、アノード領域２１をカソード領
域２２の幅より狭い幅とし、かつ、平面形状が先細の円
弧形状をなすＰＮ接合形成用領域２１ｂを有するもので
あってもよい。
施の形態４で説明したと同様に、カソード領域２２の不
純物濃度がアノード領域２１の不純物濃度より高いもの
であってもよい。また、カソード領域２２をその平面形
状が四角形のものとし、アノード領域２１をカソード領
域２２の幅より狭い幅とし、かつ、平面形状が先細の円
弧形状をなすＰＮ接合形成用領域２１ｂを有するもので
あってもよい。
【００７５】実施の形態６．図１６はこの発明の実施の
形態６を示す。この実施の形態６に示すものは、上記し
た実施の形態１に示したものと、アノード領域２１およ
びカソード領域２２の形状、言い換えれば、カソード領
域２２とアノード領域２１とのＰＮ接合が相違するだけ
であり、その他の点については上記した実施の形態１と
同様である。すなわち、上記した実施の形態１に対し
て、この実施の形態６に示すものは、アノード領域の第
２の方向に沿った長さ（幅）ｇ１およびカソード領域２
２の第２の方向に沿った長さ（幅）ｇ２を短くし、アノ
ード領域２１とダイオード用ウェル領域２０との図示上
側に位置する露出辺（露出Ｐ+Ｎ-接合辺）と素子間分離
酸化膜２との間にダイオード用ウェル領域２０の露出面
２０ａを介在させるとともに、カソード領域２２とダイ
オード用ウェル領域２０との図示下側に位置する露出辺
（露出Ｎ+Ｎ-接合辺）と素子間分離酸化膜２との間にダ
イオード用ウェル領域２０の露出面２０ａを介在させ点
で相違するだけである。要するに、この実施の形態６に
示したものは、アノード領域２１とカソード領域２２は
共に平面形状が四角形をなし、アノード領域２１とカソ
ード領域２２とが幅方向（第２の方向）に沿ってずれて
位置し、重なり領域２３が第１の方向に重なった領域と
なる。
形態６を示す。この実施の形態６に示すものは、上記し
た実施の形態１に示したものと、アノード領域２１およ
びカソード領域２２の形状、言い換えれば、カソード領
域２２とアノード領域２１とのＰＮ接合が相違するだけ
であり、その他の点については上記した実施の形態１と
同様である。すなわち、上記した実施の形態１に対し
て、この実施の形態６に示すものは、アノード領域の第
２の方向に沿った長さ（幅）ｇ１およびカソード領域２
２の第２の方向に沿った長さ（幅）ｇ２を短くし、アノ
ード領域２１とダイオード用ウェル領域２０との図示上
側に位置する露出辺（露出Ｐ+Ｎ-接合辺）と素子間分離
酸化膜２との間にダイオード用ウェル領域２０の露出面
２０ａを介在させるとともに、カソード領域２２とダイ
オード用ウェル領域２０との図示下側に位置する露出辺
（露出Ｎ+Ｎ-接合辺）と素子間分離酸化膜２との間にダ
イオード用ウェル領域２０の露出面２０ａを介在させ点
で相違するだけである。要するに、この実施の形態６に
示したものは、アノード領域２１とカソード領域２２は
共に平面形状が四角形をなし、アノード領域２１とカソ
ード領域２２とが幅方向（第２の方向）に沿ってずれて
位置し、重なり領域２３が第１の方向に重なった領域と
なる。
【００７６】この結果、この実施の形態６に示したもの
にあっても、ツェナーダイオードのＰＮ接合が、図示太
線にて示すＰ-型の重なり領域２３とＮ+型のカソード領
域２２とのＬ字状のＰ-Ｎ+接合２３ａと、図示太線の両
端部に位置するＰ+型のアノード領域２１とＮ+型のカソ
ード領域２２とのＰ+Ｎ+接合２３ｂを有するものにな
る。なお、図１４において上記した実施の形態１を示す
図に付された符号と同一符号は同一または相当部分を示
す。
にあっても、ツェナーダイオードのＰＮ接合が、図示太
線にて示すＰ-型の重なり領域２３とＮ+型のカソード領
域２２とのＬ字状のＰ-Ｎ+接合２３ａと、図示太線の両
端部に位置するＰ+型のアノード領域２１とＮ+型のカソ
ード領域２２とのＰ+Ｎ+接合２３ｂを有するものにな
る。なお、図１４において上記した実施の形態１を示す
図に付された符号と同一符号は同一または相当部分を示
す。
【００７７】また、図１６において示す長さｇ１および
ｇ２を除いた各長さａ〜ｆは上記した実施の形態１に示
した各長さａ〜ｆと同じである。アノード領域２１の幅
ｇ１およびカソード領域２２の幅ｇ２は、この実施の形
態６では１７μｍにしてあり、アノード領域２１とダイ
オード用ウェル領域２０との図示上側に位置する露出辺
（露出Ｐ+Ｎ-接合辺）と素子間分離酸化膜２との距離、
つまり、ダイオード用ウェル領域２０が露出される面２
０ａの幅ｈは３μｍであり、カソード領域２２とダイオ
ード用ウェル領域２０との図示下側に位置する露出辺
（露出Ｎ+Ｎ-接合辺）と素子間分離酸化膜２との距離、
つまり、ダイオード用ウェル領域２０が露出される面２
０ｂの幅ｈは３μｍである。
ｇ２を除いた各長さａ〜ｆは上記した実施の形態１に示
した各長さａ〜ｆと同じである。アノード領域２１の幅
ｇ１およびカソード領域２２の幅ｇ２は、この実施の形
態６では１７μｍにしてあり、アノード領域２１とダイ
オード用ウェル領域２０との図示上側に位置する露出辺
（露出Ｐ+Ｎ-接合辺）と素子間分離酸化膜２との距離、
つまり、ダイオード用ウェル領域２０が露出される面２
０ａの幅ｈは３μｍであり、カソード領域２２とダイオ
ード用ウェル領域２０との図示下側に位置する露出辺
（露出Ｎ+Ｎ-接合辺）と素子間分離酸化膜２との距離、
つまり、ダイオード用ウェル領域２０が露出される面２
０ｂの幅ｈは３μｍである。
【００７８】このようにして構成されたツェナーダイオ
ードにおいても、図示太線にて示すＰ-型の重なり領域
２３とＮ+型のカソード領域２２とのＰ-Ｎ+接合２３ａ
と、図示太線の両端部に位置するＰ+型のアノード領域
２１とＮ+型のカソード領域２２とのＰ+Ｎ+接合２３ｂ
を有するので、ツェナーダイオードの特性は上記した実
施の形態２と同様に図１１に示した特性と同様な特性が
得られた。従って、この実施の形態６においても、上記
した実施の形態２と同様の効果を奏し、かつ、ザッピン
グ用のダイオードとしてだけではなく、ツェナーダイオ
ードとしても利用できる。なお、この実施の形態６で
も、上記した実施の形態１で説明したと同様に、カソー
ド領域２２の不純物濃度がアノード領域２１の不純物濃
度より高いものであってもよい。
ードにおいても、図示太線にて示すＰ-型の重なり領域
２３とＮ+型のカソード領域２２とのＰ-Ｎ+接合２３ａ
と、図示太線の両端部に位置するＰ+型のアノード領域
２１とＮ+型のカソード領域２２とのＰ+Ｎ+接合２３ｂ
を有するので、ツェナーダイオードの特性は上記した実
施の形態２と同様に図１１に示した特性と同様な特性が
得られた。従って、この実施の形態６においても、上記
した実施の形態２と同様の効果を奏し、かつ、ザッピン
グ用のダイオードとしてだけではなく、ツェナーダイオ
ードとしても利用できる。なお、この実施の形態６で
も、上記した実施の形態１で説明したと同様に、カソー
ド領域２２の不純物濃度がアノード領域２１の不純物濃
度より高いものであってもよい。
【００７９】実施の形態７．図１７はこの実施の形態７
を示す。この実施の形態７に示すものは、上記した実施
の形態１に示したものがアノード領域２１とカソード領
域２２とによってツェナーダイオードを構成していたの
に対して、カソード領域２２と第１の方向に沿ったカソ
ード領域２１の両側に配置された２つのアノード領域２
１、４３とによってツェナーダイオードを構成した点で
相違するだけであり、その他の点については上記した実
施の形態１と同様である。
を示す。この実施の形態７に示すものは、上記した実施
の形態１に示したものがアノード領域２１とカソード領
域２２とによってツェナーダイオードを構成していたの
に対して、カソード領域２２と第１の方向に沿ったカソ
ード領域２１の両側に配置された２つのアノード領域２
１、４３とによってツェナーダイオードを構成した点で
相違するだけであり、その他の点については上記した実
施の形態１と同様である。
【００８０】すなわち、この実施の形態７に示すもの
は、上記した実施の形態１に示したものに対して、カソ
ード領域２２の図示左側にもアノード領域２１と全く同
じ構成をしたアノード領域４３を設けたものである。な
お、アノード領域４３はコンタクトホール４５を介して
アノード配線２５に電気的に接続（オーミック接触）さ
れている。なお、図１７において、上記した実施の形態
１を示す図に付された符号と同一符号は同一または相当
部分を示す。
は、上記した実施の形態１に示したものに対して、カソ
ード領域２２の図示左側にもアノード領域２１と全く同
じ構成をしたアノード領域４３を設けたものである。な
お、アノード領域４３はコンタクトホール４５を介して
アノード配線２５に電気的に接続（オーミック接触）さ
れている。なお、図１７において、上記した実施の形態
１を示す図に付された符号と同一符号は同一または相当
部分を示す。
【００８１】また、アノード領域２１、４３とカソード
領域２２とによって構成されるツェナーダイオードの露
出面における平面形状の大きさは、この実施の形態７に
おいて、例えば次のようになっている。アノード領域２
１、４３それぞれは、図１７に示す第１方向に沿った長
さｂが１７．５μｍであり、第２の方向に沿った長さ
（幅）ｇが２０μｍである。カソード領域２２は、第１
方向に沿った長さａが１８μｍであり、第２の方向に沿
った長さ（幅）ｇが２０μｍである。コンタクトホール
２８からアノード領域２１、４３までの第１の方向に沿
った長さ（距離）ｃおよびコンタクトホール２６、４５
からカソード領域２２までの第１の方向に沿った長さ
（距離）ｄはそれぞれ８μｍである。アノード領域２
１、４３とカソード領域２２との重なり領域２３、４４
の第１の方向に沿った長さｅはそれぞれ０．５μｍであ
る。コンタクトホール２６、４５とコンタクトホール２
８との第１の方向に沿った長さ（距離）ｆはそれぞれ１
６．５μｍである。
領域２２とによって構成されるツェナーダイオードの露
出面における平面形状の大きさは、この実施の形態７に
おいて、例えば次のようになっている。アノード領域２
１、４３それぞれは、図１７に示す第１方向に沿った長
さｂが１７．５μｍであり、第２の方向に沿った長さ
（幅）ｇが２０μｍである。カソード領域２２は、第１
方向に沿った長さａが１８μｍであり、第２の方向に沿
った長さ（幅）ｇが２０μｍである。コンタクトホール
２８からアノード領域２１、４３までの第１の方向に沿
った長さ（距離）ｃおよびコンタクトホール２６、４５
からカソード領域２２までの第１の方向に沿った長さ
（距離）ｄはそれぞれ８μｍである。アノード領域２
１、４３とカソード領域２２との重なり領域２３、４４
の第１の方向に沿った長さｅはそれぞれ０．５μｍであ
る。コンタクトホール２６、４５とコンタクトホール２
８との第１の方向に沿った長さ（距離）ｆはそれぞれ１
６．５μｍである。
【００８２】このようにして形成されたツェナーダイオ
ードは、アノード領域２１とカソード領域２２との間に
第１の方向に沿って一部重なり領域２３を有するととも
に、アノード領域４３とカソード領域２２との間に第１
の方向に沿って一部重なり領域４４を有する。これら重
なり領域２３、４４はそれぞれこの実施の形態７におい
て、アノード領域２１、４３の不純物濃度がカソード領
域２２の不純物濃度より高くしてあるため、Ｐ-型を示
す。従って、アノード領域２１、４３とカソード領域２
２とによって構成されるツェナーダイオードのＰＮ接合
は、図１７に太線にて示すＰ-型の重なり領域２３、４
４とＮ+型のカソード領域２２とのＰ-Ｎ+接合２３ａ、
４４ａになる。
ードは、アノード領域２１とカソード領域２２との間に
第１の方向に沿って一部重なり領域２３を有するととも
に、アノード領域４３とカソード領域２２との間に第１
の方向に沿って一部重なり領域４４を有する。これら重
なり領域２３、４４はそれぞれこの実施の形態７におい
て、アノード領域２１、４３の不純物濃度がカソード領
域２２の不純物濃度より高くしてあるため、Ｐ-型を示
す。従って、アノード領域２１、４３とカソード領域２
２とによって構成されるツェナーダイオードのＰＮ接合
は、図１７に太線にて示すＰ-型の重なり領域２３、４
４とＮ+型のカソード領域２２とのＰ-Ｎ+接合２３ａ、
４４ａになる。
【００８３】また、ツェナーダイオードについて特性を
測定したところ、上記した実施の形態１と同様に図３に
示す特性と同じ特性が得られた。また、ザッピング用カ
ソードパッドＰＫからザッピング用アノードパッドＰＡ
へ大電流を流したところ、上記した実施の形態１と同様
にツェナーダイオードに対するカソード配線とアノード
配線との間が短絡状態とされた。この時の抵抗値を上記
した実施の形態１と同様に測定したところ、９．５Ωと
低い値を示した。つまり、カソード配線２７とアノード
配線２５との間の抵抗値は、数Ω程度と低い値であり、
カソード配線２７とアノード配線２５との間は実質的に
短絡状態と言える。
測定したところ、上記した実施の形態１と同様に図３に
示す特性と同じ特性が得られた。また、ザッピング用カ
ソードパッドＰＫからザッピング用アノードパッドＰＡ
へ大電流を流したところ、上記した実施の形態１と同様
にツェナーダイオードに対するカソード配線とアノード
配線との間が短絡状態とされた。この時の抵抗値を上記
した実施の形態１と同様に測定したところ、９．５Ωと
低い値を示した。つまり、カソード配線２７とアノード
配線２５との間の抵抗値は、数Ω程度と低い値であり、
カソード配線２７とアノード配線２５との間は実質的に
短絡状態と言える。
【００８４】このようにして構成されたツェナーダイオ
ードは、上記した実施の形態１と同様な効果を奏する
他、カソード領域２２がその両側にてアノード領域２
１、４３とそれぞれ重なり領域２３、４４を構成するよ
うにしたので、次のような効果を有する。すなわち、カ
ソード配線２７とアノード配線２５との間の抵抗値を小
さくするために、コンタクトホール２６、４５とコンタ
クトホール２８との第１の方向に沿った長さ（距離）ｆ
を短く、つまり、重なり領域２３、４４の長さｅを小さ
く設計できる。この時、例え、製造プロセスにおいて、
カソード領域２２およびアノード領域２１、４３を形成
するためのマスクにマスクずれが生じたとしても、重な
り領域２３、４４の少なくとも一方は、確実に重なり領
域を形成しているため、ツェナーダイオードが形成され
ないことはない。その結果、カソード配線２７とアノー
ド配線２５との間におけるツェナーダイオードの破壊が
容易であるとともに、カソード配線２７とアノード配線
２５との間の抵抗値を非常に小さいものにできるという
効果を有する。
ードは、上記した実施の形態１と同様な効果を奏する
他、カソード領域２２がその両側にてアノード領域２
１、４３とそれぞれ重なり領域２３、４４を構成するよ
うにしたので、次のような効果を有する。すなわち、カ
ソード配線２７とアノード配線２５との間の抵抗値を小
さくするために、コンタクトホール２６、４５とコンタ
クトホール２８との第１の方向に沿った長さ（距離）ｆ
を短く、つまり、重なり領域２３、４４の長さｅを小さ
く設計できる。この時、例え、製造プロセスにおいて、
カソード領域２２およびアノード領域２１、４３を形成
するためのマスクにマスクずれが生じたとしても、重な
り領域２３、４４の少なくとも一方は、確実に重なり領
域を形成しているため、ツェナーダイオードが形成され
ないことはない。その結果、カソード配線２７とアノー
ド配線２５との間におけるツェナーダイオードの破壊が
容易であるとともに、カソード配線２７とアノード配線
２５との間の抵抗値を非常に小さいものにできるという
効果を有する。
【００８５】なお、この実施の形態７でも、上記した実
施の形態１で説明したと同様に、カソード領域２２の不
純物濃度がアノード領域２１の不純物濃度より高いもの
であってもよい。また、上記した実施の形態７では、Ｎ
+型のカソード領域２２の両側にＰ+型のアノード領域２
１、４３を配置したものを示したが、Ｐ+型のアノード
領域２１の両側にＮ+型のカソード領域２２を配置した
ものであっても同様の効果を奏する。
施の形態１で説明したと同様に、カソード領域２２の不
純物濃度がアノード領域２１の不純物濃度より高いもの
であってもよい。また、上記した実施の形態７では、Ｎ
+型のカソード領域２２の両側にＰ+型のアノード領域２
１、４３を配置したものを示したが、Ｐ+型のアノード
領域２１の両側にＮ+型のカソード領域２２を配置した
ものであっても同様の効果を奏する。
【００８６】実施の形態８．図１８はこの発明の実施の
形態８を示す。この実施の形態８に示すものは、上記し
た実施の形態１における複数（この実施の形態８では、
上記した実施の形態１において説明した図４および図５
で示した３個）のツェナーダイオード（ＺＤ１〜ＺＤ
３）のアノード領域３を共通にして構成したものであ
り、その他の点については上記した実施の形態１と同様
である。すなわち、この実施の形態８に示すものは、複
数のツェナーダイオードに共通なアノード領域２１と、
複数のツェナーダイオードそれぞれに対応するカソード
領域２２Ａ〜２２Ｃがダイオード用ウェル領域２０に形
成される。
形態８を示す。この実施の形態８に示すものは、上記し
た実施の形態１における複数（この実施の形態８では、
上記した実施の形態１において説明した図４および図５
で示した３個）のツェナーダイオード（ＺＤ１〜ＺＤ
３）のアノード領域３を共通にして構成したものであ
り、その他の点については上記した実施の形態１と同様
である。すなわち、この実施の形態８に示すものは、複
数のツェナーダイオードに共通なアノード領域２１と、
複数のツェナーダイオードそれぞれに対応するカソード
領域２２Ａ〜２２Ｃがダイオード用ウェル領域２０に形
成される。
【００８７】カソード領域２２Ａ〜２２Ｃは第２の方向
（図１８図示左右方向）に沿って並行（平行）に配置さ
れる。各カソード領域２２Ａ〜２２Ｃはアノード領域２
１と第１の方向（図１８図示上下方向）に沿って一部重
なり領域２３Ａ〜２３Ｃを有するように配置される。各
重なり領域２３Ａ〜２３Ｃは、この実施の形態７におい
て、アノード領域２１の不純物濃度がカソード領域２２
Ａ〜２２Ｃの不純物濃度より高くしてあるため、Ｐ-型
を示す。従って、複数のツェナーダイオードのそれぞれ
のＰＮ接合は、図１８に太線にて示すＰ-型の重なり領
域２３Ａ〜２３ＣとＮ+型のカソード領域２２Ａ〜２２
ＣとのＰ-Ｎ+接合２３Ａａ〜２３Ｃａと、図示太線の両
端部に位置するＰ+型のアノード領域２１とＮ+型のカソ
ード領域２２Ａ〜２２ＣとのＰ+Ｎ+接合２３Ａｂ〜２３
Ｃｂを有するものになる。なお、図１４において上記し
た実施の形態１を示す図に付された符号と同一符号は同
一または相当部分を示す。
（図１８図示左右方向）に沿って並行（平行）に配置さ
れる。各カソード領域２２Ａ〜２２Ｃはアノード領域２
１と第１の方向（図１８図示上下方向）に沿って一部重
なり領域２３Ａ〜２３Ｃを有するように配置される。各
重なり領域２３Ａ〜２３Ｃは、この実施の形態７におい
て、アノード領域２１の不純物濃度がカソード領域２２
Ａ〜２２Ｃの不純物濃度より高くしてあるため、Ｐ-型
を示す。従って、複数のツェナーダイオードのそれぞれ
のＰＮ接合は、図１８に太線にて示すＰ-型の重なり領
域２３Ａ〜２３ＣとＮ+型のカソード領域２２Ａ〜２２
ＣとのＰ-Ｎ+接合２３Ａａ〜２３Ｃａと、図示太線の両
端部に位置するＰ+型のアノード領域２１とＮ+型のカソ
ード領域２２Ａ〜２２ＣとのＰ+Ｎ+接合２３Ａｂ〜２３
Ｃｂを有するものになる。なお、図１４において上記し
た実施の形態１を示す図に付された符号と同一符号は同
一または相当部分を示す。
【００８８】このように構成された複数のツェナーダイ
オードそれぞれにおいても、カソード領域２２Ａ〜２２
Ｃとアノード領域の関係が図１４に示した実施の形態３
と同様の構成をとるため、図１１に示した特性と同様な
特性が得られた。従って、このように構成されたものに
おいても、上記した実施の形態１と同様の効果を奏する
他、図４および図５に示したように複数のザッピング用
ダイオードに対して共通のアノード領域２１としている
ため、ザッピング用ダイオードに対する占有面積を縮小
できるという効果をさらに有する。
オードそれぞれにおいても、カソード領域２２Ａ〜２２
Ｃとアノード領域の関係が図１４に示した実施の形態３
と同様の構成をとるため、図１１に示した特性と同様な
特性が得られた。従って、このように構成されたものに
おいても、上記した実施の形態１と同様の効果を奏する
他、図４および図５に示したように複数のザッピング用
ダイオードに対して共通のアノード領域２１としている
ため、ザッピング用ダイオードに対する占有面積を縮小
できるという効果をさらに有する。
【００８９】なお、この実施の形態８でも、上記した実
施の形態１で説明したと同様に、カソード領域２２Ａ〜
２２Ｃの不純物濃度がアノード領域２１の不純物濃度よ
り高いものであってもよい。また、カソード領域２２Ａ
〜２２ＣにおけるＰＮ接合形成用領域２２ｂの平面形状
を、図１０に示した実施の形態２と同様に三角形にした
り、図１３に示した実施の形態３と同様に台形にした
り、図１５に示した実施の形態５と同様に円弧形状にし
たりしてもよい。
施の形態１で説明したと同様に、カソード領域２２Ａ〜
２２Ｃの不純物濃度がアノード領域２１の不純物濃度よ
り高いものであってもよい。また、カソード領域２２Ａ
〜２２ＣにおけるＰＮ接合形成用領域２２ｂの平面形状
を、図１０に示した実施の形態２と同様に三角形にした
り、図１３に示した実施の形態３と同様に台形にした
り、図１５に示した実施の形態５と同様に円弧形状にし
たりしてもよい。
【００９０】実施の形態９．図１９はこの発明の実施の
形態９を示す。この実施の形態９に示すものは、上記し
た実施の形態１のものが、ザッピング用ダイオード（Ｚ
Ｄ）を構成するためのアノード領域２１およびカソード
領域２２を、半導体基板１の一主面に形成されたダイオ
ード用ウェル領域２０に形成しているものに対して、半
導体基板１の一主面に直接、つまり、ダイオード用ウェ
ル領域２０を形成することなく形成した点で相違する。
その他の点については上記した実施の形態１と同様であ
る。なお、図１９において上記した実施の形態１を示す
図に付された符号と同一符号は同一または相当部分を示
す。
形態９を示す。この実施の形態９に示すものは、上記し
た実施の形態１のものが、ザッピング用ダイオード（Ｚ
Ｄ）を構成するためのアノード領域２１およびカソード
領域２２を、半導体基板１の一主面に形成されたダイオ
ード用ウェル領域２０に形成しているものに対して、半
導体基板１の一主面に直接、つまり、ダイオード用ウェ
ル領域２０を形成することなく形成した点で相違する。
その他の点については上記した実施の形態１と同様であ
る。なお、図１９において上記した実施の形態１を示す
図に付された符号と同一符号は同一または相当部分を示
す。
【００９１】このように構成された半導体集積回路装置
においても、上記した実施の形態１と同様の効果を奏す
る。但し、アノード領域２１が半導体基板１と同一導電
型であるため、半導体基板１と同様に接地電位にされ
る。従って、抵抗素子のザッピング用ダイオードとして
使用する場合は、図４および図５に示した他端側ノード
が接地電位とされるため、精度の高い抵抗値が要求さ
れ、他端が接地電位にされる基準電位設定用の抵抗素子
に適用すればよい。
においても、上記した実施の形態１と同様の効果を奏す
る。但し、アノード領域２１が半導体基板１と同一導電
型であるため、半導体基板１と同様に接地電位にされ
る。従って、抵抗素子のザッピング用ダイオードとして
使用する場合は、図４および図５に示した他端側ノード
が接地電位とされるため、精度の高い抵抗値が要求さ
れ、他端が接地電位にされる基準電位設定用の抵抗素子
に適用すればよい。
【００９２】なお、実施の形態１で説明したと同様に、
カソード領域２２の不純物濃度がアノード領域２１の不
純物濃度より高くてもよい。また、アノード領域２１お
よびカソード領域２２の形状は、上記した実施の形態２
ないし実施の形態８に示したような形状にしてもよい。
カソード領域２２の不純物濃度がアノード領域２１の不
純物濃度より高くてもよい。また、アノード領域２１お
よびカソード領域２２の形状は、上記した実施の形態２
ないし実施の形態８に示したような形状にしてもよい。
【００９３】実施の形態１０．図２０はこの発明の実施
の形態１０を示す。この実施の形態１０に示すものは、
上記した実施の形態１のものが、半導体基板１としてＰ
型の半導体基板を用いているのに対して、Ｎ型の半導体
基板を用いた点が相違する。その他の点については上記
した実施の形態１と同様である。
の形態１０を示す。この実施の形態１０に示すものは、
上記した実施の形態１のものが、半導体基板１としてＰ
型の半導体基板を用いているのに対して、Ｎ型の半導体
基板を用いた点が相違する。その他の点については上記
した実施の形態１と同様である。
【００９４】すなわち、半導体基板１はＰ型ＭＯＳトラ
ンジスタの基板電位を与えるために正の電位が印加され
る。Ｐ型ＭＯＳトランジスタを構成する一対のソース／
ドレイン領域４、５は半導体基板の一主面に形成され
る。Ｎ型ＭＯＳトランジスタを構成する一対のソース／
ドレイン領域１２、１３は半導体基板の一主面に形成さ
れるＰ型のＮ−ＭＯＳ用ウェル領域４６に形成される。
Ｎ−ＭＯＳ用ウェル領域４６はＮ型ＭＯＳトランジスタ
の基板電位を与えるために接地電位にされる。ツェナー
ダイオードを構成するアノード領域２１およびカソード
領域２２は半導体基板の一主面に形成されるＰ型のダイ
オード用ウェル領域４７に形成される。ダイオード用ウ
ェル領域４７は電気的に浮いた状態にされる。なお、図
１９において上記した実施の形態１を示す図に付された
符号と同一符号は同一または相当部分を示す。
ンジスタの基板電位を与えるために正の電位が印加され
る。Ｐ型ＭＯＳトランジスタを構成する一対のソース／
ドレイン領域４、５は半導体基板の一主面に形成され
る。Ｎ型ＭＯＳトランジスタを構成する一対のソース／
ドレイン領域１２、１３は半導体基板の一主面に形成さ
れるＰ型のＮ−ＭＯＳ用ウェル領域４６に形成される。
Ｎ−ＭＯＳ用ウェル領域４６はＮ型ＭＯＳトランジスタ
の基板電位を与えるために接地電位にされる。ツェナー
ダイオードを構成するアノード領域２１およびカソード
領域２２は半導体基板の一主面に形成されるＰ型のダイ
オード用ウェル領域４７に形成される。ダイオード用ウ
ェル領域４７は電気的に浮いた状態にされる。なお、図
１９において上記した実施の形態１を示す図に付された
符号と同一符号は同一または相当部分を示す。
【００９５】このように構成された半導体集積回路装置
においても、上記した実施の形態１と同様の効果を奏す
る。なお、実施の形態１で説明したと同様に、カソード
領域２２の不純物濃度とアノード領域２１の不純物濃度
はどちらが高くてもよい。また、アノード領域２１およ
びカソード領域２２の形状は、上記した実施の形態２な
いし実施の形態８に示したような形状にしてもよい。
においても、上記した実施の形態１と同様の効果を奏す
る。なお、実施の形態１で説明したと同様に、カソード
領域２２の不純物濃度とアノード領域２１の不純物濃度
はどちらが高くてもよい。また、アノード領域２１およ
びカソード領域２２の形状は、上記した実施の形態２な
いし実施の形態８に示したような形状にしてもよい。
【００９６】実施の形態１１．図２１はこの発明の実施
の形態１１を示す。この実施の形態１１に示すものは、
上記した実施の形態１０のものが、ザッピング用ダイオ
ード（ＺＤ）を構成するためのアノード領域２１および
カソード領域２２を、半導体基板１の一主面に形成され
たダイオード用ウェル領域４７に形成しているものに対
して、半導体基板１の一主面に直接、つまり、ダイオー
ド用ウェル領域４７を形成することなく形成した点で相
違する。その他の点については上記した実施の形態１０
と同様である。なお、図２１において上記した実施の形
態１０を示す図に付された符号と同一符号は同一または
相当部分を示す。
の形態１１を示す。この実施の形態１１に示すものは、
上記した実施の形態１０のものが、ザッピング用ダイオ
ード（ＺＤ）を構成するためのアノード領域２１および
カソード領域２２を、半導体基板１の一主面に形成され
たダイオード用ウェル領域４７に形成しているものに対
して、半導体基板１の一主面に直接、つまり、ダイオー
ド用ウェル領域４７を形成することなく形成した点で相
違する。その他の点については上記した実施の形態１０
と同様である。なお、図２１において上記した実施の形
態１０を示す図に付された符号と同一符号は同一または
相当部分を示す。
【００９７】このように構成された半導体集積回路装置
においても、上記した実施の形態１と同様の効果を奏す
る。なお、実施の形態１０で説明したと同様に、カソー
ド領域２２の不純物濃度とアノード領域２１の不純物濃
度とはどちらが高くてもよい。また、アノード領域２１
およびカソード領域２２の形状は、上記した実施の形態
２ないし実施の形態８に示したような形状にしてもよ
い。
においても、上記した実施の形態１と同様の効果を奏す
る。なお、実施の形態１０で説明したと同様に、カソー
ド領域２２の不純物濃度とアノード領域２１の不純物濃
度とはどちらが高くてもよい。また、アノード領域２１
およびカソード領域２２の形状は、上記した実施の形態
２ないし実施の形態８に示したような形状にしてもよ
い。
【図１】 この発明の実施の形態１を示す要部断面図。
【図２】 この発明の実施の形態１を示す要部平面図。
【図３】 この発明の実施の形態１におけるツェナーダ
イオードの特性を示す特性図。
イオードの特性を示す特性図。
【図４】 この発明の実施の形態１における抵抗素子お
よびザッピング用ダイオードを示す概念平面図。
よびザッピング用ダイオードを示す概念平面図。
【図５】 この発明の実施の形態１における抵抗素子お
よびザッピング用ダイオードの初期状態を示す回路図。
よびザッピング用ダイオードの初期状態を示す回路図。
【図６】 この発明の実施の形態１における抵抗素子お
よびザッピング用ダイオードの第１の状態を示す回路
図。
よびザッピング用ダイオードの第１の状態を示す回路
図。
【図７】 この発明の実施の形態１における抵抗素子お
よびザッピング用ダイオードの第２の状態を示す回路
図。
よびザッピング用ダイオードの第２の状態を示す回路
図。
【図８】 この発明の実施の形態１における抵抗素子お
よびザッピング用ダイオードの第２の状態を示す回路
図。
よびザッピング用ダイオードの第２の状態を示す回路
図。
【図９】 この発明の実施の形態１におけるザッピング
用ダイオードをトランジスタに適用した例を示す回路
図。
用ダイオードをトランジスタに適用した例を示す回路
図。
【図１０】 この発明の実施の形態２を示す要部平面
図。
図。
【図１１】 この発明の実施の形態２におけるツェナー
ダイオードの特性を示す特性図。
ダイオードの特性を示す特性図。
【図１２】 この発明の実施の形態２におけるツェナー
ダイオードを比較回路の基準電源として用いた例を示す
回路図。
ダイオードを比較回路の基準電源として用いた例を示す
回路図。
【図１３】 この発明の実施の形態３を示す要部平面
図。
図。
【図１４】 この発明の実施の形態４を示す要部平面
図。
図。
【図１５】 この発明の実施の形態５を示す要部平面
図。
図。
【図１６】 この発明の実施の形態６を示す要部平面
図。
図。
【図１７】 この発明の実施の形態７を示す要部平面
図。
図。
【図１８】 この発明の実施の形態８を示す要部平面
図。
図。
【図１９】 この発明の実施の形態９を示す要部断面
図。
図。
【図２０】 この発明の実施の形態１０を示す要部断面
図。
図。
【図２１】 この発明の実施の形態１１を示す要部断面
図。
図。
【図２２】 従来のレーザートリミング法によって精度
の高い抵抗素子を得るための初期状態を示す回路図。
の高い抵抗素子を得るための初期状態を示す回路図。
【図２３】 従来のレーザートリミング法によって精度
の高い抵抗素子を得るための第１の状態を示す回路図。
の高い抵抗素子を得るための第１の状態を示す回路図。
【図２４】 従来のレーザートリミング法によって精度
の高い抵抗素子を得るための第２の状態を示す回路図。
の高い抵抗素子を得るための第２の状態を示す回路図。
１ 半導体基板、２ 素子間分離酸化膜、３ ウェル領
域、４、５ ソース／ドレイン領域、７ ゲート電極、
１２、１３ ソース／ドレイン領域、１５ ゲート電
極、２０ ウェル領域、２１ アノード領域、２２ カ
ソード領域、２３一部重なり領域。
域、４、５ ソース／ドレイン領域、７ ゲート電極、
１２、１３ ソース／ドレイン領域、１５ ゲート電
極、２０ ウェル領域、２１ アノード領域、２２ カ
ソード領域、２３一部重なり領域。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年８月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】３は上記半導体基板１の一主面における、
上記素子間分離酸化膜２によって囲われてＰ型ＭＯＳト
ランジスタ形成領域に形成されたＮ型のＰ−ＭＯＳ用ウ
ェル領域で、例えば、３×１０12／ｃｍ2で１５０ｋｅ
Ｖの条件でリン（Ｐ）をイオン注入することによって形
成される。このＰ−ＭＯＳ用ウェル領域３はＰ型ＭＯＳ
トランジスタの基板電位を与えるため、この実施の形態
１では正の電位が与えられる。４、５はこのＰ−ＭＯＳ
用ウェル領域の一主面にチャネル領域６を介在して形成
される一対のソース／ドレイン領域で、Ｐ型拡散領域に
て形成され、例えば、４×１０15／ｃｍ2で５０ｋｅＶ
の条件でボロン（Ｂ）をイオン注入することによって形
成される。
上記素子間分離酸化膜２によって囲われてＰ型ＭＯＳト
ランジスタ形成領域に形成されたＮ型のＰ−ＭＯＳ用ウ
ェル領域で、例えば、３×１０12／ｃｍ2で１５０ｋｅ
Ｖの条件でリン（Ｐ）をイオン注入することによって形
成される。このＰ−ＭＯＳ用ウェル領域３はＰ型ＭＯＳ
トランジスタの基板電位を与えるため、この実施の形態
１では正の電位が与えられる。４、５はこのＰ−ＭＯＳ
用ウェル領域の一主面にチャネル領域６を介在して形成
される一対のソース／ドレイン領域で、Ｐ型拡散領域に
て形成され、例えば、４×１０15／ｃｍ2で５０ｋｅＶ
の条件でボロン（Ｂ）をイオン注入することによって形
成される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】２１は上記半導体基板１の一主面に、上記
Ｐ型ＭＯＳトランジスタのソース／ドレイン領域４、５
を構成するＰ型拡散領域と同じ不純物濃度および同じ拡
散深さを有し、上記半導体基板１の不純物濃度より高い
不純物濃度からなるＰ型拡散領域にて形成されるアノー
ド領域で、上記Ｐ型ＭＯＳトランジスタのソース／ドレ
イン領域４、５と同時に同じ条件にて形成され、例え
ば、４×１０15／ｃｍ2で５０ｋｅＶの条件でボロン
（Ｂ）をイオン注入することによって形成される。この
アノード領域２１はその平面形状が図２に示すように四
角形をなし、上記ダイオード用ウェル領域２０との３辺
の露出辺（露出ＰＮ接合辺）は上記素子間分離酸化膜２
に接している。つまり、アノード領域２１の形成に当た
ってのイオン注入において、上記素子間分離酸化膜２が
マスクの一部として利用される。
Ｐ型ＭＯＳトランジスタのソース／ドレイン領域４、５
を構成するＰ型拡散領域と同じ不純物濃度および同じ拡
散深さを有し、上記半導体基板１の不純物濃度より高い
不純物濃度からなるＰ型拡散領域にて形成されるアノー
ド領域で、上記Ｐ型ＭＯＳトランジスタのソース／ドレ
イン領域４、５と同時に同じ条件にて形成され、例え
ば、４×１０15／ｃｍ2で５０ｋｅＶの条件でボロン
（Ｂ）をイオン注入することによって形成される。この
アノード領域２１はその平面形状が図２に示すように四
角形をなし、上記ダイオード用ウェル領域２０との３辺
の露出辺（露出ＰＮ接合辺）は上記素子間分離酸化膜２
に接している。つまり、アノード領域２１の形成に当た
ってのイオン注入において、上記素子間分離酸化膜２が
マスクの一部として利用される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】２１は半導体基板１の一主面に、Ｐ型ＭＯ
Ｓトランジスタのソース／ドレイン領域４、５を構成す
るＰ型拡散領域と同じ不純物濃度および拡散深さを有
し、半導体基板１の不純物濃度より高い不純物濃度から
なるＰ型拡散領域にて形成されるアノード領域で、Ｐ型
ＭＯＳトランジスタのソース／ドレイン領域４、５と同
時に同じ条件にて形成され、例えば、４×１０15／ｃｍ
2で５０ｋｅＶの条件でボロン（Ｂ）をイオン注入する
ことによって形成される。
Ｓトランジスタのソース／ドレイン領域４、５を構成す
るＰ型拡散領域と同じ不純物濃度および拡散深さを有
し、半導体基板１の不純物濃度より高い不純物濃度から
なるＰ型拡散領域にて形成されるアノード領域で、Ｐ型
ＭＯＳトランジスタのソース／ドレイン領域４、５と同
時に同じ条件にて形成され、例えば、４×１０15／ｃｍ
2で５０ｋｅＶの条件でボロン（Ｂ）をイオン注入する
ことによって形成される。
フロントページの続き (72)発明者 角野 悟史 東京都渋谷区松濤２丁目20番４号 協栄産 業株式会社内
Claims (21)
- 【請求項１】 半導体基板の一主面にＰ型拡散領域にて
形成される一対のソース／ドレイン領域を有するＰ型Ｍ
ＯＳトランジスタ、 上記半導体基板の一主面にＮ型拡散領域にて形成される
一対のソース／ドレイン領域を有するＮ型ＭＯＳトラン
ジスタ、 上記半導体基板の一主面に、上記Ｐ型ＭＯＳトランジス
タのソース／ドレイン領域を構成するＰ型拡散領域と同
じ不純物濃度および拡散深さを有するＰ型拡散領域にて
形成されるアノード領域と、上記半導体基板の一主面
に、上記アノード領域と一部重なり領域を有して一主面
に沿って配置され、上記Ｎ型ＭＯＳトランジスタのソー
ス／ドレイン領域を構成するＮ型拡散領域と同じ不純物
濃度および拡散深さを有するＮ型拡散領域にて形成され
るカソード領域とを有するザッピング用のダイオード、 上記半導体基板の一主面上に形成され、上記ダイオード
のアノード領域に電気的に接続されるザッピング用アノ
ードパッド、 上記半導体基板の一主面上に形成され、上記ダイオード
のカソード領域に電気的に接続されるザッピング用カソ
ードパッドを備えた半導体集積回路装置。 - 【請求項２】 上記ダイオードのアノード領域とカソー
ド領域との重なりは、上記アノード領域とカソード領域
の一方の領域の幅が、他方の領域の幅より短い位置で重
なりあっていることを特徴とする請求項１記載の半導体
集積回路装置。 - 【請求項３】 上記ダイオードのアノード領域とカソー
ド領域のうちの一方の領域は、電気的に接続されるため
のコンタクト領域とこのコンタクト領域から半導体基板
の一主面に沿って延在する先細のＰＮ接合形成用領域と
を有し、 上記ダイオードのアノード領域とカソード領域のうちの
他方の領域は、電気的に接続されるためのコンタクト領
域とこのコンタクト領域から半導体基板の一主面に沿っ
て延在し、上記一方の領域におけるＰＮ接合形成用領域
との上記一部重なり領域を有するＰＮ接合形成用領域と
を有することを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項４】 上記一方の領域におけるＰＮ接合形成用
領域は、平面形状が三角形であることを特徴とする請求
項３記載の半導体集積回路装置。 - 【請求項５】 上記一方の領域におけるＰＮ接合形成用
領域は、平面形状が台形であることを特徴とする請求項
３記載の半導体集積回路装置。 - 【請求項６】 上記ダイオードのアノード領域とカソー
ド領域は共に平面形状が四角形をなし、上記アノード領
域とカソード領域のうちの一方の領域が他方の領域より
幅が狭く、上記一部重なり領域が幅方向と直交する方向
に重なった領域であることを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項７】 上記一方の領域におけるＰＮ接合形成用
領域は、平面形状が円弧形状であることを特徴とする請
求項３記載の半導体集積回路装置。 - 【請求項８】 上記ダイオードのアノード領域とカソー
ド領域は共に平面形状が四角形をなし、上記アノード領
域とカソード領域とが幅方向に沿ってずれて位置し、上
記一部重なり領域が幅方向と直交する方向に重なった領
域であることを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項９】 上記ダイオードのアノード領域とカソー
ド領域のうちの一方の領域は、上記半導体基板の一主面
に沿い、かつ、上記ダイオードのアノード領域とカソー
ド領域の他方の領域を挟んで配置される一対の領域にて
構成されることを特徴とする請求項１記載の半導体集積
回路装置。 - 【請求項１０】 上記ダイオードは複数のダイオード部
分を有し、 上記カソード領域は上記複数のダイオード部分に対応し
て複数有し、それぞれが上記複数のダイオード部分に対
して共通な上記アノード領域と一部重なり領域を有して
一主面に沿って配置されていることを特徴とする請求項
１記載の半導体集積回路装置。 - 【請求項１１】 上記半導体基板はＰ型の半導体基板で
あり、上記ダイオードのアノード領域およびカソード領
域は上記半導体基板の一主面に形成されたＮ型のウェル
領域に形成され、上記カソード領域の不純物濃度は上記
ウェル領域の不純物濃度より高いことを特徴とする請求
項１ないし請求項１０のいずれかに記載の半導体集積回
路装置。 - 【請求項１２】 上記半導体基板はＰ型の半導体基板で
あり、上記アノード領域の不純物濃度は上記半導体基板
の不純物濃度より高いことを特徴とする請求項１ないし
請求項１０のいずれかに記載の半導体集積回路装置。 - 【請求項１３】 上記半導体基板はＮ型の半導体基板で
あり、上記ダイオードのアノード領域およびカソード領
域は上記半導体基板の一主面に形成されたＰ型のウェル
領域に形成され、上記アノード領域の不純物濃度は上記
ウェル領域の不純物濃度より高いことを特徴とする請求
項１ないし請求項１０のいずれかに記載の半導体集積回
路装置。 - 【請求項１４】 上記半導体基板はＮ型の半導体基板で
あり、上記カソード領域の不純物濃度は上記半導体基板
の不純物濃度より高いことを特徴とする請求項１ないし
請求項１０のいずれかに記載の半導体集積回路装置。 - 【請求項１５】 半導体基板の一主面にＰ型拡散領域に
て形成されるアノード領域と、上記半導体基板の一主面
に上記アノード領域と一部重なり領域を有して一主面に
沿って配置され、Ｎ型拡散領域にて形成されるカソード
領域とを備え、 上記アノード領域と上記カソード領域のうちの一方の領
域の幅が他方の領域の幅より短い位置で重なりあってい
るツェナーダイオード。 - 【請求項１６】 半導体基板の一主面にＰ型拡散領域に
て形成されるアノード領域と、上記半導体基板の一主面
に上記アノード領域と一部重なり領域を有して一主面に
沿って配置され、Ｎ型拡散領域にて形成されるカソード
領域とを備え、 上記重なり領域と上記アノード領域および上記カソード
領域のうちの一方の領域とのＰＮ接合部を有するととも
に、上記アノード領域と上記カソード領域との非重なり
領域における高濃度のＰＮ接合部を有するツェナーダイ
オード。 - 【請求項１７】 上記アノード領域および上記カソード
領域のうちの一方の領域は平面形状が先細部を有し、こ
の先細部にて上記アノード領域および上記カソード領域
の他方の領域と重なりあい、上記高濃度のＰＮ接合は上
記先細部における他方の領域との一方の領域側境界端部
に位置することを特徴とする請求項１６記載のツェナー
ダイオード。 - 【請求項１８】 上記先細部は、三角形状をなしている
ことを特徴とする請求項１７記載のツェナーダイオー
ド。 - 【請求項１９】 上記先細部は、円弧状をなしているこ
とを特徴とする請求項１６記載のツェナーダイオード。 - 【請求項２０】 上記先細部は、台形状をなしているこ
とを特徴とする請求項１６記載のツェナーダイオード。 - 【請求項２１】 一主面に形成される素子間分離酸化
膜、およびこの素子間分離酸化膜によって囲われて形成
されるＮ型のウェル領域を有するＰ型の半導体基板のウ
ェル領域に形成されるＰ型のアノード領域と、 上記ウェル領域に上記アノード領域と一部重なり領域を
有して第１の方向に沿って形成され、上記ウェル領域の
不純物濃度より高い不純物濃度からなるＮ型のカソード
領域とを備え、 上記アノード領域と上記カソード領域のうちの一方の領
域は、上記第１の方向に沿い上記素子間分離酸化膜に接
する上記ウェル領域との露出辺を有し、 上記アノード領域と上記カソード領域のうちの他方の領
域は、上記第１の方向に沿い、かつ、上記一方の領域に
おける上記素子間分離酸化膜に接する露出辺側に位置
し、上記ウエル領域が露出される面を有するように上記
素子間分離酸化膜から上記第１の方向と直交する第２の
方向に沿って内側に位置し、上記重なり領域に延在する
辺部をもつ上記ウェル領域との露出辺を有することを特
徴とするツェナーダイオード。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9182466A JPH1126600A (ja) | 1997-07-08 | 1997-07-08 | 半導体集積回路装置およびツェナーダイオード |
| US08/987,377 US5936288A (en) | 1997-07-08 | 1997-12-09 | Semiconductor integrated circuit device and low breakdown voltage zener diode |
| DE19810579A DE19810579B4 (de) | 1997-07-08 | 1998-03-11 | Integrierte Halbleiterschaltungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9182466A JPH1126600A (ja) | 1997-07-08 | 1997-07-08 | 半導体集積回路装置およびツェナーダイオード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126600A true JPH1126600A (ja) | 1999-01-29 |
Family
ID=16118760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9182466A Pending JPH1126600A (ja) | 1997-07-08 | 1997-07-08 | 半導体集積回路装置およびツェナーダイオード |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5936288A (ja) |
| JP (1) | JPH1126600A (ja) |
| DE (1) | DE19810579B4 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784520B2 (en) | 2002-04-18 | 2004-08-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor devices constitute constant voltage devices used to raise internal voltage |
| CN103219360A (zh) * | 2012-01-23 | 2013-07-24 | 株式会社东芝 | 半导体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3296312B2 (ja) * | 1999-01-06 | 2002-06-24 | 日本電気株式会社 | 固体撮像装置およびその製造方法 |
| FR2820881B1 (fr) * | 2001-02-12 | 2004-06-04 | St Microelectronics Sa | Dispositif d'ajustement des circuits avant mise en boitier |
| DE10163484A1 (de) * | 2001-12-21 | 2003-07-10 | Austriamicrosystems Ag | Zenerdiode, Zenerdiodenschaltung und Verfahren zur Herstellung einer Zenerdiode |
| EP2325965B1 (en) * | 2008-09-08 | 2014-04-23 | Mitsubishi Electric Corporation | Overcurrent detection circuit, inverter, compressor, air conditioner, and overcurrent detection circuit adjusting method |
| US8026573B2 (en) * | 2008-12-15 | 2011-09-27 | United Microelectronics Corp. | Electrical fuse structure |
| FR2991811A1 (fr) | 2012-06-11 | 2013-12-13 | St Microelectronics Crolles 2 | Diode a avalanche ajustable en circuit integre |
| CN104022162B (zh) * | 2013-03-01 | 2017-04-05 | 上海华虹宏力半导体制造有限公司 | Bcd工艺中的隔离型横向齐纳二极管及其制造方法 |
| WO2023241772A1 (en) * | 2022-06-13 | 2023-12-21 | Huawei Digital Power Technologies Co., Ltd. | Semiconductor device and method |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4451839A (en) * | 1980-09-12 | 1984-05-29 | National Semiconductor Corporation | Bilateral zener trim |
| JPS57198665A (en) * | 1981-06-01 | 1982-12-06 | Nec Corp | Semiconductor device |
| JPS58218139A (ja) * | 1982-06-14 | 1983-12-19 | Toshiba Corp | ヒユ−ズ切断回路 |
| JPS59191371A (ja) * | 1983-04-14 | 1984-10-30 | Nec Corp | 相補型ｍｏｓ電界効果装置 |
| JPS6045051A (ja) * | 1983-08-22 | 1985-03-11 | Fuji Electric Co Ltd | 半導体集積回路 |
| US4758537A (en) * | 1985-09-23 | 1988-07-19 | National Semiconductor Corporation | Lateral subsurface zener diode making process |
| JPH01122153A (ja) * | 1987-11-05 | 1989-05-15 | Fuji Electric Co Ltd | Ｃｍｏｓ半導体回路装置 |
| JPH0613630A (ja) * | 1992-06-25 | 1994-01-21 | Matsushita Electron Corp | 半導体装置 |
| US5559044A (en) * | 1992-09-21 | 1996-09-24 | Siliconix Incorporated | BiCDMOS process technology |
| US5648281A (en) * | 1992-09-21 | 1997-07-15 | Siliconix Incorporated | Method for forming an isolation structure and a bipolar transistor on a semiconductor substrate |
| EP0612109A3 (de) * | 1993-02-16 | 1995-03-15 | Bosch Gmbh Robert | Monolithisch integriertes Bauelement und Verfahren zu seiner Herstellung. |
| DE69415500T2 (de) * | 1994-03-31 | 1999-05-20 | St Microelectronics Srl | Verfahren zur Herstellung eines Halbleiterbauteils mit vergrabenem Übergang |
| JPH0856002A (ja) * | 1994-08-12 | 1996-02-27 | Sony Corp | ダイオード |
| US5691554A (en) * | 1995-12-15 | 1997-11-25 | Motorola, Inc. | Protection circuit |
| JP3421895B2 (ja) * | 1995-12-20 | 2003-06-30 | ソニー株式会社 | ツェナーダイオード |
-
1997
- 1997-07-08 JP JP9182466A patent/JPH1126600A/ja active Pending
- 1997-12-09 US US08/987,377 patent/US5936288A/en not_active Expired - Lifetime
-
1998
- 1998-03-11 DE DE19810579A patent/DE19810579B4/de not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784520B2 (en) | 2002-04-18 | 2004-08-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor devices constitute constant voltage devices used to raise internal voltage |
| CN103219360A (zh) * | 2012-01-23 | 2013-07-24 | 株式会社东芝 | 半导体装置 |
| JP2013149926A (ja) * | 2012-01-23 | 2013-08-01 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19810579A1 (de) | 1999-01-14 |
| US5936288A (en) | 1999-08-10 |
| DE19810579B4 (de) | 2006-11-30 |
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