JPH05235365A - 複合半導体装置 - Google Patents
複合半導体装置Info
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- JPH05235365A JPH05235365A JP3755392A JP3755392A JPH05235365A JP H05235365 A JPH05235365 A JP H05235365A JP 3755392 A JP3755392 A JP 3755392A JP 3755392 A JP3755392 A JP 3755392A JP H05235365 A JPH05235365 A JP H05235365A
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- Japan
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- control circuit
- semiconductor device
- current
- mosfet
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、過電流制限回路内蔵パワーＭＯＳＦ
ＥＴにおいて、寄生効果の発生を未然に防止する構造に
より、安定に動作させることを目的とする。 【構成】パワーＭＯＳＦＥＴＱ１と電流検出用トランジ
スタＱ２とが、ドレイン、ゲート端子共通で同一半導体
基板上に形成され、電流制限を行う制御回路は半導体基
板１と電気的に絶縁された薄膜抵抗Ｒ１、Ｒ２及び薄膜
トランジスタＱ３で構成されている。 【効果】過電流制限を行う制御回路が本体素子であるＭ
ＯＳＦＥＴと電気的に分離して構成できるので、主電流
を扱うＭＯＳＦＥＴと制御回路との電気的干渉が全くな
く、非常に安定に過電流制限を行うことができる。
ＥＴにおいて、寄生効果の発生を未然に防止する構造に
より、安定に動作させることを目的とする。 【構成】パワーＭＯＳＦＥＴＱ１と電流検出用トランジ
スタＱ２とが、ドレイン、ゲート端子共通で同一半導体
基板上に形成され、電流制限を行う制御回路は半導体基
板１と電気的に絶縁された薄膜抵抗Ｒ１、Ｒ２及び薄膜
トランジスタＱ３で構成されている。 【効果】過電流制限を行う制御回路が本体素子であるＭ
ＯＳＦＥＴと電気的に分離して構成できるので、主電流
を扱うＭＯＳＦＥＴと制御回路との電気的干渉が全くな
く、非常に安定に過電流制限を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は複合半導体装置に係り、
特に電力制御用途に好適な複合半導体装置に関する。
特に電力制御用途に好適な複合半導体装置に関する。
【０００２】
【従来の技術】従来、電力制御用途の絶縁ゲート形電界
効果トランジスタ（ＭＯＳＦＥＴ）においては、特開昭
６２−１４３４５０号に記載のように、主電流を扱うＭ
ＯＳＦＥＴと電流検出用のＭＯＳＦＥＴとが設けられ、
ＭＯＳＦＥＴに流れる過電流を制限するための制御回路
が設けられていた。
効果トランジスタ（ＭＯＳＦＥＴ）においては、特開昭
６２−１４３４５０号に記載のように、主電流を扱うＭ
ＯＳＦＥＴと電流検出用のＭＯＳＦＥＴとが設けられ、
ＭＯＳＦＥＴに流れる過電流を制限するための制御回路
が設けられていた。
【０００３】
【発明が解決しようとする課題】前記従来技術は、ＭＯ
ＳＦＥＴの制御回路の一部が主電流を扱うＭＯＳＦＥＴ
と同一半導体基板上に形成され、制御回路を構成するＭ
ＯＳＦＥＴのドレインもしくはソース領域とベース領域
とが主電流を扱うＭＯＳＦＥＴのドレイン領域とで寄生
のバイポーラトランジスタを構成しており、電気的分離
に関して問題があった。
ＳＦＥＴの制御回路の一部が主電流を扱うＭＯＳＦＥＴ
と同一半導体基板上に形成され、制御回路を構成するＭ
ＯＳＦＥＴのドレインもしくはソース領域とベース領域
とが主電流を扱うＭＯＳＦＥＴのドレイン領域とで寄生
のバイポーラトランジスタを構成しており、電気的分離
に関して問題があった。
【０００４】従って本発明の目的とするところは、ＭＯ
ＳＦＥＴの制御回路を、ＭＯＳＦＥＴ基板と電気的に分
離し、すなわち、寄生のバイポーラトランジスタ動作の
発生を未然に防止し、それぞれの特性上、相互干渉する
ことなく安定に動作させることにある。
ＳＦＥＴの制御回路を、ＭＯＳＦＥＴ基板と電気的に分
離し、すなわち、寄生のバイポーラトランジスタ動作の
発生を未然に防止し、それぞれの特性上、相互干渉する
ことなく安定に動作させることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の一実施形態によれば、主電流を扱うトラン
ジスタ（Ｑ１）と電流検出用トランジスタ（Ｑ２）と
が、ドレイン、ゲート端子共通で同一半導体基板上に形
成され、電流検出用抵抗（Ｒ２）の端子の信号により過
電流制限を行う制御回路を有する複合半導体装置におい
て、上記制御回路が、上記基板と電気的に絶縁された薄
膜抵抗（Ｒ１、Ｒ２）及び薄膜トランジスタ（Ｑ３）で
構成されていることを特徴とするものである（図１参
照）。
に、本発明の一実施形態によれば、主電流を扱うトラン
ジスタ（Ｑ１）と電流検出用トランジスタ（Ｑ２）と
が、ドレイン、ゲート端子共通で同一半導体基板上に形
成され、電流検出用抵抗（Ｒ２）の端子の信号により過
電流制限を行う制御回路を有する複合半導体装置におい
て、上記制御回路が、上記基板と電気的に絶縁された薄
膜抵抗（Ｒ１、Ｒ２）及び薄膜トランジスタ（Ｑ３）で
構成されていることを特徴とするものである（図１参
照）。
【０００６】
【作用】本発明の代表的な実施形態（図１）では、上記
制御回路の主電流通路が上記半導体基板と電気的に絶縁
された抵抗（Ｒ１、Ｒ２）及び薄膜トランジスタ（Ｑ
３）で構成されているので、主電流を扱うＭＯＳＦＥＴ
と制御回路との電気的干渉が全くなく、非常に安定に過
電流制限を行うことができる。
制御回路の主電流通路が上記半導体基板と電気的に絶縁
された抵抗（Ｒ１、Ｒ２）及び薄膜トランジスタ（Ｑ
３）で構成されているので、主電流を扱うＭＯＳＦＥＴ
と制御回路との電気的干渉が全くなく、非常に安定に過
電流制限を行うことができる。
【０００７】
【実施例】以下、本発明の実施例を図面により詳細に説
明する。
明する。
【０００８】図１（Ａ）、（Ｂ）は本発明の第１の実施
例の複合半導体装置の断面構造図および等価回路図を示
してある。この実施例の複合半導体装置は、過電流制限
制御回路を内蔵した縦型構造のパワーＭＯＳＦＥＴであ
る。図１（Ａ）の本構造は０．０２Ωｃｍ以下のＮ型半
導体基板１上に低濃度Ｎ型半導体層２を厚さ１０μｍエ
ピタキシャル成長したものを用いる。その半導体表面よ
り、ベースとなるＰ型領域３を約３μｍの深さに形成す
る。また、Ｐ型ウェル領域４を約４μｍの深さに形成す
る。ＭＯＳＦＥＴのソース領域５は表面濃度が約１×１
０20／ｃｍ3、深さが約０．５μｍであり、ゲート絶縁
膜６は厚さ３０ｎｍで、ゲート電極７は厚さが約０．４
μｍの多結晶シリコンを用いる。制御回路の抵抗Ｒ１、
Ｒ２及び薄膜トランジスタＱ３は、ゲート電極と同じ材
料の多結晶シリコンである。ここで、パワーＭＯＳＦＥ
Ｔは、主電流を扱うＱ１と電流検出用のＱ２とから成
り、Ｑ１、Ｑ２はドレイン電極２０を共通端子とし、ゲ
ート電極１８を共通端子とし、Ｑ１とＱ２の電流比は５
００：１に設定した。一方、薄膜トランジスタＱ３は、
Ｎ形高濃度領域８、１０をソース、ドレインとし、Ｐ形
低濃度領域９をベース、絶縁膜１１をゲート絶縁膜、Ｐ
型ウェル領域４をゲート電極としたトランジスタであ
る。Ｑ３のしきい電圧は、９のベース濃度で制御でき、
１．０Ｖに設定した。また、Ｒ１、Ｒ２の抵抗は、それ
ぞれ１ｋΩ、１００Ωに設定した。
例の複合半導体装置の断面構造図および等価回路図を示
してある。この実施例の複合半導体装置は、過電流制限
制御回路を内蔵した縦型構造のパワーＭＯＳＦＥＴであ
る。図１（Ａ）の本構造は０．０２Ωｃｍ以下のＮ型半
導体基板１上に低濃度Ｎ型半導体層２を厚さ１０μｍエ
ピタキシャル成長したものを用いる。その半導体表面よ
り、ベースとなるＰ型領域３を約３μｍの深さに形成す
る。また、Ｐ型ウェル領域４を約４μｍの深さに形成す
る。ＭＯＳＦＥＴのソース領域５は表面濃度が約１×１
０20／ｃｍ3、深さが約０．５μｍであり、ゲート絶縁
膜６は厚さ３０ｎｍで、ゲート電極７は厚さが約０．４
μｍの多結晶シリコンを用いる。制御回路の抵抗Ｒ１、
Ｒ２及び薄膜トランジスタＱ３は、ゲート電極と同じ材
料の多結晶シリコンである。ここで、パワーＭＯＳＦＥ
Ｔは、主電流を扱うＱ１と電流検出用のＱ２とから成
り、Ｑ１、Ｑ２はドレイン電極２０を共通端子とし、ゲ
ート電極１８を共通端子とし、Ｑ１とＱ２の電流比は５
００：１に設定した。一方、薄膜トランジスタＱ３は、
Ｎ形高濃度領域８、１０をソース、ドレインとし、Ｐ形
低濃度領域９をベース、絶縁膜１１をゲート絶縁膜、Ｐ
型ウェル領域４をゲート電極としたトランジスタであ
る。Ｑ３のしきい電圧は、９のベース濃度で制御でき、
１．０Ｖに設定した。また、Ｒ１、Ｒ２の抵抗は、それ
ぞれ１ｋΩ、１００Ωに設定した。
【０００９】図２は本発明のＭＯＳＦＥＴの主要製造プ
ロセスを示す断面構造図である。工程（Ａ）では、高不
純物濃度のＮ型半導体基板１上に低濃度Ｎ型エピタキシ
ャル成長半導体層２が形成されたＮ／Ｎ＋基板を用い、
Ｐ形ウェル領域４を形成後、厚さ１．２μｍのアイソレ
ーション絶縁膜２４を残して、ゲート領域を形成し、ゲ
ート絶縁膜６を形成する。しかる後、工程（Ｂ）で多結
晶シリコン膜７’を被着し、Ｐ形不純物をドープする。
工程（Ｃ）でゲート電極９を加工し、工程（Ｄ）ではゲ
ート電極９をマスクにして、ＭＯＳＦＥＴのＰ形ベース
領域３を形成する。そして、工程（Ｅ）で選択的にＮ形
高濃度不純物をドープすることによって、ソース領域
５、制御回路に用いる薄膜トランジスタのソース１０、
ドレイン１１及び薄膜抵抗１２、１３を形成する。その
後、（Ｆ）各取り出しＡｌ電極、１４乃至１９及び裏面
電極２０を形成する。
ロセスを示す断面構造図である。工程（Ａ）では、高不
純物濃度のＮ型半導体基板１上に低濃度Ｎ型エピタキシ
ャル成長半導体層２が形成されたＮ／Ｎ＋基板を用い、
Ｐ形ウェル領域４を形成後、厚さ１．２μｍのアイソレ
ーション絶縁膜２４を残して、ゲート領域を形成し、ゲ
ート絶縁膜６を形成する。しかる後、工程（Ｂ）で多結
晶シリコン膜７’を被着し、Ｐ形不純物をドープする。
工程（Ｃ）でゲート電極９を加工し、工程（Ｄ）ではゲ
ート電極９をマスクにして、ＭＯＳＦＥＴのＰ形ベース
領域３を形成する。そして、工程（Ｅ）で選択的にＮ形
高濃度不純物をドープすることによって、ソース領域
５、制御回路に用いる薄膜トランジスタのソース１０、
ドレイン１１及び薄膜抵抗１２、１３を形成する。その
後、（Ｆ）各取り出しＡｌ電極、１４乃至１９及び裏面
電極２０を形成する。
【００１０】図１の本構造の特徴は、ＭＯＳＦＥＴの過
電流制限回路を薄膜トランジスタ及び薄膜抵抗にて構成
し、主ＭＯＳＦＥＴと同一チップ上に集積化したことで
ある。ここで、Ｑ１の耐圧は８０Ｖ、電流容量は２０Ａ
である。Ｑ２は同一耐圧で、電流容量が４０ｍＡ、Ｒ２
が１００Ωである。本構造においては、過大電流がなが
れるとノード４の電位が上昇して、Ｑ３オンさせ、ノー
ド１８の電位を低下させ、Ｑ１の電流を制限するように
働く。その結果、本素子のＭＯＳＦＥＴには、過大電流
が流れずにいかなる負荷状態においても、安定に動作す
る。
電流制限回路を薄膜トランジスタ及び薄膜抵抗にて構成
し、主ＭＯＳＦＥＴと同一チップ上に集積化したことで
ある。ここで、Ｑ１の耐圧は８０Ｖ、電流容量は２０Ａ
である。Ｑ２は同一耐圧で、電流容量が４０ｍＡ、Ｒ２
が１００Ωである。本構造においては、過大電流がなが
れるとノード４の電位が上昇して、Ｑ３オンさせ、ノー
ド１８の電位を低下させ、Ｑ１の電流を制限するように
働く。その結果、本素子のＭＯＳＦＥＴには、過大電流
が流れずにいかなる負荷状態においても、安定に動作す
る。
【００１１】図３（Ａ）、（Ｂ）は、本発明の第２の実
施例の絶縁ゲート半導体装置の断面構造図及び等価回路
図を示すものである。Ｑ１のゲート・ソース間に多結晶
シリコンの複数の直列接続ダイオードＤ１を挿入し、ゲ
ート端子に過電圧が印加されるのを防止している。Ｄ１
の多結晶シリコンは、ゲート電極と同一材料で、そのダ
イオード耐圧はＰ形不純物濃度で規定され、この場合、
３個の直列ダイオードで、クランプ電圧を２１Ｖに設定
した。その結果、Ｄ１は、Ｑ３のドレイン・ソース間へ
の過電圧防止にも役立ち、本素子自体の破壊耐量向上が
図られた。
施例の絶縁ゲート半導体装置の断面構造図及び等価回路
図を示すものである。Ｑ１のゲート・ソース間に多結晶
シリコンの複数の直列接続ダイオードＤ１を挿入し、ゲ
ート端子に過電圧が印加されるのを防止している。Ｄ１
の多結晶シリコンは、ゲート電極と同一材料で、そのダ
イオード耐圧はＰ形不純物濃度で規定され、この場合、
３個の直列ダイオードで、クランプ電圧を２１Ｖに設定
した。その結果、Ｄ１は、Ｑ３のドレイン・ソース間へ
の過電圧防止にも役立ち、本素子自体の破壊耐量向上が
図られた。
【００１２】図４（Ａ）、（Ｂ）は、本発明の第３の実
施例の絶縁ゲート半導体装置の断面構造図及び等価回路
図を示すものである。Ｑ１のドレイン・ソース間に高濃
度ドレイン基板１とベース領域３とで構成されるダイオ
ードＤ２を挿入し、ドレイン端子に過電圧が印加される
のを防止している。そのダイオード耐圧はＰ形不純物濃
度で規定され、この場合、６０Ｖに設定した。その結
果、Ｄ２は、Ｑ１のドレイン・ソース間への過電圧防止
に役立ち、本素子自体の破壊耐量向上が図られた。
施例の絶縁ゲート半導体装置の断面構造図及び等価回路
図を示すものである。Ｑ１のドレイン・ソース間に高濃
度ドレイン基板１とベース領域３とで構成されるダイオ
ードＤ２を挿入し、ドレイン端子に過電圧が印加される
のを防止している。そのダイオード耐圧はＰ形不純物濃
度で規定され、この場合、６０Ｖに設定した。その結
果、Ｄ２は、Ｑ１のドレイン・ソース間への過電圧防止
に役立ち、本素子自体の破壊耐量向上が図られた。
【００１３】図５（Ａ）、（Ｂ）は、本発明の第４の実
施例の絶縁ゲート半導体装置の断面構造図及び等価回路
図を示すものである。半導体基板として、Ｐ形高濃度不
純物領域２９を有するものを用いることにより、絶縁ゲ
ート形バイポーラトランジスタ（ＩＧＢＴ）Ｑ１１、Ｑ
１２を構成した。ＩＧＢＴの場合、ＭＯＳＦＥＴに対し
て、キャリア注入型のため電流容量が増大して、過電流
が流れやすい状態にあるため、本発明の過電流制限回路
の効果が大きい。
施例の絶縁ゲート半導体装置の断面構造図及び等価回路
図を示すものである。半導体基板として、Ｐ形高濃度不
純物領域２９を有するものを用いることにより、絶縁ゲ
ート形バイポーラトランジスタ（ＩＧＢＴ）Ｑ１１、Ｑ
１２を構成した。ＩＧＢＴの場合、ＭＯＳＦＥＴに対し
て、キャリア注入型のため電流容量が増大して、過電流
が流れやすい状態にあるため、本発明の過電流制限回路
の効果が大きい。
【００１４】
【発明の効果】本発明によれば、過電流制限を行う制御
回路が本体素子であるＭＯＳＦＥＴと電気的に分離して
構成できるので、主電流を扱うＭＯＳＦＥＴと制御回路
との電気的干渉が全くなく、非常に安定に過電流制限を
行うことができる。
回路が本体素子であるＭＯＳＦＥＴと電気的に分離して
構成できるので、主電流を扱うＭＯＳＦＥＴと制御回路
との電気的干渉が全くなく、非常に安定に過電流制限を
行うことができる。
【００１５】また、過電圧保護回路も容易に内蔵できる
ので、本素子自体の破壊耐量が格段に向上した。
ので、本素子自体の破壊耐量が格段に向上した。
【図１】本発明の第１の実施例による複合半導体装置の
断面構造図と等価回路図である。
断面構造図と等価回路図である。
【図２】本発明の実施例による複合半導体装置の製造工
程を示す図である。
程を示す図である。
【図３】本発明の第２の実施例による複合半導体装置の
断面構造図と等価回路図である。
断面構造図と等価回路図である。
【図４】本発明の第３の実施例による複合半導体装置の
断面構造図と等価回路図である。
断面構造図と等価回路図である。
【図５】本発明の第４の実施例による複合半導体装置の
断面構造図と等価回路図である。
断面構造図と等価回路図である。
１…Ｎ型高濃度半導体基板、２…Ｎ型半導体領域、３…
Ｐ型ベース領域、４…Ｐ型ウェル領域、５…Ｎ型ソース
領域、６…ゲート絶縁膜、７…ゲート電極、７’…多結
晶シリコン膜、８、１０…Ｎ形高濃度シリコン膜、９…
Ｐ形低濃度シリコン膜、１１、２４、２５…絶縁膜、１
２、１３…Ｎ形高濃度シリコン膜、１４、１５、１６、
１７、１８、１９、２７、２８…各取り出し電極、２０
…ドレイン電極、２６…多結晶シリコンダイオード、２
９…Ｐ型高濃度半導体基板。
Ｐ型ベース領域、４…Ｐ型ウェル領域、５…Ｎ型ソース
領域、６…ゲート絶縁膜、７…ゲート電極、７’…多結
晶シリコン膜、８、１０…Ｎ形高濃度シリコン膜、９…
Ｐ形低濃度シリコン膜、１１、２４、２５…絶縁膜、１
２、１３…Ｎ形高濃度シリコン膜、１４、１５、１６、
１７、１８、１９、２７、２８…各取り出し電極、２０
…ドレイン電極、２６…多結晶シリコンダイオード、２
９…Ｐ型高濃度半導体基板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9168−4Ｍ 29/78 ３２１ Ｋ
Claims (5)
- 【請求項１】主電流を扱うトランジスタと電流検出用ト
ランジスタとがドレインとゲートとを共通端子として同
一半導体基板上に形成され、その電流検出用信号により
過電流制限を行う制御回路を有する複合半導体装置にお
いて、上記制御回路が上記半導体基板と電気的に絶縁さ
れていることを特徴とする複合半導体装置。 - 【請求項２】請求項１において、ゲート・ソース間もし
くはドレイン・ソース間にダイオードが並列に挿入され
ていることを特徴とする複合半導体装置。 - 【請求項３】請求項１において、制御回路が薄膜トラン
ジスタおよび薄膜抵抗とで構成されていることを特徴と
する複合半導体装置。 - 【請求項４】請求項１において、主電流を扱うトランジ
スタのゲート電極と制御回路における薄膜トランジスタ
とが同じ材料で構成されていることを特徴とする複合半
導体装置。 - 【請求項５】請求項１において、主電流を扱うトランジ
スタが絶縁ゲート形バイポーラトランジスタであること
を特徴とする複合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3755392A JPH05235365A (ja) | 1992-02-25 | 1992-02-25 | 複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3755392A JPH05235365A (ja) | 1992-02-25 | 1992-02-25 | 複合半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235365A true JPH05235365A (ja) | 1993-09-10 |
Family
ID=12500713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3755392A Pending JPH05235365A (ja) | 1992-02-25 | 1992-02-25 | 複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235365A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999041A (en) * | 1996-05-17 | 1999-12-07 | Denso Corporation | Load actuation circuit |
| US6396249B1 (en) | 1999-09-30 | 2002-05-28 | Denso Corporation | Load actuation circuit |
| JP2005209943A (ja) * | 2004-01-23 | 2005-08-04 | Denso Corp | スイッチ回路およびそれを用いた点火装置 |
| US7995319B2 (en) | 2008-05-15 | 2011-08-09 | Renesas Electronics Corporation | Semiconductor device with overcurrent protection circuit |
| JP2015233133A (ja) * | 2014-05-12 | 2015-12-24 | ローム株式会社 | 半導体装置 |
-
1992
- 1992-02-25 JP JP3755392A patent/JPH05235365A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999041A (en) * | 1996-05-17 | 1999-12-07 | Denso Corporation | Load actuation circuit |
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| JP2005209943A (ja) * | 2004-01-23 | 2005-08-04 | Denso Corp | スイッチ回路およびそれを用いた点火装置 |
| JP4631282B2 (ja) * | 2004-01-23 | 2011-02-16 | 株式会社デンソー | スイッチ回路およびそれを用いた点火装置 |
| US7995319B2 (en) | 2008-05-15 | 2011-08-09 | Renesas Electronics Corporation | Semiconductor device with overcurrent protection circuit |
| JP2015233133A (ja) * | 2014-05-12 | 2015-12-24 | ローム株式会社 | 半導体装置 |
| US10468499B2 (en) | 2014-05-12 | 2019-11-05 | Rohm Co., Ltd. | Semiconductor device including sense insulated-gate bipolar transistor |
| US11133398B2 (en) | 2014-05-12 | 2021-09-28 | Rohm Co., Ltd. | Semiconductor device including sense insulated-gate bipolar transistor |
| US11942531B2 (en) | 2014-05-12 | 2024-03-26 | Rohm Co., Ltd. | Semiconductor device including sense insulated-gate bipolar transistor |
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