JPH0456163A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0456163A JPH0456163A JP2163152A JP16315290A JPH0456163A JP H0456163 A JPH0456163 A JP H0456163A JP 2163152 A JP2163152 A JP 2163152A JP 16315290 A JP16315290 A JP 16315290A JP H0456163 A JPH0456163 A JP H0456163A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ゲート保護回路を備えたＭＯＳＦＥＴに関し。
寄生バイポーラトランジスタが形成されるのを防止し、
サージ耐量が大きく、動作電圧の制御が容易なゲート保
護回路を実現することを目的とし。
サージ耐量が大きく、動作電圧の制御が容易なゲート保
護回路を実現することを目的とし。
ＭＯＳ型電界効果トランジスタにおいて、ゲート保護回
路は、ゲート−ソース間に、ゲート電極に過電圧が印加
されたときに導通ずる保護用ＭＯＳ型電界効果トランジ
スタを設け、該保護用ＭＯＳ型電界効果トランジスタは
、半導体基板表面の絶縁膜中に被保護ＭＯＳ型電界効果
トランジスタのゲート電極が延長され、該延長部の表面
に薄い酸化膜を介して形成されたポリシリコン層中に、
ソース領域、チャネル領域、およびトレイン領域が形成
され、前記薄い酸化膜をゲート酸化膜とするように構成
する。
路は、ゲート−ソース間に、ゲート電極に過電圧が印加
されたときに導通ずる保護用ＭＯＳ型電界効果トランジ
スタを設け、該保護用ＭＯＳ型電界効果トランジスタは
、半導体基板表面の絶縁膜中に被保護ＭＯＳ型電界効果
トランジスタのゲート電極が延長され、該延長部の表面
に薄い酸化膜を介して形成されたポリシリコン層中に、
ソース領域、チャネル領域、およびトレイン領域が形成
され、前記薄い酸化膜をゲート酸化膜とするように構成
する。
〔産業上の利用分野］
本発明は７半導体装置、特にゲート保護回路を備えたＭ
ＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）に関する
。
ＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）に関する
。
（第１従来例）
第６図は、第１従来例を示す図である。
同図において、６０１はＮ゛型シリコン基板。
６０２はＮ−型エピタキシャル層、６０３はＰ型拡散領
域、６０４はＮ゛型ソース領域、６０５はゲート酸化膜
、６０６はポリシリコンゲート電極６０７はソース電極
、６０８はドレイン電極、６０９はＰ型拡散領域、６１
ＯはＮ゛型拡散領域。
域、６０４はＮ゛型ソース領域、６０５はゲート酸化膜
、６０６はポリシリコンゲート電極６０７はソース電極
、６０８はドレイン電極、６０９はＰ型拡散領域、６１
ＯはＮ゛型拡散領域。
６１１ばＮ゛型拡散領域、６１２はポリシリコン電極、
６１３は酸化膜である。
６１３は酸化膜である。
ゲート保護の対象となる被保護ＭＯＳＦＥＴは（ソース
電極６０７／Ｎ“型ソース領域６０４）（Ｐ−型チャネ
ル領域６０３／ゲート酸化膜６０５／ポリシリコンゲー
ト電極６０６）−（Ｎ型ドレイン領域６０２および６０
１／ドレイン電極６０８）から構成される。
電極６０７／Ｎ“型ソース領域６０４）（Ｐ−型チャネ
ル領域６０３／ゲート酸化膜６０５／ポリシリコンゲー
ト電極６０６）−（Ｎ型ドレイン領域６０２および６０
１／ドレイン電極６０８）から構成される。
ゲート保護回路は、Ｐ型拡散領域６０９並びにその中に
形成されたＮ゛型拡散領域６１０およびＮ゛型拡散領域
６１１から成る。青中合せの２個のＰＮ接合ダイオード
で構成される。
形成されたＮ゛型拡散領域６１０およびＮ゛型拡散領域
６１１から成る。青中合せの２個のＰＮ接合ダイオード
で構成される。
第１のＰＮ接合ダイオードはＰ型拡散蹟域６０９および
Ｎ゛型拡散領域６１０により構成され。
Ｎ゛型拡散領域６１０により構成され。
第２のＰＮ接合ダイオードはＰ型拡散領域６０９および
Ｎ９型拡散領域６１１により構成される。
Ｎ９型拡散領域６１１により構成される。
Ｎ１型拡散饅域６１０は被保護ＭＯＳＦＥＴのポリシリ
コンゲート電極６０６と電気的に接続されており、Ｎ゛
型拡散領域６１１はポリシリコン電極６１２を介してソ
ース電極６０７と電気的に接続されている。
コンゲート電極６０６と電気的に接続されており、Ｎ゛
型拡散領域６１１はポリシリコン電極６１２を介してソ
ース電極６０７と電気的に接続されている。
Ｐ型拡散領域６０９およびＮ゛型拡散領域６１０により
構成される第１のＰＮ接合ダイオードをり、とし、Ｐ型
拡散領域６０９およびＮ゛型拡散領域６１１により構成
される第２のＰＮ接合ダイオードをＤ２とすると１等価
回路は、第５図に示すようになる。
構成される第１のＰＮ接合ダイオードをり、とし、Ｐ型
拡散領域６０９およびＮ゛型拡散領域６１１により構成
される第２のＰＮ接合ダイオードをＤ２とすると１等価
回路は、第５図に示すようになる。
第５図から９本従来例では、被保ｆｉＭＯＳＦＥＴのゲ
ート（Ｇ）とソース（Ｓ）との間にＰＮ接合ダイオード
Ｄ、およびＤ２が背中合せに接続された状態で挿入され
ていることがわかる。ソース（Ｓ）は通常ＧＮＤｔ位に
設定される。以下１本従来例に係るゲート保護回路の動
作を説明する。
ート（Ｇ）とソース（Ｓ）との間にＰＮ接合ダイオード
Ｄ、およびＤ２が背中合せに接続された状態で挿入され
ていることがわかる。ソース（Ｓ）は通常ＧＮＤｔ位に
設定される。以下１本従来例に係るゲート保護回路の動
作を説明する。
（ｉ）ゲートに正の過電圧が印加された場合ＰＮ接合ダ
イオードＤ１がブレークダウンし。
イオードＤ１がブレークダウンし。
過電流はゲートからソースに流れ込む、その結果。
被保ＩＭＯＳＦＥＴのゲートは、過電圧から保護される
。
。
（ＩＩ）ゲートに負の過電圧が印加された場合ＰＮ接合
ダイオードＤ２がブレークダウンし。
ダイオードＤ２がブレークダウンし。
過電流はソースからゲートに流れ込む、その結果。
被保護ＭＯＳ Ｆ ＥＴのゲートは、過電圧から保護さ
れる。
れる。
（第２従来例）
第７図は、第２従来例を示す図である。
同図において、７０１はＮ０型シリコン基板。
７０２はＮ−型エピタキシャル層、７０３はＰ型拡散領
域、７０４はＮ°°ソース領域、７０５はゲート酸化膜
、７０６はポリシリコンゲート電極。
域、７０４はＮ°°ソース領域、７０５はゲート酸化膜
、７０６はポリシリコンゲート電極。
７０７はソース電極、７０８はドレイン電極、７０９は
酸化膜、７１０はポリシリコン層、７１１はゲート電極
である。
酸化膜、７１０はポリシリコン層、７１１はゲート電極
である。
ゲート保護の対象となる被保護ＭＯＳＦＥＴは。
（ソース電極７０７／Ｎ”型ソース領域７０４）−（Ｐ
−型チャネル領域７０３／ゲート酸化膜７０５／ポリシ
リコンゲート電極７０６）−（Ｎ型ドレイン領域７０２
および７０１／ドレイン電極７０８）から構成される。
−型チャネル領域７０３／ゲート酸化膜７０５／ポリシ
リコンゲート電極７０６）−（Ｎ型ドレイン領域７０２
および７０１／ドレイン電極７０８）から構成される。
ゲート保護回路は、ｆｌＩ化膜７０９中に形成されたポ
リシリコン層７１０に不純物をドープした。
リシリコン層７１０に不純物をドープした。
Ｎ°型領領域７１０ａＰ要領域７１０ｂおよびＮ゛型領
領域７１０Ｃら成る。背中合せの２個のＰＮ接合ダイオ
ードで構成される。
領域７１０Ｃら成る。背中合せの２個のＰＮ接合ダイオ
ードで構成される。
第１のＰＮ接合ダイオードはＰ要領域７１０ｂおよびＮ
゛型領領域７１０ａより構成され、第２のＰＮ接合ダイ
オードはＰ型拡散領域７１０ｂおよびＮ゛型領領域７１
０Ｃより構成される。
゛型領領域７１０ａより構成され、第２のＰＮ接合ダイ
オードはＰ型拡散領域７１０ｂおよびＮ゛型領領域７１
０Ｃより構成される。
Ｎ９型領域７１０ａは被保護ＭＯＳ Ｆ ＥＴのソース
電極７０７と電気的に接続されており、Ｎ゛型領領域７
１０ｃゲート電極７１１を介してポリシリコンゲート電
極７０６と電気的に接続されている。
電極７０７と電気的に接続されており、Ｎ゛型領領域７
１０ｃゲート電極７１１を介してポリシリコンゲート電
極７０６と電気的に接続されている。
Ｐ要領域７１０ｂおよびＮ゛型Ｎ城７１０ａにより構成
される第１のＰＮ接合ダイオードをＤｌとし、Ｐ要領域
７１０ｂおよびＮ゛゛拡散領域７１０ｃにより構成され
る第２のＰＮ接合ダイオードをり、とすると２等価回路
は、第５図に示すようになる。
される第１のＰＮ接合ダイオードをＤｌとし、Ｐ要領域
７１０ｂおよびＮ゛゛拡散領域７１０ｃにより構成され
る第２のＰＮ接合ダイオードをり、とすると２等価回路
は、第５図に示すようになる。
第５図から３本従来例では、被保護ＭＯＳＦＥＴのゲー
ト（Ｇ）とソース（Ｓ）との間にＰＮ接合ダイオードＤ
１およびＤ２が背中合せに接続された状態で挿入されて
いることがわかる。ソース（Ｓ）は通常ＧＮＤ電位に設
定される。以下９本従来例に係るゲート保護回路の動作
を説明する。
ト（Ｇ）とソース（Ｓ）との間にＰＮ接合ダイオードＤ
１およびＤ２が背中合せに接続された状態で挿入されて
いることがわかる。ソース（Ｓ）は通常ＧＮＤ電位に設
定される。以下９本従来例に係るゲート保護回路の動作
を説明する。
（１）ゲートに正の過電圧が印加された場合ＰＮ接合ダ
イオードＤ意がブレークダウンし。
イオードＤ意がブレークダウンし。
過電流はゲートからソースに流れ込む、その結果被保護
ＭＯＳＦＥＴのゲートは、過電圧から保護される。
ＭＯＳＦＥＴのゲートは、過電圧から保護される。
（ｉｉ）ゲートに負の過電圧が印加された場合ＰＮ接合
ダイオードＤ、がブレークダウンし。
ダイオードＤ、がブレークダウンし。
過電流はソースからゲートに流れ込む、その結果。
被保護ＭＯＳＦＥＴのゲートは、過電圧から保護される
。
。
第１従来例および第２従来例は、ゲート保護回路とＬ７
．＊保護ＭＯＳＦＥＴ（７）デー１−−フー２間に背中
合せした２個のＰＮ接合ダイオードを付加したものであ
る。したがって、被保護ＭＯＳＦＥＴのゲートに印加さ
れる過電圧は、どちらかのＰＮ接合ダイオードのＰＮ接
合がブレークダウンすることによって行われる。この結
果、サージ耐量が小さい、という問題があった。
．＊保護ＭＯＳＦＥＴ（７）デー１−−フー２間に背中
合せした２個のＰＮ接合ダイオードを付加したものであ
る。したがって、被保護ＭＯＳＦＥＴのゲートに印加さ
れる過電圧は、どちらかのＰＮ接合ダイオードのＰＮ接
合がブレークダウンすることによって行われる。この結
果、サージ耐量が小さい、という問題があった。
さらに、第１従来例では、第６図に示したように、ゲー
ト保護回路が、Ｎ−エピタキシャル層６０２中に形成さ
れたＰ型拡散領域６０９並びにその中に形成されたＮ゛
゛拡散領域６１０およびＮ゛゛拡散領域６１１から成る
。背中合せの２個のＰＮ接合ダイオードで構成されるか
ら、寄生ＮＰＮバイポーラトランジスタが形成される。
ト保護回路が、Ｎ−エピタキシャル層６０２中に形成さ
れたＰ型拡散領域６０９並びにその中に形成されたＮ゛
゛拡散領域６１０およびＮ゛゛拡散領域６１１から成る
。背中合せの２個のＰＮ接合ダイオードで構成されるか
ら、寄生ＮＰＮバイポーラトランジスタが形成される。
という問題もあった。
本発明は、これらの問題点を解決して、寄生バイポーラ
トランジスタが形成されるのを防止し。
トランジスタが形成されるのを防止し。
サージ耐量が大きく、動作電圧の制御が容易なゲート保
護回路を備えた半導体装置、特にゲート保護回路を備え
たＭＯＳ型電界効果トランジスタを提供することを目的
とする。
護回路を備えた半導体装置、特にゲート保護回路を備え
たＭＯＳ型電界効果トランジスタを提供することを目的
とする。
上記の目的を達成するために１本発明に係る半導体装置
、特にゲート保護回路を備えたＭＯＳ型電界効果トラン
ジスタは、ゲート−ソース間にゲート電極に過電圧が印
加されたときに導通ずる保護用ＭＯＳ型電界効果トラン
ジスタを設け、該保護用ＭＯＳ型電界効果トランジスタ
は、半導体基板表面の絶縁膜中に１被保護ＭＯＳ型電界
効果トランジスタのゲー）１ｉ１が延長され、該延長部
の表面に薄い酸化膜を介して形成されたポリシリコン層
中に、ソース領域、チャネル領域、およびドレイン領域
が形成され、前記薄い酸化膜をゲート酸化膜とするよう
に構成する。
、特にゲート保護回路を備えたＭＯＳ型電界効果トラン
ジスタは、ゲート−ソース間にゲート電極に過電圧が印
加されたときに導通ずる保護用ＭＯＳ型電界効果トラン
ジスタを設け、該保護用ＭＯＳ型電界効果トランジスタ
は、半導体基板表面の絶縁膜中に１被保護ＭＯＳ型電界
効果トランジスタのゲー）１ｉ１が延長され、該延長部
の表面に薄い酸化膜を介して形成されたポリシリコン層
中に、ソース領域、チャネル領域、およびドレイン領域
が形成され、前記薄い酸化膜をゲート酸化膜とするよう
に構成する。
本発明では、被保護ＭＯＳ型電界効果トランジスタのゲ
ート−ソース間に、ゲート電極に過電圧が印加されたと
きに導通ずる保護用ＭＯＳ型電界効果トランジスタを設
けている。したがって、従来例のように、寄生バイポー
ラトランジスタが形成されることはない。また、ゲート
に過電圧が印加された場合、保護用ＭＯＳ型電界効果ト
ランジスタが導通し、被保護ＭＯＳ型電界効果トランジ
スタのゲート−ソース間が電気的に短絡されるので、従
来例のようにＰＮ接合ダイオードのブレークダウン電圧
を利用したゲート保護回路よりサージ耐量を大きくする
ことができる。
ート−ソース間に、ゲート電極に過電圧が印加されたと
きに導通ずる保護用ＭＯＳ型電界効果トランジスタを設
けている。したがって、従来例のように、寄生バイポー
ラトランジスタが形成されることはない。また、ゲート
に過電圧が印加された場合、保護用ＭＯＳ型電界効果ト
ランジスタが導通し、被保護ＭＯＳ型電界効果トランジ
スタのゲート−ソース間が電気的に短絡されるので、従
来例のようにＰＮ接合ダイオードのブレークダウン電圧
を利用したゲート保護回路よりサージ耐量を大きくする
ことができる。
さらに５被保護ＭＯＳ型電界効果トランジスタのゲート
保護回路としてＭＯＳ型電界効果トランジスタを用いて
いるので、動作電圧の制御を容易に行うことができる。
保護回路としてＭＯＳ型電界効果トランジスタを用いて
いるので、動作電圧の制御を容易に行うことができる。
〔実 施 例］
（第１実施例）
第１図は１本発明の第１実施例を示す図である。
同図において、１０１はＮ゛゛シリコン基板。
１０２はＮ−型エピタキシャル層、１０３はＰ型拡散領
域、１０４はＮ゛゛ソース領域、１０５はＰ″″型ウェ
ル、１０６はゲート酸化膜、１０７はポリシリコンゲー
ト電１．１０８はソース電極１０９はゲート電極、１１
０はドレイン電極、１１１は酸化膜、１１２は薄い酸化
膜、１１３はポリシリコン層、１１４はソース電極また
はフィールド電極である。
域、１０４はＮ゛゛ソース領域、１０５はＰ″″型ウェ
ル、１０６はゲート酸化膜、１０７はポリシリコンゲー
ト電１．１０８はソース電極１０９はゲート電極、１１
０はドレイン電極、１１１は酸化膜、１１２は薄い酸化
膜、１１３はポリシリコン層、１１４はソース電極また
はフィールド電極である。
ゲート保護の対象となる被保護ＭＯＳＦＥＴは５（ソー
ス電極１０８／Ｎ”型ソース領域１０４）（Ｐ−型チャ
ネル領域１０３／ゲート酸化膜３０１／ポリシリコンゲ
ート電極１０７）−（Ｎ型ドレイン領域１０２および１
０１／ドレイン電極１１０）から構成される。
ス電極１０８／Ｎ”型ソース領域１０４）（Ｐ−型チャ
ネル領域１０３／ゲート酸化膜３０１／ポリシリコンゲ
ート電極１０７）−（Ｎ型ドレイン領域１０２および１
０１／ドレイン電極１１０）から構成される。
ゲート保護回路は、酸化膜１１１中に薄い酸化膜１１２
を介して形成されたポリシリコン層１１３に不純物をド
ープしたＮ゛゛ソース領域１１３ａ、Ｐ−型チャネル領
域１１３ｂおよびＮ゛型トドレイン領域１１３ｃから成
る。ＭＯＳＦＥＴで構成される。
を介して形成されたポリシリコン層１１３に不純物をド
ープしたＮ゛゛ソース領域１１３ａ、Ｐ−型チャネル領
域１１３ｂおよびＮ゛型トドレイン領域１１３ｃから成
る。ＭＯＳＦＥＴで構成される。
保護用ＭＯＳＦＥＴのＮ゛゛ソース領域１１３ａは被保
護ＭＯＳＦＥＴのソース電極１０Ｂと電気的に接続され
ており、Ｎ゛型トドレイン領域１１３ｃ被保護ＭＯＳＦ
ＥＴのポリシリコンゲート電極１０７と電気的に接続さ
れている。Ｐ−型チャネル領域１１３ｂは、ゲート酸化
膜１１２を介して被保護ＭＯＳＦＥＴのポリシリコンゲ
ート電極１０７と対向している。また、Ｐ−型チャネル
領域１１３ｂとＮ３型ドレイン領域１１３ＣとでＰＮ接
合ダイオードを構成している。
護ＭＯＳＦＥＴのソース電極１０Ｂと電気的に接続され
ており、Ｎ゛型トドレイン領域１１３ｃ被保護ＭＯＳＦ
ＥＴのポリシリコンゲート電極１０７と電気的に接続さ
れている。Ｐ−型チャネル領域１１３ｂは、ゲート酸化
膜１１２を介して被保護ＭＯＳＦＥＴのポリシリコンゲ
ート電極１０７と対向している。また、Ｐ−型チャネル
領域１１３ｂとＮ３型ドレイン領域１１３ＣとでＰＮ接
合ダイオードを構成している。
本実施例を等価回路で示すと、第４図のようになる。
第４図から２本実施例では、被保護ＭＯＳＦＥＴのゲー
ト（Ｇ）とソース（Ｓ）との間に保護用ＭＯＳＦＥＴお
よびＰＮ接合ダイオードＤが並列に挿入されていること
がわかる。ソース（Ｓ）は通常ＧＮＤｉ位に設定される
。以下１本実施例に係るゲート保護回路の動作を説明す
る。
ト（Ｇ）とソース（Ｓ）との間に保護用ＭＯＳＦＥＴお
よびＰＮ接合ダイオードＤが並列に挿入されていること
がわかる。ソース（Ｓ）は通常ＧＮＤｉ位に設定される
。以下１本実施例に係るゲート保護回路の動作を説明す
る。
（ｉ）ゲートに正の過電圧が印加された場合保護用ＭＯ
Ｓ Ｆ ＥＴが導通し、過電流はゲートからソースに流
れ込む、その結果、被保護ＭＯＳＦＥＴのゲートは、過
電圧から保護される。
Ｓ Ｆ ＥＴが導通し、過電流はゲートからソースに流
れ込む、その結果、被保護ＭＯＳＦＥＴのゲートは、過
電圧から保護される。
（ｉｉ ）ゲートに負の過電圧が印加された場合ＰＮ接
合ダイオードＤは順方向にバイアスされるから、過電流
はソースからゲートに流れ込む。
合ダイオードＤは順方向にバイアスされるから、過電流
はソースからゲートに流れ込む。
その結果、被保護ＭＯＳＦＥＴのゲートは、過電圧から
保護される。
保護される。
（第１実施例半導体装置の製造方法）
第２図は、第１図に示した本発明の第１実施例半導体装
置の製造方法の各工程を示す図である。
置の製造方法の各工程を示す図である。
以下、第１図および第２図を用いて９本発明の第１実施
例半導体装置の製造方法を工程順に説明する。
例半導体装置の製造方法を工程順に説明する。
■）工程工、第２図（ａ）参照
Ｎ°型シリコン基板１０１上にＮ−型エピタキシャル層
１０２を成長させる。
１０２を成長させる。
Ｎ−型エピタキシャル層１０２にＰ型不純物を高濃度に
拡散させて、Ｐ゛型拡散領域１０３およびＰ°型ウェル
１０５を形成する。
拡散させて、Ｐ゛型拡散領域１０３およびＰ°型ウェル
１０５を形成する。
ＬＯＣＯ３法によりフィールド酸化膜１１１を形成した
後、ゲート酸化Ｗ／！１０６を形成する。
後、ゲート酸化Ｗ／！１０６を形成する。
全面にポリシリコンを成長させた後１選択エツチングに
よって不要な部分のポリシリコンを除去し、被保護ＭＯ
ＳＦＥＴのゲートとなるポリシリコン層１０７を形成す
る。このとき、ポリシリコン層１０７をフィールド酸化
膜１１１上まで延長するように形成する。
よって不要な部分のポリシリコンを除去し、被保護ＭＯ
ＳＦＥＴのゲートとなるポリシリコン層１０７を形成す
る。このとき、ポリシリコン層１０７をフィールド酸化
膜１１１上まで延長するように形成する。
２）工程２．第２図（ｂ）参照
保護用ＭＯＳＦＥＴのゲート酸化膜１１２を形成する。
全面にポリシリコンを成長させた後１選択エツチングに
よって不要な部分のポリシリコンを除去し、保護用ＭＯ
ＳＥＦＴの各領域をポリシリコン層１１３を形成する。
よって不要な部分のポリシリコンを除去し、保護用ＭＯ
ＳＥＦＴの各領域をポリシリコン層１１３を形成する。
３）工程３．第２図（ｃ）参照
Ｂをイオン注入して、ポリシリコン層１１３中に保護用
ＭＯＳＦＥＴのチャネル領域１１３ｂを形成する。同時
にＮ−型エピタキシャル層１０２中に被保護ＭＯＳＥＦ
ＴのＰ−型チャネル領域も形成する。
ＭＯＳＦＥＴのチャネル領域１１３ｂを形成する。同時
にＮ−型エピタキシャル層１０２中に被保護ＭＯＳＥＦ
ＴのＰ−型チャネル領域も形成する。
レジストをマスクとし、Ｐをイオン注入して。
ポリシリコン層１１３中に保護用ＭＯＳＦＥＴのＮ°型
ソース領域１１３ａおよびＮ゛型ドレイン領域１１３ｃ
を形成する。同時にＮ−型エピタキシャル層１０２中に
形成されている被保護ＭＯＳＥＦＴのＮ°型ソース領域
１０４も形成する。
ソース領域１１３ａおよびＮ゛型ドレイン領域１１３ｃ
を形成する。同時にＮ−型エピタキシャル層１０２中に
形成されている被保護ＭＯＳＥＦＴのＮ°型ソース領域
１０４も形成する。
４）工程４．第１図参照
全面にＣＶ Ｄ Ｓｉ０ｇ膜を堆積させた後、コンタ
クトホールを開口し、アルミニウムを全面に堆積させる
。
クトホールを開口し、アルミニウムを全面に堆積させる
。
アルミニウムをパターニングして、ソース電極１０８、
ゲート電極１０９．フィールド電極１１４を形成する。
ゲート電極１０９．フィールド電極１１４を形成する。
また、Ｎ９型シリコン基板１０１の裏面にもアルミニウ
ムから成るドレイン電極１１０を形成する。
ムから成るドレイン電極１１０を形成する。
（第２実施例）
第３図は１本発明の第２実施例を示す図である。
同図において、３０１はＮ°型シリコン基板。
３０２はＮ−型エピタキシャル層、３０３はＰ型拡散領
域、３０４はＮ゛型ソース領域、３０５はＰ３型ウェル
、３０６はゲート酸化膜、３０７はポリシリコンゲート
電極、３０８はソース電極。
域、３０４はＮ゛型ソース領域、３０５はＰ３型ウェル
、３０６はゲート酸化膜、３０７はポリシリコンゲート
電極、３０８はソース電極。
３０９はゲート電極、３１Ｏはドレイン電極、３１１は
酸化膜、３１２は薄い酸化膜、３１３はポリシリコン層
である。
酸化膜、３１２は薄い酸化膜、３１３はポリシリコン層
である。
ゲート保護の対象となる被保護ＭＯＳＦＥＴは。
（ソース電極３０８／Ｎ”型ソース領域３０４）（Ｐ−
型チャネル頭載３０３／ゲート酸化Ｈ３Ｏ６／ポリシリ
コンゲート電極３０７）−（Ｎ型ドレイン領域３０２お
よび３０１／ドレイン電極３１Ｏ）から構成される。
型チャネル頭載３０３／ゲート酸化Ｈ３Ｏ６／ポリシリ
コンゲート電極３０７）−（Ｎ型ドレイン領域３０２お
よび３０１／ドレイン電極３１Ｏ）から構成される。
ゲート保護回路は、酸化膜３１１中に薄い酸化膜３１２
を介して形成されたポリシリコン層３１３に不純物をド
ープしたＮ゛型ソース８Ｎ域３１３ａ、Ｐ−型チャネル
領域３１３ｂおよびＮ″型トドレイン領域３１３ｃら成
る。ＭＯＳＦＥＴで構成される。
を介して形成されたポリシリコン層３１３に不純物をド
ープしたＮ゛型ソース８Ｎ域３１３ａ、Ｐ−型チャネル
領域３１３ｂおよびＮ″型トドレイン領域３１３ｃら成
る。ＭＯＳＦＥＴで構成される。
保護用ＭＯＳＦＥＴの第１のＮ゛型ソース領域３１３ａ
は被保護ＭＯＳＦＥＴのソース電極３０８と電気的に接
続されており、Ｎ゛型ドレイン領域３１３ｃは被保護Ｍ
ＯＳＦＥＴのポリシリコンゲート電極３０７と電気的に
接続されている。Ｐ型チャネル領域３１３ｂは、ゲート
酸化膜３１２を介して被検ＩＭＯＳＦＥＴのポリシリコ
ンゲート電極３０７と対向している。また、Ｐ−型チャ
ネル領域３１３ｂとＮ゛型トドレイン領域３１３ＣでＰ
Ｎ接合ダイオードを構成している。
は被保護ＭＯＳＦＥＴのソース電極３０８と電気的に接
続されており、Ｎ゛型ドレイン領域３１３ｃは被保護Ｍ
ＯＳＦＥＴのポリシリコンゲート電極３０７と電気的に
接続されている。Ｐ型チャネル領域３１３ｂは、ゲート
酸化膜３１２を介して被検ＩＭＯＳＦＥＴのポリシリコ
ンゲート電極３０７と対向している。また、Ｐ−型チャ
ネル領域３１３ｂとＮ゛型トドレイン領域３１３ＣでＰ
Ｎ接合ダイオードを構成している。
本実施例を等価回路で示すと、第４図のようになる。
第４図から５本実施例では、被保護ＭＯＳＦＥＴのゲー
ト（Ｇ）とソース（Ｓ）との間に保護用ＭＯＳＦＥＴお
よびＰＮ接合ダイオードＤが並列に挿入されていること
がわかる。ソース（Ｓ）は通常ＧＮＤ電位に設定される
。以下１本実施例に係るゲート保護回路の動作を説明す
る。
ト（Ｇ）とソース（Ｓ）との間に保護用ＭＯＳＦＥＴお
よびＰＮ接合ダイオードＤが並列に挿入されていること
がわかる。ソース（Ｓ）は通常ＧＮＤ電位に設定される
。以下１本実施例に係るゲート保護回路の動作を説明す
る。
（１）ゲートに正の過電圧が印加された場合保護用ＭＯ
ＳＦＥＴが導通し、過電流はゲートからソースに流れ込
む。その結果、被検ｊｉＭＯＳＦＥＴのゲートは、過電
圧から保護される。
ＳＦＥＴが導通し、過電流はゲートからソースに流れ込
む。その結果、被検ｊｉＭＯＳＦＥＴのゲートは、過電
圧から保護される。
（（１）ゲートに負の過電圧が印加された場合ＰＮ接合
ダイオードＤは順方向にバイアスされるから、過電流は
ソースからゲートに流れ込も。
ダイオードＤは順方向にバイアスされるから、過電流は
ソースからゲートに流れ込も。
その結果、被検ｆｉＭＯＳＦＥＴのゲートは、過電圧か
ら保護される。
ら保護される。
〔発明の効果］
本発明では、被保護ＭＯＳ型電界効果トランジスタのゲ
ート−ソース間に１ゲート電極に過電圧が印加されたと
きに導通する保護用ＭＯＳ型電界効果トランジスタを設
けているから２次の効果を奏する。
ート−ソース間に１ゲート電極に過電圧が印加されたと
きに導通する保護用ＭＯＳ型電界効果トランジスタを設
けているから２次の効果を奏する。
■従来例のように、寄生バイポーラトランジスタが形成
されることがない。
されることがない。
■ゲートに過電圧が印加された場合、保護用Ｍ。
Ｓ型電界効果トランジスタが導通し、被保護ＭＯＳ型電
界効果トランジスタのゲート−ソース間が電気的に短絡
されるので、従来例のようにＰＮ接合ダイオードのブレ
ークダウン電圧を利用したゲート保護回路よりサージ耐
量を大きくすることができる。
界効果トランジスタのゲート−ソース間が電気的に短絡
されるので、従来例のようにＰＮ接合ダイオードのブレ
ークダウン電圧を利用したゲート保護回路よりサージ耐
量を大きくすることができる。
■被保護ＭＯＳ型電界効果トランジスタのゲート保護回
路としてＭＯＳ型電界効果トランジスタを用いているの
で、動作電圧の制御を容易に行うことができる。
路としてＭＯＳ型電界効果トランジスタを用いているの
で、動作電圧の制御を容易に行うことができる。
第１図は第１実施例を示す図
第２図は本発明の第１実施例半導体装置の製造方法の各
工程を示す図。 第３図は第２実施例を示す図 第４図は本発明の等価回路を示す口 笛５図は従来例の等価回路を示す口 笛６図は第１従来例を示す図。 第７図は第２従来例を示す図 である。 １０４゜ １０５゜ １０７゜ １１０゜ １１２゜ ３０４：Ｎ’型ソース領域 ３０５；Ｐ”型ウェル ３０６：ゲート酸化膜 ３０７：ポリシリコンゲート電極 ３０８：ソース電極 ３０９：ゲート電極 ３１０ニドレイン電極 ３１１：酸化膜 ３１２：薄い酸化膜 ３１３：ポリシリコン層
工程を示す図。 第３図は第２実施例を示す図 第４図は本発明の等価回路を示す口 笛５図は従来例の等価回路を示す口 笛６図は第１従来例を示す図。 第７図は第２従来例を示す図 である。 １０４゜ １０５゜ １０７゜ １１０゜ １１２゜ ３０４：Ｎ’型ソース領域 ３０５；Ｐ”型ウェル ３０６：ゲート酸化膜 ３０７：ポリシリコンゲート電極 ３０８：ソース電極 ３０９：ゲート電極 ３１０ニドレイン電極 ３１１：酸化膜 ３１２：薄い酸化膜 ３１３：ポリシリコン層
Claims (2)
- （１）ＭＯＳ型電界効果トランジスタにおいて、ゲート
−ソース間に、ゲート電極に過電圧が印加されたときに
導通する保護用ＭＯＳ型電界効果トランジスタを設け、 前記保護用ＭＯＳ型電界効果トランジスタは、半導体基
板表面の絶縁膜中に被保護ＭＯＳ型電界効果トランジス
タのゲート電極が延長され、該延長部の表面に薄い酸化
膜を介して形成されたポリシリコン層中に、ソース領域
、チャネル領域、およびドレイン領域が形成され、前記
薄い酸化膜をゲート酸化膜とするＭＯＳ型電界効果トラ
ンジスタである ことを特徴とする半導体装置。 - （２）一導電型化の半導体基板上に一導電型化のエピタ
キシャル層を成長させる工程と、 該エピタキシャル層に反対導電型の拡散領域およびウェ
ルを形成する工程と、 フィールド酸化膜およびゲート酸化膜を形成する工程と
、 全面にポリシリコンを成長させた後、選択エッチングに
よって不要な部分のポリシリコンを除去し、被保護ＭＯ
Ｓ型電界効果トランジスタのゲートとなるポリシリコン
層を、フィールド酸化膜上まで延長するように形成する
工程と、 保護用ＭＯＳ型電界効果トランジスタのゲート酸化膜を
形成する工程と、 全面にポリシリコンを成長させた後、選択エッチングに
よって不要な部分のポリシリコンを除去し、保護用ＭＯ
Ｓ型電界効果トランジスタの各領域を形成すべきポリシ
リコン層を形成する工程と、反対導電型の不純物を導入
して、第２のポリシリコン層中に保護用ＭＯＳ型電界効
果トランジスタのチャネル領域を形成すると共に、エピ
タキシャル層中に被保護ＭＯＳ型電界効果トランジスタ
のチャネル領域を形成する工程と、 一導電型化の不純物を選択的に導入して、第２のポリシ
リコン層中に保護用ＭＯＳ型電界効果トランジスタのソ
ース領域およびドレイン領域を形成すると共に、エピタ
キシャル層中に被保護ＭＯＳ型電界効果トランジスタの
ソース領域を形成する工程 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163152A JPH0456163A (ja) | 1990-06-21 | 1990-06-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163152A JPH0456163A (ja) | 1990-06-21 | 1990-06-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456163A true JPH0456163A (ja) | 1992-02-24 |
Family
ID=15768216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2163152A Pending JPH0456163A (ja) | 1990-06-21 | 1990-06-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456163A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0579958U (ja) * | 1992-03-31 | 1993-10-29 | 関西日本電気株式会社 | ゲート保護ダイオード内蔵パワーｍｏｓｆｅｔ |
| US6202283B1 (en) | 1997-10-17 | 2001-03-20 | Aoyama Seisakusho Co., Ltd. | Method of manufacturing a shaft with surfaces thereof modified |
| US7026690B2 (en) * | 2003-02-12 | 2006-04-11 | Micron Technology, Inc. | Memory devices and electronic systems comprising integrated bipolar and FET devices |
| JP2011199141A (ja) * | 2010-03-23 | 2011-10-06 | Nissan Motor Co Ltd | 半導体装置 |
| WO2014024595A1 (ja) * | 2012-08-09 | 2014-02-13 | 富士電機株式会社 | 半導体装置及びその製造方法 |
| US8860486B2 (en) | 2012-11-28 | 2014-10-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR20160038011A (ko) * | 2013-07-29 | 2016-04-06 | 이피션트 파워 컨버젼 코퍼레이션 | 추가적인 소자를 생성하기 위한 폴리실리콘 층을 갖는 GaN 트랜지스터 |
| JP2017005278A (ja) * | 2010-04-06 | 2017-01-05 | 三菱電機株式会社 | 電力用半導体装置 |
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| JP2017055029A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体装置 |
-
1990
- 1990-06-21 JP JP2163152A patent/JPH0456163A/ja active Pending
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| US10312260B2 (en) | 2013-07-29 | 2019-06-04 | Efficient Power Conversion Corporation | GaN transistors with polysilicon layers used for creating additional components |
| JP2017055029A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体装置 |
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