WO2014024595A1 - 半導体装置及びその製造方法 - Google Patents

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武義 西村
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths

Definitions

  • the present invention relates to a semiconductor device provided with a MOS semiconductor device and a temperature detection diode or a protection diode and a method of manufacturing the same.
  • an overheat protection function is provided to prevent thermal destruction of MOS (metal-oxide-semiconductor-insulated gate) type semiconductor devices such as MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors).
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • IGBTs Insulated Gate Bipolar Transistors
  • a capacitor is formed so as to overlap in the thickness direction of the semiconductor substrate in order to reduce high frequency noise acting on the temperature detection diode. It is disclosed that the diode is electrically connected in parallel (see, for example, Patent Document 1 below).
  • a protective capacitor and a diode are formed on the same substrate and electrically connected in parallel to the temperature detection diode.
  • the semiconductor substrate is provided so that the arrangement position of the temperature detection diode is not limited to the diffusion structure under the temperature detection diode (a portion closer to the semiconductor substrate than the temperature detection diode).
  • An insulating film is formed on the insulating film, a conductive layer is formed on the insulating film, a temperature detection diode is formed on the conductive film, and the temperature detection diode is electrically separated from the semiconductor substrate. (See, for example, Patent Document 5 below).
  • polycrystalline silicon diodes are formed in two layers on the insulating film formed on the main surface of the semiconductor substrate with the insulating film interposed therebetween, and the insulating film between the polycrystalline silicon diodes has a capacitance component
  • An apparatus provided as a region is disclosed (see, for example, Patent Document 6 below).
  • the insulating film used as the capacitor has an opening, and the polycrystalline silicon diode in the upper part of the insulating film and the polycrystalline silicon diode in the lower part of the insulating film are connected by the opening.
  • a device in which a plurality of stripe-shaped or rectangular zener diodes are formed in a gate pad and connected in parallel to improve electrostatic tolerance (for example, the following patent) Reference 7).
  • a gate oxide film and a gate oxide film can be formed to reduce the number of steps when forming a polycrystalline silicon diode, a capacitor and a resistor on the same semiconductor substrate as the insulating gate type semiconductor device.
  • a manufacturing method is disclosed in which a thicker oxide film is formed, a polycrystalline silicon layer is formed thereon, and a gate electrode, a diode, a capacitor and a resistor are patterned and formed (for example, Patent Document 8 below) reference.).
  • Patent No. 4329829 Unexamined-Japanese-Patent No. 7-202224 Patent No. 4765252 JP 2007-335474 A JP 2005-26279 A Japanese Patent Laid-Open No. 6-45620 JP, 2009-43953, A Patent No. 3413569 JP, 2010-129707, A
  • FIG. 20 is a plan view showing the structure of a conventional MOS semiconductor device.
  • FIG. 21 is a cross sectional view showing a cross sectional structure taken along line A-A 'in FIG.
  • the temperature detection diode 1, the anode electrode pad 3 and the cathode electrode pad 4 are formed on the insulating film 19 thicker than the gate insulating film 32, as shown in FIG.
  • An anode metal wire 6 connecting the temperature detection diode 1 and the anode electrode pad 3 and a cathode metal wire 7 connecting the temperature detection diode 1 and the cathode electrode pad 4 are also formed on the insulating film 19.
  • the reason why these components of the MOS type semiconductor device are formed on the insulating film 19 is the temperature detection diode 1 or the protection diode due to static electricity or overvoltage applied to the gate electrode pad 5, source electrode 34, anode electrode or cathode electrode. It is for preventing destruction of 21 and 22.
  • the temperature detection diode 1 and the protection diodes 21 and 22 have a problem that the electrostatic withstand capability is low.
  • a method of forming a protection diode of the temperature detection diode 1, connecting a high resistance, or the like is taken.
  • the problem of an increase in leakage current, an increase in the ineffective area, an increase in the on resistance (on voltage), or an element area (active area) There is a problem that the area of 8) increases and the cost increases.
  • a protective diode 21 formed between the gate electrode 33 and the source electrode 34 of the MOS semiconductor device, and a protective diode 22 formed between the gate electrode 33 and the drain electrode 35 of the MOS semiconductor device. are formed along the gate electrode pad 5. Therefore, in order to increase the capacitance of the protective diodes 21 and 22, the pn junction area of the protective diodes 21 and 22 must be increased, which leads to an increase in the area of the protective diodes 21 and 22. Therefore, there is a problem that the area of active region 8 decreases and the on-resistance increases.
  • An object of the present invention is to provide a semiconductor device capable of improving the electrostatic withstand capability of a temperature detection diode or a protection diode, and a method of manufacturing the same, in order to solve the above-mentioned problems of the prior art.
  • a semiconductor device includes a semiconductor element for causing a current to flow in a thickness direction of a semiconductor substrate, and a diode connected to the semiconductor element.
  • the semiconductor device has the following features.
  • a first insulating film is formed on the first main surface of the semiconductor substrate.
  • a conductive layer is formed on the first insulating film.
  • a second insulating film is formed on the conductive layer.
  • the diode formed of a first conductivity type layer and a second conductivity type layer formed on the second insulating film is disposed.
  • a first capacitor is formed in which the second insulating film between the first conductive type layer and the conductive layer is used as a first capacitance component region.
  • a second capacitor is formed in which the second insulating film between the second conductivity type layer and the conductive layer is used as a second capacitance component region.
  • the conductive layer is electrically insulated.
  • the semiconductor device further has the following features in the above-described invention.
  • the semiconductor device has the following configuration.
  • a first semiconductor layer of a first conductivity type is formed on the surface layer of the first main surface of the semiconductor substrate.
  • a first semiconductor region of a second conductivity type is selectively formed in the surface layer on the first main surface side of the first semiconductor layer.
  • a second semiconductor region of a first conductivity type is selectively formed in the surface layer on the first main surface side of the first semiconductor region.
  • a gate electrode is formed on a surface of the first semiconductor region in a portion sandwiched by the first semiconductor layer and the second semiconductor region via a gate insulating film.
  • the semiconductor device according to the present invention further includes a third capacitor having the first insulating film between the conductive layer and the semiconductor substrate as a third capacitance component region. It is characterized by
  • the semiconductor device further has the following features in the above-described invention.
  • the conductive layer is a first conductive layer portion that faces the first conductive type layer via the second insulating film, and a second conductive layer that faces the second conductive layer via the second insulating film. It is divided into a conductive layer portion.
  • the second insulating film is embedded between the first conductive layer portion and the second conductive layer portion.
  • a third capacitor is formed in which the second insulating film embedded between the first conductive layer portion and the second conductive layer portion is used as a third capacitance component region.
  • a fourth capacitor is formed in which the first insulating film between the first conductive layer portion and the semiconductor substrate is a fourth capacitance component region.
  • a fifth capacitor is formed in which the first insulating film between the second conductive layer portion and the semiconductor substrate is a fifth capacitance component region.
  • a semiconductor device includes a semiconductor element for flowing current in a thickness direction of a semiconductor substrate and temperature detection for detecting a temperature of the semiconductor element. And a diode for the semiconductor device, which has the following features.
  • the temperature detection diode is disposed in the active region of the semiconductor element.
  • An anode metal wire connected to an anode of the temperature detection diode is disposed on the first main surface side of the semiconductor substrate.
  • a cathode metal wire connected to a cathode of the temperature detection diode is disposed on the first main surface side of the semiconductor substrate.
  • a first insulating film is formed on the first main surface of the semiconductor substrate between the anode metal wiring and the cathode metal wiring and the semiconductor substrate.
  • a conductive layer is formed on the first insulating film.
  • a second insulating film is formed on the conductive layer.
  • a first semiconductor layer connected to the anode metal wire is formed between the second insulating film and the anode metal wire.
  • a second semiconductor layer connected to the cathode metal wire is formed between the second insulating film and the cathode metal wire.
  • a first capacitor is formed in which the second insulating film between the first semiconductor layer and the conductive layer is used as a first capacitance component region.
  • a second capacitor is formed in which the second insulating film between the second semiconductor layer and the conductive layer is used as a second capacitance component region.
  • the conductive layer is electrically insulated.
  • the semiconductor device further has the following features in the above-described invention.
  • the semiconductor device has the following configuration.
  • a first semiconductor layer of a first conductivity type is formed on the surface layer of the first main surface of the semiconductor substrate.
  • a first semiconductor region of a second conductivity type is selectively formed in the surface layer on the first main surface side of the first semiconductor layer.
  • a second semiconductor region of a first conductivity type is selectively formed in the surface layer on the first main surface side of the first semiconductor region.
  • a gate electrode is formed on a surface of the first semiconductor region in a portion sandwiched by the first semiconductor layer and the second semiconductor region via a gate insulating film.
  • the semiconductor device according to the present invention further includes a third capacitor having the first insulating film between the conductive layer and the semiconductor substrate as a third capacitance component region. It features.
  • the semiconductor device further has the following features in the above-described invention.
  • the conductive layer is a first conductive layer portion facing the first semiconductor layer via the second insulating film, and a second conductive layer facing the second semiconductor layer via the second insulating film. It is divided into a conductive layer portion.
  • the second insulating film is embedded between the first conductive layer portion and the second conductive layer portion.
  • a third capacitor is formed in which the second insulating film embedded between the first conductive layer portion and the second conductive layer portion is used as a third capacitance component region.
  • a fourth capacitor is formed in which the first insulating film between the first conductive layer portion and the semiconductor substrate is a fourth capacitance component region.
  • a fifth capacitor is formed in which the first insulating film between the second conductive layer portion and the semiconductor substrate is a fifth capacitance component region.
  • the diode is a temperature detection diode which is formed in an active region of the semiconductor element and detects a temperature of the semiconductor element.
  • the semiconductor device further includes a gate electrode pad connected to the gate electrode, and a source electrode connected to the first semiconductor region and the second semiconductor region.
  • the diode is a protective diode formed between the gate electrode pad and the source electrode.
  • the gate electrode pad connected to the gate electrode, and the surface layer selectively formed on the first main surface side of the first semiconductor layer.
  • the semiconductor device further includes a third semiconductor region of one conductivity type, and a drain electrode connected to the third semiconductor region.
  • the diode is a protective diode formed between the gate electrode pad and the drain electrode.
  • the method for manufacturing a semiconductor device has the following features in the invention described above.
  • the step of forming the gate insulating film and the first insulating film on the first semiconductor region is performed.
  • the gate electrode made of polycrystalline silicon is formed on the gate insulating film, and the conductive layer made of polycrystalline silicon is formed on the first insulating film.
  • the step of patterning the gate electrode and the conductive layer is performed.
  • a step of forming the second insulating film on the conductive layer after patterning is performed.
  • a step of forming a second semiconductor layer made of polycrystalline silicon is performed on the second insulating film.
  • a first conductivity type impurity is ion-implanted to selectively form the first conductivity type layer of the diode in the second semiconductor layer, and the first main surface side of the first semiconductor region Forming the second semiconductor region to be the source region of the semiconductor element in the surface layer of the semiconductor device.
  • the method for manufacturing a semiconductor device has the following features in the invention described above.
  • the step of forming the gate insulating film and the first insulating film on the first semiconductor region is performed.
  • the gate electrode made of polycrystalline silicon is formed on the gate insulating film, and the conductive layer made of polycrystalline silicon is formed on the first insulating film.
  • the step of patterning the gate electrode and the conductive layer is performed.
  • a step of forming the second insulating film on the conductive layer after patterning is performed.
  • the first semiconductor layer made of polycrystalline silicon is formed on the side of the anode metal wiring on the second insulating film, and polycrystalline silicon on the side of the cathode metal wiring on the second insulating film And forming the second semiconductor layer.
  • a semiconductor device includes an insulated gate semiconductor device for flowing current in the thickness direction of a semiconductor substrate, and the insulated gate semiconductor device.
  • a semiconductor device comprising a connected diode, having the following features.
  • a first insulating film having a thickness equal to or greater than the thickness of the gate insulating film of the insulated gate semiconductor element and equal to or less than 1000 ⁇ is formed.
  • the diode formed of a first conductivity type layer and a second conductivity type layer formed on the first insulating film is disposed.
  • a first capacitor is formed in which the first insulating film between the first conductivity type layer and the semiconductor substrate is a first capacitance component region.
  • a second capacitor is formed in which the first insulating film between the second conductivity type layer and the semiconductor substrate is used as a second capacitance component region.
  • the semiconductor device further has the following features in the above-described invention.
  • the insulated gate semiconductor device has the following configuration.
  • a first semiconductor layer of a first conductivity type is formed on the surface layer of the first main surface of the semiconductor substrate.
  • a first semiconductor region of a second conductivity type is selectively formed in the surface layer on the first main surface side of the first semiconductor layer.
  • a second semiconductor region of a first conductivity type is selectively formed in the surface layer of the first semiconductor region.
  • a gate electrode is formed on the surface of the first semiconductor region in a portion sandwiched by the first semiconductor layer and the second semiconductor region via the gate insulating film.
  • a semiconductor device comprises an insulated gate semiconductor element for flowing current in the thickness direction of a semiconductor substrate, and the insulated gate semiconductor element
  • a semiconductor device comprising a temperature detection diode for detecting a temperature, which has the following features.
  • the temperature detection diode is disposed in an active region of the insulated gate semiconductor device.
  • An anode metal wire connected to an anode of the temperature detection diode is disposed on the first main surface side of the semiconductor substrate.
  • a cathode metal wire connected to a cathode of the temperature detection diode is disposed on the first main surface side of the semiconductor substrate.
  • a thickness of at least 1000 ⁇ of the gate insulating film of the insulated gate semiconductor element The first insulating film is formed.
  • a first semiconductor layer connected to the anode metal wire is formed between the first insulating film and the anode metal wire.
  • a second semiconductor layer connected to the cathode metal wire is formed between the first insulating film and the cathode metal wire.
  • a first capacitor is formed in which the first insulating film between the first semiconductor layer and the semiconductor substrate is a first capacitance component region.
  • a second capacitor is formed in which the first insulating film between the second semiconductor layer and the semiconductor substrate is used as a second capacitance component region.
  • the semiconductor device further has the following features in the above-described invention.
  • the insulated gate semiconductor device has the following configuration.
  • a first semiconductor layer of a first conductivity type is formed on the surface layer of the first main surface of the semiconductor substrate.
  • a first semiconductor region of a second conductivity type is selectively formed in the surface layer on the first main surface side of the first semiconductor layer.
  • a second semiconductor region of a first conductivity type is selectively formed in the surface layer on the first main surface side of the first semiconductor region.
  • a gate electrode is formed on the surface of the first semiconductor region in a portion sandwiched by the first semiconductor layer and the second semiconductor region via the gate insulating film.
  • the diode is a temperature detection diode which is formed in an active region of the insulated gate semiconductor device and detects a temperature of the insulated gate semiconductor device. It is characterized by
  • the semiconductor device further includes a gate electrode pad connected to the gate electrode, and a source electrode connected to the first semiconductor region and the second semiconductor region.
  • the diode is a protective diode formed between the gate electrode pad and the source electrode.
  • the gate electrode pad connected to the gate electrode, and the surface layer selectively formed on the first main surface side of the first semiconductor layer.
  • the semiconductor device further includes a third semiconductor region of one conductivity type, and a drain electrode connected to the third semiconductor region.
  • the diode is a protective diode formed between the gate electrode pad and the drain electrode.
  • a semiconductor device is characterized in that, in the above-described invention, the temperature detection diode is formed of polycrystalline silicon.
  • a semiconductor device is characterized in that, in the above-mentioned invention, the protective diode is formed of polycrystalline silicon.
  • a semiconductor device is characterized in that, in the above-described invention, the conductive layer is formed of polycrystalline silicon.
  • the temperature detection diode is a Zener diode.
  • the protective diode is a Zener diode.
  • a semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the semiconductor element is a trench type insulated gate semiconductor element.
  • a semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the insulated gate semiconductor device is a trench insulated gate semiconductor device.
  • the lower portion of the temperature detection diode, the lower portion of the anode metal wire connected to the anode electrode of the temperature detection diode, or the cathode electrode of the temperature detection diode The capacitance component region is formed under the cathode metal wiring, so that the electrostatic tolerance of the temperature detection diode can be improved.
  • the electrostatic capacitance of the protective diode can be improved by forming the lower capacitance component region of the protective diode.
  • FIG. 1 is an explanatory view showing a structure of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing a circuit configuration of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 4 is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 5 is an explanatory view showing the structure of the semiconductor device according to the third embodiment of the present invention.
  • FIG. 6 is an explanatory view showing the structure of the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 1 is an explanatory view showing a structure of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing a circuit configuration of
  • FIG. 7 is a cross-sectional view showing the structure of the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 8 is a cross-sectional view showing another example of the structure of the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing the structure of the semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 10 is a cross-sectional view showing the structure of the semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 11 is an explanatory view showing the structure of the semiconductor device according to the seventh embodiment of the present invention.
  • FIG. 12 is a cross-sectional view showing the structure of the semiconductor device according to the eighth embodiment of the present invention.
  • FIG. 13 is a circuit diagram showing a circuit configuration of a semiconductor device according to an eighth embodiment of the present invention.
  • FIG. 14 is a cross-sectional view showing the structure of the semiconductor device according to the eighth embodiment of the present invention.
  • FIG. 15 is an explanatory view showing the structure of the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 16 is an explanatory view showing a structure of a semiconductor device according to a tenth embodiment of the present invention.
  • FIG. 17 is a cross-sectional view showing the structure of the semiconductor device according to the eleventh embodiment of the present invention.
  • FIG. 18 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a twelfth embodiment of the present invention.
  • FIG. 19 is a cross-sectional view showing a method of manufacturing the semiconductor device according to the thirteenth embodiment of the present invention.
  • FIG. 20 is a plan view showing the structure of a conventional MOS semiconductor device.
  • FIG. 21 is a cross sectional view showing a cross sectional structure taken along line A-A 'in FIG.
  • MOSFET insulated gate type field effect transistor
  • MOS type semiconductor element is not limited to a MOSFET.
  • An insulated gate bipolar transistor or the like can be applied.
  • the temperature detection diode and the protection diode described in the claims respectively indicate the temperature detection diode 1 and the protection diode 2.
  • FIG. 1 is an explanatory view showing a structure of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 1 (a) is a plan view showing the structure of the semiconductor device according to the first embodiment of the present invention
  • FIG. 1 (b) is an equivalent circuit diagram of the protection diodes 21 and 22 of FIG. 1 (a).
  • the semiconductor device includes a MOSFET 51, a temperature detection diode 1, and protection diodes 21 and 22 (protection diode 2).
  • the temperature detection diode 1 has a function of detecting the temperature of the MOSFET 51.
  • the protective diode 21 is connected between the gate G and the source S of the MOSFET 51, and has a function of preventing dielectric breakdown due to, for example, static electricity or surge (transient overvoltage).
  • the protection diode 22 is connected between the gate G and the drain D of the MOSFET 51, and has a function of preventing element breakdown due to, for example, static electricity or surge.
  • the temperature detection diode 1 is formed in the vicinity of the central portion of the active region 8 of the MOSFET 51 where the temperature is the highest.
  • the source electrode 34 (source S) of the MOSFET 51 is disposed so as to cover the portions other than the temperature detection diode 1, the anode metal wire 6, and the cathode metal wire 7 in the active region 8.
  • An anode electrode pad 3 connected to the anode A of the temperature detection diode 1, a cathode electrode pad 4 connected to the cathode K of the temperature detection diode 1, and a gate G of the MOSFET 51 are provided on the outer periphery of the active region 8.
  • a gate electrode pad 5 to be connected is formed.
  • the anode electrode pad 3, the cathode electrode pad 4 and the gate electrode pad 5 are disposed, for example, along the outer periphery of the active region 8.
  • the drain electrode 35 (drain D) of the MOSFET 51 is disposed on the outer peripheral side of the semiconductor device than the gate electrode pad 5.
  • the temperature detection diode 1 and the anode electrode pad 3 and the cathode electrode pad 4 are disposed apart from each other.
  • the anode A (FIG. 1B) of the temperature detection diode 1 and the anode electrode pad 3 are connected by an anode metal wire 6.
  • the cathode K of the temperature detection diode 1 and the cathode electrode pad 4 are connected by a cathode metal wire 7.
  • the anode metal wire 6 and the cathode metal wire 7 respectively extend from the temperature detection diode 1 to the anode electrode pad 3 and the cathode electrode pad 4 along, for example, the outer periphery of the active region 8.
  • the protective diode 21 is formed inside the semiconductor device of the gate electrode pad 5 (on the central portion side of the active region 8) along the gate electrode pad 5, the anode electrode pad 3, and the cathode electrode pad 4 It is connected to the pad 5 and the source electrode 34.
  • the protective diode 22 is formed along the outer peripheral side of the semiconductor device of the gate electrode pad 5, and is connected to the gate electrode pad 5 and the drain electrode 35.
  • a lower portion of the anode metal wire 6 (a portion on the side of the semiconductor substrate not shown, which is disposed deeper than the anode metal wire 6 in the drawing) and a lower portion of the cathode metal wire 7 (a portion on the semiconductor substrate than the cathode metal wire 7)
  • a capacitance component region (not shown) for improving the electrostatic resistance of the temperature detection diode 1 provided in contact with the semiconductor layer and the lower surface (the surface on the side of the semiconductor substrate not shown) of the semiconductor layer. And are formed.
  • capacitance is also provided to the lower portion of the temperature detection diode 1 (portion closer to the semiconductor substrate than the temperature detection diode 1) and the lower portion of the protection diodes 21 and 22 (portion closer to the semiconductor substrate than the protection diodes 21 and 22)
  • the electrostatic tolerance of the temperature detection diode 1 and the protection diodes 21 and 22 can be improved without reducing the area of the active region 8.
  • the temperature detection diode 1 and the protection diodes 21 and 22 may be formed alone or in combination according to the application.
  • the lower portion of the anode metal wire 6 connecting the temperature detection diode 1 and the anode electrode pad 3 and the temperature detection diode 1 and the cathode electrode pad 4 are connected.
  • the capacitance component region under the cathode metal wire 7 the electrostatic withstand capability of the temperature detection diode 1 can be improved.
  • the temperature detection diode 1 is formed without reducing the area of the active region 8 by forming the capacitive component region under the temperature detection diode 1 and the protection diodes 21 and 22. And, the electrostatic resistance of the protection diodes 21 and 22 can be improved.
  • FIG. 3 is a circuit diagram showing a circuit configuration of a semiconductor device according to a second embodiment of the present invention.
  • the planar structure of the semiconductor device according to the second embodiment is the same as the planar structure of the first embodiment shown in FIG.
  • FIG. 2 is a cross-sectional view showing a cross-sectional structure taken along the line AA 'of FIG. 1 (a).
  • FIG. 3 is an equivalent circuit diagram of FIG.
  • FIG. 4 is a cross-sectional view showing a cross-sectional structure taken along line BB ′ of FIG. 1 (a).
  • an n ⁇ -type first semiconductor layer 9 to be a drift region of the MOSFET 51 is formed on the first main surface side of the semiconductor substrate 100.
  • a p-type first semiconductor region 10 to be a base region of the MOSFET 51 is formed in the surface layer of the first semiconductor layer 9 (the surface layer on the substrate first main surface side, hereinafter simply referred to as the surface layer).
  • An n + -type drain region 38 is formed on the second main surface side of the semiconductor substrate 100.
  • a drain electrode 37 is formed on the surface of the drain region 38 (the second main surface of the semiconductor substrate 100).
  • a trench 31 which penetrates the first semiconductor region 10 from the first main surface of the semiconductor substrate 100 and reaches the first semiconductor layer 9 is formed in the active region 8 in which current flows in the ON state.
  • a gate insulating film 32 is formed along the inner wall of the trench 31.
  • the gate electrode 33 is embedded in the trench 31 via the gate insulating film 32.
  • the gate insulating film 32 is made of an oxide film.
  • the gate electrode 33 is made of polycrystalline silicon doped with an impurity (for example, an n-type impurity), and is covered with an interlayer insulating film 17.
  • An n + -type second semiconductor region 11 serving as a source region is formed adjacent to the sidewall of trench 31.
  • a source electrode 34 is in contact (conductively connected) to the second semiconductor region 11 and the first semiconductor region 10.
  • a lower portion of the temperature detection diode 1 (a portion closer to the semiconductor substrate 100 than the temperature detection diode 1) is a first insulating film on the first semiconductor region 10 (that is, on the first main surface of the semiconductor substrate 100). Twelve are formed.
  • the first insulating film 12 is made of an oxide film.
  • the thickness of the first insulating film 12 is, for example, equal to or greater than the thickness of the gate insulating film 32 in terms of voltage breakdown due to static electricity or overvoltage.
  • an n + -type conductive layer 14 which is polycrystalline silicon doped with an impurity is formed on the upper surface (the surface opposite to the semiconductor substrate 100 side) of the first insulating film 12.
  • the second insulating film 13 is formed on the top surface of the conductive layer 14.
  • the temperature detection diode 1 is formed of polycrystalline silicon on the upper surface of the second insulating film 13.
  • the second insulating film 13 is made of an oxide film.
  • the thickness of the second insulating film 13 is, for example, not less than the thickness of the gate insulating film 32 in terms of voltage breakdown due to static electricity or overvoltage.
  • the temperature detection diode 1 is configured by connecting in series a plurality of Zener diodes each composed of ap + -type layer 111 and an n + -type layer 112.
  • the p + -type layer 111 is made of, for example, polycrystalline silicon doped with boron (B).
  • the n + -type layer 112 is made of, for example, polycrystalline silicon doped with arsenic (As) or phosphorus (P).
  • An anode metal wire 6 connects the temperature detection diode 1 and the anode electrode pad 3.
  • a first insulating film is an oxide film having a thickness equal to or greater than the thickness of gate insulating film 32 on first semiconductor region 10.
  • a film 12 is formed.
  • a conductive layer 14 made of polycrystalline silicon is formed on the top surface of the first insulating film 12.
  • a second insulating film 13 which is an oxide film having a thickness equal to or greater than the thickness of the gate insulating film 32 is formed on the upper surface of the conductive layer 14.
  • the first semiconductor layer 15 is formed on the top surface of the second insulating film 13.
  • the cathode metal wire 7 connects between the temperature detection diode 1 and the cathode electrode pad 4.
  • a first insulating film is an oxide film having a thickness greater than or equal to the thickness of gate insulating film 32 on first semiconductor region 10.
  • a film 12 is formed.
  • a conductive layer 14 made of polycrystalline silicon is formed on the top surface of the first insulating film 12.
  • a second insulating film 13 which is an oxide film having a thickness equal to or greater than the thickness of the gate insulating film 32 is formed on the upper surface of the conductive layer 14.
  • the second semiconductor layer 16 is formed on the upper surface of the second insulating film 13.
  • the first semiconductor layer 15 and the second semiconductor layer 16 are made of polycrystalline silicon doped with an impurity.
  • the thickness (film thickness) of the first semiconductor layer 15 and the second semiconductor layer 16 is, for example, about 0.5 ⁇ m to 1 ⁇ m.
  • the steps of formation of polycrystalline silicon for forming the first semiconductor layer 15 and the second semiconductor layer 16, ion implantation and thermal diffusion are performed in the same steps as the formation of the temperature detection diode 1.
  • the conductivity type of the first semiconductor layer 15 and the second semiconductor layer 16 may be either p-type or n-type.
  • As an impurity to be doped to polycrystalline silicon for example, boron can be used in the case of making polycrystalline silicon p-type, and arsenic or phosphorus can be used in the case of n-type.
  • the first semiconductor layer 15 under the anode metal wire 6 and the second semiconductor layer 16 under the cathode metal wire 7 have the same first semiconductor region 10, first insulating film 12, conductive layer 14 and It is formed on the second insulating film 13.
  • the temperature detection diode 1, the first semiconductor layer 15 under the anode metal wire 6, and the second semiconductor layer 16 under the cathode metal wire 7 have the same first semiconductor region 10 and a first insulation. It is formed on the film 12, the conductive layer 14 and the second insulating film 13.
  • the conductive layer 14 is, for example, polycrystalline silicon doped n-type with an impurity concentration of 4 ⁇ 10 20 cm ⁇ 3 to 5 ⁇ 10 20 cm ⁇ 3 .
  • the conductive layer 14 is formed simultaneously with, for example, the gate electrode 33 provided inside the trench 31. Therefore, the thickness of the conductive layer 14 may be any thickness as long as it is necessary to fill the inside of the trench 31, and may be, for example, about 0.5 ⁇ m in the second embodiment of the present invention.
  • the conductive layer 14 is electrically insulated from the gate electrode 33, the source electrode 34, the drain electrode 35, the anode electrode, and the cathode electrode by the interlayer insulating film 17 and the second insulating film 13. This can prevent the adverse effect of the surge voltage applied to each electrode from affecting the conductive layer 14.
  • the first insulating film 12, the conductive layer 14 and the second insulating film 13 are stacked on the first semiconductor region 10, and the temperature detection diode 1 is provided on the upper surface of the second insulating film 13.
  • a capacitor C2 (C2a to C2j) can be formed in which the second insulating film 13 between the temperature detection diode 1 and the conductive layer 14 is a capacitance component region.
  • capacitors C1 (C1a to C1e) can be formed in which the first insulating film 12 between the conductive layer 14 and the first semiconductor region 10 is a capacitance component region.
  • first insulating film 12, the conductive layer 14 and the second insulating film 13 are stacked on the first semiconductor region 10, and the first semiconductor layer 15 is provided on the upper surface of the second insulating film 13.
  • a capacitor C4 can be formed in which the second insulating film 13 between the first semiconductor layer 15 and the conductive layer 14 under the anode metal wire 6 is used as a capacitance component region.
  • the first insulating film 12, the conductive layer 14, and the second insulating film 13 are stacked on the first semiconductor region 10, and the second semiconductor layer 16 is provided on the upper surface of the second insulating film 13.
  • a capacitor C5 can be formed in which the second insulating film 13 between the second semiconductor layer 16 and the conductive layer 14 under the cathode metal wire 7 is used as a capacitance component region. Furthermore, a capacitor C3 can be formed in which the first insulating film 12 between the conductive layer 14 and the first semiconductor region 10 is a capacitance component region.
  • the anode metal wire 6 and the cathode metal wire 7 may be directly formed without forming the first semiconductor layer 15 and the second semiconductor layer 16 on the upper surface of the second insulating film 13.
  • the second insulating film 13 can be used as a capacitance component region, but this is not preferable because of the following reason.
  • the capacitor C4 and the capacitor C5 can be formed.
  • the capacitances of the capacitors C2, C4 and C5 having the second insulating film 13 as a capacitance component region may be adjusted to the required electrostatic withstand capacity by changing the thickness of the second insulating film 13. it can.
  • the thickness of the second insulating film 13 is not less than the thickness of the gate insulating film 32 It is desirable that the thickness be up to 1000 ⁇ .
  • the thickness of the first insulating film 12 may be a thickness equal to or greater than the thickness of the gate insulating film 32, but the first insulating film 12 between the conductive layer 14 and the first semiconductor region 10 has a capacitance of In order to use it as a component region, it is desirable that the thickness be equal to or more than the thickness of the gate insulating film 32 to a thickness of about 1000 ⁇ .
  • the upper limit of the thickness of the first insulating film 12 is not particularly limited, and the thickness of the first insulating film 12 is, for example, the first insulating film 12.
  • the thickness may be the same as that of a field oxide film (not shown) formed on one main surface (surface).
  • the capacitance component region is formed between the conductive layer 14 and the temperature detection diode 1 without increasing the area of the temperature detection diode 1.
  • the electrostatic resistance of the temperature detection diode 1 can be improved.
  • the electrostatic withstand capacity of the temperature detection diode 1 is further increased. Can be improved.
  • a capacitive component region is formed between conductive layer 14 under first anode metal interconnection 6 and cathode metal interconnection 7 and first semiconductor layer 15 and second semiconductor layer 16.
  • the electrostatic resistance of the temperature detection diode 1 can be improved without reducing the active region 8.
  • the temperature detection diode 1 is further formed by forming a capacitive component region between the conductive layer 14 and the first semiconductor region 10 under the anode metal wire 6 and the cathode metal wire 7. Can be improved.
  • FIG. 5 is an explanatory view showing the structure of the semiconductor device according to the third embodiment of the present invention.
  • the planar structure of the semiconductor device according to the third embodiment is the same as the planar structure of the first embodiment shown in FIG.
  • FIG. 5 (a) is a cross-sectional view showing a cross-sectional structure taken along line CC ′ of FIG. 1 (a)
  • FIG. 5 (b) is an equivalent circuit diagram of FIG. 5 (a).
  • an n ⁇ -type first semiconductor layer 9 to be a drift region of the MOSFET 51 is formed on the first main surface side of the semiconductor substrate 100.
  • a p-type first semiconductor region 10 to be a base region of the MOSFET 51 is formed in the surface layer of the first semiconductor layer 9.
  • An n + -type drain region 38 is formed on the second main surface side of the semiconductor substrate 100.
  • a drain electrode 37 is formed on the surface of the drain region 38.
  • a trench 31 which penetrates the first semiconductor region 10 from the first main surface of the semiconductor substrate 100 and reaches the first semiconductor layer 9 is formed.
  • a gate insulating film 32 is formed along the inner wall of the trench 31.
  • the gate electrode 33 is embedded in the trench 31 via the gate insulating film 32.
  • the gate insulating film 32 is made of an oxide film.
  • the gate electrode 33 is made of polycrystalline silicon doped with an impurity and is covered with an interlayer insulating film 17.
  • An n + -type second semiconductor region 11 serving as a source region is formed adjacent to the sidewall of trench 31.
  • a source electrode 34 is in contact with the second semiconductor region 11 and the first semiconductor region 10.
  • the protective diode 21 is disposed between the source electrode 34 and the gate electrode pad 5. Under the protective diode 21, a first insulating film 12 is formed on the first semiconductor region 10.
  • the first insulating film 12 is made of an oxide film.
  • the thickness of the first insulating film 12 is, for example, equal to or greater than the thickness of the gate insulating film 32 in terms of voltage breakdown due to static electricity or overvoltage.
  • An n + -type conductive layer 14 which is polycrystalline silicon doped with an impurity is formed on the top surface of the first insulating film 12.
  • the second insulating film 13 is formed on the top surface of the conductive layer 14.
  • a protective diode 21 is formed of polycrystalline silicon on the top surface of the second insulating film 13.
  • the protective diode 21 is connected between the gate G (gate electrode pad 5) and the source S (source electrode 34).
  • the second insulating film 13 is made of an oxide film.
  • the thickness of the second insulating film 13 is, for example, not less than the thickness of the gate insulating film 32 in terms of voltage breakdown due to static electricity or overvoltage.
  • the protective diode 21 between the gate G and the source S is a multistage bidirectional Zener diode composed of the p + -type layer 111 and the n + -type layer 112. That is, the protection diode 21, in the direction of the p + -type layer 111 and the n + -type layer 112 are aligned, the p + -type layer 111 and the n + -type layer 112 is formed by repeatedly alternately arranged. Both end portions of the protection diode 21 are n + -type layer 112, n + -type layer 112 at one end is connected to the gate G, the n + -type layer 112 at the other end is connected to a source S There is.
  • the p + -type layer 111 is made of, for example, polycrystalline silicon doped with boron.
  • the n + -type layer 112 is made of, for example, polycrystalline silicon doped with arsenic or phosphorus.
  • the conductive layer 14 is, for example, polycrystalline silicon doped n-type with an impurity concentration of 4 ⁇ 10 20 cm ⁇ 3 to 5 ⁇ 10 20 cm ⁇ 3 .
  • the conductive layer 14 is formed simultaneously with, for example, the gate electrode 33 provided inside the trench 31. Therefore, the thickness of the conductive layer 14 may be any thickness as long as it is necessary to fill the inside of the trench 31, and may be, for example, about 0.5 ⁇ m in the embodiment of the present invention.
  • the conductive layer 14 is electrically insulated from the gate electrode 33, the source electrode 34, the drain electrode 35, the anode electrode, and the cathode electrode by the interlayer insulating film 17 and the second insulating film 13. This can prevent the adverse effect of the surge voltage applied to each electrode from affecting the conductive layer 14.
  • Capacitors C7 (C7a to C7e) can be formed in which the second insulating film 13 between the protective diode 21 and the conductive layer 14 is used as a capacitance component region.
  • a capacitor C6 can be formed in which the first insulating film 12 between the conductive layer 14 and the first semiconductor region 10 is a capacitance component region.
  • the capacitance of the capacitor C 7 having the second insulating film 13 as a capacitance component region can be adjusted to the required electrostatic withstand capacity by changing the thickness of the second insulating film 13.
  • the electrostatic capacity is required to be about 90 pF, so that the thickness of the second insulating film 13 is not less than the thickness of the gate insulating film 32 to 1000 ⁇ . It is desirable that the thickness is up to.
  • the thickness of the first insulating film 12 may be a thickness equal to or greater than the thickness of the gate insulating film 32, but the first insulating film 12 between the conductive layer 14 and the first semiconductor region 10 has a capacitance of In order to use it as a component region, it is desirable that the thickness be equal to or more than the thickness of the gate insulating film 32 to a thickness of about 1000 ⁇ .
  • the upper limit of the thickness of the first insulating film 12 is not particularly limited, and the thickness of the first insulating film 12 is, for example, the first insulating film 12.
  • the thickness may be the same as that of a field oxide film (not shown) formed on one main surface.
  • the protective diode 21 can be protected without increasing the area thereof.
  • the electrostatic resistance of the diode 21 can be improved.
  • the electrostatic capacity of the protective diode 21 is further improved by forming a capacitive component region between the first semiconductor region 10 and the conductive layer 14 in the lower part of the protective diode 21. It can be done.
  • FIG. 6 is an explanatory view showing the structure of the semiconductor device according to the fourth embodiment of the present invention.
  • the planar structure of the semiconductor device according to the fourth embodiment is the same as the planar structure of the first embodiment shown in FIG. 6 (a) is a cross-sectional view showing a cross-sectional structure taken along line DD 'in FIG. 1 (a), and
  • FIG. 6 (b) is an equivalent circuit diagram of FIG. 6 (a).
  • an n ⁇ -type first semiconductor layer 9 to be a drift region of the MOSFET 51 is formed on the first main surface side of the semiconductor substrate 100.
  • a p-type first semiconductor region 10 to be a base region of the MOSFET 51 is formed in the surface layer of the first semiconductor layer 9 on the gate electrode pad 5 side (inner side).
  • An n + -type drain region 36 is formed in the surface layer of the first semiconductor layer 9 on the drain electrode 35 side (the outer peripheral side).
  • An n + -type drain region 38 is formed on the second main surface side of the semiconductor substrate 100.
  • a drain electrode 37 is formed on the surface of the drain region 38.
  • the protective diode 22 is disposed between the gate electrode pad 5 and the drain electrode 35.
  • a first insulating film 12 is formed on the first main surface of the semiconductor substrate 100 so as to straddle the first semiconductor region 10 on the gate electrode pad 5 side and the drain region 36 on the drain electrode 35 side.
  • the first insulating film 12 is made of an oxide film.
  • the thickness of the first insulating film 12 is, for example, equal to or greater than the thickness of the gate insulating film 32 in terms of voltage breakdown due to static electricity or overvoltage.
  • An n + -type conductive layer 14 which is polycrystalline silicon doped with an impurity is formed on the top surface of the first insulating film 12.
  • the second insulating film 13 is formed on the top surface of the conductive layer 14.
  • a protective diode 22 is formed of polycrystalline silicon on the upper surface of the second insulating film 13.
  • the protective diode 22 is connected between the gate G (gate electrode pad 5) and the drain D (drain electrode 35).
  • the second insulating film 13 is made of an oxide film.
  • the thickness of the second insulating film 13 is, for example, not less than the thickness of the gate insulating film 32 in terms of voltage breakdown due to static electricity or overvoltage.
  • the protective diode 22 between the gate G and the drain D is a multistage bidirectional Zener diode composed of the p + -type layer 111 and the n + -type layer 112. That is, the protection diode 22, in the direction of the p + -type layer 111 and the n + -type layer 112 are aligned, the p + -type layer 111 and the n + -type layer 112 is formed by repeatedly alternately arranged. Both end portions of the protective diode 22 is n + -type layer 112, n + -type layer 112 at one end is connected to the gate G, the n + -type layer 112 at the other end is connected to the drain D There is.
  • the p + -type layer 111 is made of, for example, polycrystalline silicon doped with boron.
  • the n + -type layer 112 is made of, for example, polycrystalline silicon doped with arsenic or phosphorus.
  • the conductive layer 14 is, for example, polycrystalline silicon doped n-type with an impurity concentration of 4 ⁇ 10 20 cm ⁇ 3 to 5 ⁇ 10 20 cm ⁇ 3 .
  • the conductive layer 14 is formed simultaneously with, for example, the gate electrode 33 provided inside the trench 31. Therefore, the thickness of the conductive layer 14 may be any thickness as long as it is necessary to fill the inside of the trench 31, and may be, for example, about 0.5 ⁇ m in the embodiment of the present invention.
  • the conductive layer 14 is electrically insulated from the gate electrode 33, the source electrode 34, the drain electrode 35, the anode electrode, and the cathode electrode by the interlayer insulating film 17 and the second insulating film 13. This can prevent the adverse effect of the surge voltage applied to each electrode from affecting the conductive layer 14.
  • Capacitors C9 (C9a to C9e) can be formed in which the second insulating film 13 between the protective diode 22 and the conductive layer 14 is used as a capacitance component region.
  • a capacitor C8 can be formed in which the first insulating film 12 between the conductive layer 14 and the semiconductor substrate 100 is used as a capacitance component region.
  • the capacitance of the capacitor C 9 having the second insulating film 13 as a capacitance component region can be adjusted to the required electrostatic withstand capacity by changing the thickness of the second insulating film 13.
  • the electrostatic withstand voltage of the protective diode 22 is up to about 200 V
  • the electrostatic capacity is required to be about 90 pF
  • the thickness of the second insulating film 13 is from the thickness of the gate insulating film 32 to 1000 ⁇ . It is desirable that the thickness of the
  • the thickness of the first insulating film 12 may be a thickness greater than or equal to the thickness of the gate insulating film 32, but the first insulating film 12 between the conductive layer 14 and the semiconductor substrate 100 may be a capacitive component region. In order to use it as the above, it is desirable to set the thickness of the gate insulating film 32 to a thickness of about 1000 ⁇ or more. On the other hand, when the first insulating film 12 is not used as a capacitive component region, the upper limit of the thickness of the first insulating film 12 is not particularly limited, and the thickness of the first insulating film 12 is, for example, the first insulating film 12. The thickness may be the same as that of a field oxide film (not shown) formed on one main surface.
  • the capacitance component region is formed between the conductive layer 14 and the protective diode 22 so that the electrostatic capacity of the protective diode 22 can be increased without increasing the area of the protective diode 22.
  • the tolerance can be improved.
  • the electrostatic capacity of the protective diode 22 is further improved by forming a capacitive component region between the first semiconductor region 10 and the conductive layer 14 in the lower part of the protective diode 22. It can be done.
  • FIG. 7 is a cross-sectional view showing the structure of the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 8 is a cross-sectional view showing another example of the structure of the semiconductor device according to the fifth embodiment of the present invention.
  • the semiconductor device according to the fifth embodiment is a modification of the semiconductor device according to the second embodiment.
  • the planar structure of the semiconductor device according to the fifth embodiment is the same as the planar structure of the first embodiment shown in FIG.
  • the semiconductor device according to the fifth embodiment differs from the semiconductor device according to the second embodiment in that a portion of the interlayer insulating film 17 which is sandwiched between the first semiconductor layer 15 and the second semiconductor layer 16 is a capacitive component. It is a point to be an area.
  • FIG. 7 is a cross-sectional view showing a cross-sectional structure taken along the line B-B 'of FIG. 1 in the semiconductor device according to the fifth embodiment.
  • the distance between the first semiconductor layer 15 under the anode metal wire 6 and the second semiconductor layer 16 under the cathode metal wire 7 is narrowed to make the space between the first semiconductor layer 15 and the second semiconductor layer 16
  • a capacitor C10 can be formed in which the interlayer insulating film 17 is the capacitance component region.
  • the distance between the first semiconductor layer 15 and the second semiconductor layer 16 may be, for example, about 0.5 ⁇ m.
  • FIG. 8 is a cross-sectional view showing another example of the cross-sectional structure taken along the line B-B 'of FIG. 1 in the semiconductor device according to the fifth embodiment.
  • An interlayer insulating film 17 is formed so as to leave a recess between the first semiconductor layer 15 and the second semiconductor layer 16. Then, by forming the anode metal wire 6 so as to fill the concave portion of the interlayer insulating film 17, a capacitor C11 having the interlayer insulating film 17 between the anode metal wire 6 and the second semiconductor layer 16 as a capacitance component region is obtained. It can be formed.
  • the capacitance component region can be formed without reducing the area of the active region 8, and the electrostatic withstand capability of the temperature detection diode 1 can be improved.
  • FIGS. 9 and 10 are cross-sectional views showing the structure of the semiconductor device according to the sixth embodiment of the present invention.
  • the semiconductor device according to the sixth embodiment is a modification of the semiconductor device according to the second embodiment.
  • the planar structure of the semiconductor device according to the sixth embodiment is the same as the planar structure of the first embodiment shown in FIG.
  • the semiconductor device according to the sixth embodiment is different from the semiconductor device according to the second embodiment in that the conductive layer 14 is divided into a plurality of parts by the second insulating film 13 penetrating in the thickness direction.
  • FIG. 9 is a cross-sectional view showing a cross-sectional structure of the temperature detection diode 1 taken along the line AA 'in FIG. 1 in the semiconductor device according to the sixth embodiment.
  • Conductive layer 14 is divided into conductive layer 14 a and conductive layer 14 b for each conductive layer (p + -type layer 111 and n + -type layer 112) of temperature detection diode 1 formed via second insulating film 13. .
  • the conductive layer 14 is a conductive layer facing the p + -type layer 111 via the second insulating film 13, and a conductive layer facing the n + -type layer 112 via the second insulating film 13.
  • the layer 14b is a cross-sectional view showing a cross-sectional structure of the temperature detection diode 1 taken along the line AA 'in FIG. 1 in the semiconductor device according to the sixth embodiment.
  • Conductive layer 14 is divided into conductive layer 14 a and conductive layer 14 b for each conductive layer (p + -type
  • the second insulating film 13 is embedded between the divided conductive layer 14 a and the conductive layer 14 b. Thereby, the capacitor C12 can be formed in which the second insulating film 13 between the conductive layer 14a and the conductive layer 14b is a capacitance component region.
  • FIG. 10 is a cross-sectional view showing a cross-sectional structure taken along line B-B 'in FIG. 1 in the semiconductor device according to the sixth embodiment.
  • the conductive layer 14 is divided into a conductive layer 14 a on the side of the first semiconductor layer 15 and a conductive layer 14 b on the side of the second semiconductor layer 16 formed via the second insulating film 13. That is, the conductive layer 14 a facing the first semiconductor layer 15 via the second insulating film 13 and the conductive layer 14 b facing the second semiconductor layer 16 via the second insulating film 13 are disposed. .
  • the second insulating film 13 is embedded between the divided conductive layer 14 a and the conductive layer 14 b.
  • a capacitor C13 can be formed in which the second insulating film 13 between the divided conductive layer 14a and the conductive layer 14b is used as a capacitance component region.
  • Reference symbols C3a and C3b denote capacitors in which the first insulating film 12 between the conductive layers 14a and 14b and the first semiconductor region 10 is a capacitance component region.
  • the conductive layer 14 has a portion facing the conductive type layer for each conductive type layer constituting the element disposed on the upper surface of the conductive layer 14 with the second insulating film 13 interposed therebetween.
  • the protection diode 21 between the gate G and the source S described in the third embodiment or the protection diode 22 between the gate G and the drain D described in the fourth embodiment may be divided. Can also be applied.
  • FIG. 11 is an explanatory view showing the structure of the semiconductor device according to the seventh embodiment of the present invention.
  • the semiconductor device according to the seventh embodiment is a modification of the third embodiment.
  • the planar structure of the semiconductor device according to the seventh embodiment is the same as the planar structure of the first embodiment shown in FIG.
  • the semiconductor device according to the seventh embodiment differs from the semiconductor device according to the third embodiment in that the second diode 13 is disposed by the second insulating film 13 penetrating the conductive layer 14 in the thickness direction. It is the point divided into the layer 14a and the conductive layer 14b in which the protective diode 21 is not disposed.
  • FIG. 11A is a cross-sectional view showing a cross-sectional structure taken along line C-C 'in FIG. 1 in the semiconductor device according to the seventh embodiment.
  • FIG. 11 (b) is an equivalent circuit diagram of FIG. 11 (a).
  • the conductive layer 14 is separated like the conductive layers 14a and 14b in the figure.
  • a second insulating film 13 which is an oxide film having a thickness equal to or larger than the thickness of the gate insulating film 32 is formed on the upper surface of the separated one conductive layer 14 a, and a protective diode is further formed on the upper surface of the second insulating film 13. 21 are formed.
  • the other conductive layer 14 b is connected to the source electrode 34.
  • the conductive layer 14 a is electrically insulated from the gate electrode 33, the source electrode 34, the drain electrode 35, the anode electrode, and the cathode electrode by the interlayer insulating film 17 and the second insulating film 13.
  • a capacitor C14 can be formed in which the interlayer insulating film 17 between the conductive layer 14a and the conductive layer 14b is a capacitance component region.
  • FIG. 12 and 14 are cross-sectional views showing the structure of the semiconductor device according to the eighth embodiment of the present invention.
  • FIG. 13 is a circuit diagram showing a circuit configuration of a semiconductor device according to an eighth embodiment of the present invention.
  • the planar structure of the semiconductor device according to the eighth embodiment is the same as the planar structure of the first embodiment shown in FIG. 12 is a cross-sectional view showing a cross-sectional structure taken along the line AA 'in FIG. 1 in the semiconductor device according to the eighth embodiment.
  • FIG. 13 is an equivalent circuit diagram of FIG.
  • FIG. 14 is a cross-sectional view showing a cross-sectional structure taken along line BB ′ of FIG.
  • the semiconductor device according to the eighth embodiment of the present invention is different from the semiconductor device according to the second embodiment of the present invention in that the first insulating film 12 is not provided with the conductive layer 14 and the second insulating film 13.
  • the temperature detection diode 1, the anode metal wire 6 and the cathode metal wire 7 are formed on the top surface.
  • an n -- type first semiconductor layer 9 to be a drift region of MOSFET 51 is formed on the first main surface side of semiconductor substrate 100.
  • a p-type first semiconductor region 10 to be a base region of the MOSFET 51 is formed in the surface layer of the first semiconductor layer 9.
  • An n + -type drain region 38 is formed on the second main surface side of the semiconductor substrate 100.
  • a drain electrode 37 is formed on the surface of the drain region 38.
  • a trench 31 which penetrates the first semiconductor region 10 from the first main surface of the semiconductor substrate 100 and reaches the first semiconductor layer 9 is formed.
  • a gate insulating film 32 is formed along the inner wall of the trench 31.
  • the gate electrode 33 is embedded in the trench 31 via the gate insulating film 32.
  • the gate insulating film 32 is made of an oxide film.
  • the gate electrode 33 is made of polycrystalline silicon doped with an impurity and is covered with an interlayer insulating film 17.
  • An n + -type second semiconductor region 11 serving as a source region is formed adjacent to the sidewall of trench 31.
  • a source electrode 34 is in contact with the second semiconductor region 11 and the first semiconductor region 10.
  • a first insulating film 12 is formed on the first semiconductor region 10.
  • the temperature detection diode 1 is formed of polycrystalline silicon on the upper surface of the first insulating film 12.
  • the first insulating film 12 is made of an oxide film.
  • the thickness of the first insulating film 12 is, for example, equal to or greater than the thickness of the gate insulating film 32 in terms of voltage breakdown due to static electricity or overvoltage.
  • the temperature detection diode 1 is configured by connecting in series a plurality of Zener diodes each composed of ap + -type layer 111 and an n + -type layer 112.
  • the p + -type layer 111 is made of, for example, polycrystalline silicon doped with boron.
  • the n + -type layer 112 is made of, for example, polycrystalline silicon doped with arsenic or phosphorus.
  • a first insulating film which is an oxide film having a thickness greater than that of the gate insulating film 32 on the first semiconductor region 10.
  • a film 12 is formed.
  • a first semiconductor layer 15 is formed on the top surface of the first insulating film 12.
  • a first insulation which is an oxide film having a thickness greater than the thickness of the gate insulation film 32 on the first semiconductor region 10
  • a film 12 is formed in the lower part of the cathode metal wire 7 connecting the temperature detection diode 1 and the cathode electrode pad 4.
  • a second semiconductor layer 16 is formed on the top surface of the first insulating film 12.
  • the first semiconductor layer 15 and the second semiconductor layer 16 are made of polycrystalline silicon doped with an impurity.
  • the thickness of the first semiconductor layer 15 and the second semiconductor layer 16 is, for example, about 0.5 ⁇ m to 1 ⁇ m.
  • the steps of formation of polycrystalline silicon for forming the first semiconductor layer 15 and the second semiconductor layer 16, ion implantation and thermal diffusion are performed in the same steps as the formation of the temperature detection diode 1.
  • the conductivity type of the first semiconductor layer 15 and the second semiconductor layer 16 may be either p-type or n-type.
  • As an impurity to be doped to polycrystalline silicon for example, boron can be used in the case of p-type, and arsenic or phosphorus can be used in the case of n-type.
  • the first semiconductor layer 15 under the anode metal wire 6 and the second semiconductor layer 16 under the cathode metal wire 7 are formed on the same first semiconductor region 10 and the first insulating film 12. . Further, the temperature detection diode 1, the first semiconductor layer 15 under the anode metal wire 6, and the second semiconductor layer 16 under the cathode metal wire 7 also have the same first semiconductor region 10 and first insulating film. It is formed on twelve.
  • Capacitors C41 (C41a to C41j) can be formed in which the first insulating film 12 between the semiconductor region 10 and the temperature detection diode 1 is used as a capacitance component region.
  • the first semiconductor film 10 is stacked on the first semiconductor region 10, and the first semiconductor layer 15 is provided on the upper surface of the first insulating film 12, whereby the first semiconductor film is formed under the anode metal wire 6.
  • a capacitor C42 can be formed in which the first insulating film 12 between the region 10 and the first semiconductor layer 15 is used as a capacitance component region.
  • the first semiconductor region is provided below the cathode metal wire 7.
  • a capacitor C43 in which the first insulating film 12 between 10 and the second semiconductor layer 16 is a capacitance component region can be formed.
  • the first insulating film 12 can be formed. Although it can be made into a capacity
  • a step of covering the first main surface side of the semiconductor substrate 100 with the interlayer insulating film 17 and etching the interlayer insulating film 17 is performed.
  • first semiconductor layer 15 and the second semiconductor layer 16 are not formed on the upper surface of the first insulating film 12
  • etching residue or damage to the surface of the first insulating film 12 by the step of etching the interlayer insulating film 17. Will occur. This causes variations in the thickness of the first insulating film 12 and variations in the capacitance component region.
  • the capacitor C42 and the capacitor C43 can be formed.
  • the capacitances of the capacitors C41, C42 and C43 having the first insulating film 12 as a capacitance component region may be adjusted to the required electrostatic withstand capacity by changing the thickness of the first insulating film 12 it can.
  • the capacitance is required to be about 90 pF, so the thickness of the first insulating film 12 is more than the thickness of the gate insulating film 32 to 1000 ⁇ . It is desirable that the thickness is up to.
  • the temperature detection diode can be used.
  • the electrostatic withstand capacity of the temperature detection diode 1 can be improved without increasing the area of the diode 1.
  • a capacitive component region is formed between the first semiconductor region 10 and the first semiconductor layer 15 and the second semiconductor layer 16 under the anode metal wire 6 and the cathode metal wire 7.
  • FIG. 15 is an explanatory view showing the structure of the semiconductor device according to the ninth embodiment of the present invention.
  • the planar structure of the semiconductor device according to the ninth embodiment is similar to that of the first embodiment shown in FIG.
  • FIG. 15 (a) is a cross-sectional view showing a cross-sectional structure taken along line CC 'in FIG. 1 in the semiconductor device according to the ninth embodiment.
  • FIG. 15 (b) is an equivalent circuit diagram of FIG. 15 (a).
  • the semiconductor device according to the ninth embodiment of the present invention is different from the semiconductor device according to the third embodiment of the present invention in that the first insulating film 12 is not provided with the conductive layer 14 and the second insulating film 13. The point is to form the protective diode 21 on the top surface.
  • an n ⁇ -type first semiconductor layer 9 to be a drift region of the MOSFET 51 is formed on the first main surface side of the semiconductor substrate 100.
  • a p-type first semiconductor region 10 to be a base region of the MOSFET 51 is formed in the surface layer of the first semiconductor layer 9.
  • An n + -type drain region 38 is formed on the second main surface side of the semiconductor substrate 100.
  • a drain electrode 37 is formed on the surface of the drain region 38.
  • a trench 31 which penetrates the first semiconductor region 10 from the first main surface of the semiconductor substrate 100 and reaches the first semiconductor layer 9 is formed.
  • a gate insulating film 32 is formed along the inner wall of the trench 31.
  • the gate electrode 33 is embedded via the gate insulating film 32.
  • the gate insulating film 32 is made of an oxide film.
  • the gate electrode 33 is made of polycrystalline silicon doped with an impurity and is covered with an interlayer insulating film 17.
  • An n + -type second semiconductor region 11 serving as a source region is formed adjacent to the sidewall of trench 31.
  • a source electrode 34 is in contact with the second semiconductor region 11 and the first semiconductor region 10.
  • the protective diode 21 is disposed between the source electrode 34 and the gate electrode pad 5. Under the protective diode 21, a first insulating film 12 is formed on the first semiconductor region 10.
  • the first insulating film 12 is made of an oxide film.
  • the thickness of the first insulating film 12 is, for example, equal to or greater than the thickness of the gate insulating film 32 in terms of voltage breakdown due to static electricity or overvoltage.
  • a protective diode 21 is formed of polycrystalline silicon on the top surface of the first insulating film 12. The protective diode 21 is connected between the gate G and the source S.
  • the protective diode 21 between the gate G and the source S is a multistage bidirectional zener diode composed of ap + -type layer 111 and an n + -type layer 112.
  • the p + -type layer 111 is made of, for example, polycrystalline silicon doped with boron.
  • the n + -type layer 112 is made of, for example, polycrystalline silicon doped with arsenic or phosphorus.
  • capacitors C44 (C44a to C44e) can be formed, with the first insulating film 12 between the first semiconductor region 10 and the protective diode 21 as a capacitance component region.
  • the capacitance of the capacitor C 44 having the first insulating film 12 as a capacitance component region can be adjusted to the required electrostatic withstand capacity by changing the thickness of the first insulating film 12. For example, when the electrostatic withstand voltage of the protective diode 21 is up to about 200 V, the capacitance is about 90 pF, so the thickness of the first insulating film 12 is from the thickness of the gate insulating film 32 to 1000 ⁇ . It is desirable that the thickness of the
  • a capacitive component region is formed between the first semiconductor region 10 below the protective diode 21 between the gate G and the source S and the protective diode 21.
  • FIG. 16 is an explanatory view showing a structure of a semiconductor device according to a tenth embodiment of the present invention.
  • the planar structure of the semiconductor device according to the tenth embodiment is the same as the planar structure of the first embodiment shown in FIG.
  • FIG. 16A is a cross-sectional view showing a cross-sectional structure taken along line DD 'in FIG. 1 in the semiconductor device according to the tenth embodiment.
  • FIG. 16 (b) is an equivalent circuit diagram of FIG. 16 (a).
  • the semiconductor device according to the tenth embodiment of the present invention is different from the semiconductor device according to the fourth embodiment of the present invention in that the first insulating film 12 is not provided with the conductive layer 14 and the second insulating film 13. The point is to form a protective diode 22 on the top surface.
  • an n ⁇ -type first semiconductor layer 9 to be a drift region of the MOSFET 51 is formed on the first main surface side of the semiconductor substrate 100.
  • a p-type first semiconductor region 10 to be a base region of the MOSFET 51 is formed in the first semiconductor layer 9 on the gate electrode pad 5 side.
  • An n + -type drain region 36 is formed on the surface layer of the first semiconductor layer 9 on the drain electrode 35 side.
  • the drain region 38 is formed on the second main surface side of the semiconductor substrate 100.
  • a drain electrode 37 is formed on the surface of the drain region 38.
  • the protective diode 22 is disposed between the gate electrode pad 5 and the drain electrode 35.
  • a first insulating film 12 is formed on the first main surface of the semiconductor substrate 100 so as to straddle the first semiconductor region 10 on the gate electrode pad 5 side and the drain region 36 on the drain electrode 35 side.
  • a protective diode 22 is formed of polycrystalline silicon on the top surface of the first insulating film 12.
  • the protective diode 22 is connected between the gate G and the drain D.
  • the first insulating film 12 is made of an oxide film.
  • the thickness of the first insulating film 12 is, for example, equal to or greater than the thickness of the gate insulating film 32 in terms of voltage breakdown due to static electricity or overvoltage.
  • the protective diode 22 connected between the gate G and the drain D is a multistage bidirectional Zener diode composed of the p + -type layer 111 and the n + -type layer 112.
  • the p + -type layer 111 is made of, for example, polycrystalline silicon doped with boron.
  • the n + -type layer 112 is made of, for example, polycrystalline silicon doped with arsenic or phosphorus.
  • capacitors C45 (C45a to C45e) can be formed, with the first insulating film 12 between the semiconductor substrate 100 and the protective diode 22 as a capacitance component region.
  • the capacitance of the capacitor C 45 having the first insulating film 12 as a capacitance component region can be adjusted to the required electrostatic withstand capacity by changing the thickness of the first insulating film 12.
  • the electrostatic capacity is required to be about 90 pF, so the thickness of the first insulating film 12 is from the thickness of the gate insulating film 32 to 1000 ⁇ . It is desirable that the thickness of the
  • the capacitance component region is formed between the semiconductor substrate 100 under the protection diode 22 between the gate G and the drain D and the protection diode 22.
  • the electrostatic withstand voltage of the protective diode 22 can be improved without increasing the area of the protective diode 22.
  • FIG. 17 is a cross-sectional view showing the structure of the semiconductor device according to the eleventh embodiment of the present invention.
  • the planar structure of the semiconductor device according to the eleventh embodiment is the same as the planar structure of the first embodiment shown in FIG.
  • FIG. 17 shows a cross-sectional structure taken along the line BB 'in FIG. 1 in the semiconductor device according to the eleventh embodiment.
  • the semiconductor device according to the eleventh embodiment is a modification of the semiconductor device according to the eighth embodiment.
  • the semiconductor device according to the eleventh embodiment differs from the semiconductor device according to the eighth embodiment in that the portion of the interlayer insulating film 17 sandwiched between the first semiconductor layer 15 and the second semiconductor layer 16 is a capacitive component. It is a point to be an area.
  • the distance between the first semiconductor layer 15 under the anode metal wire 6 and the second semiconductor layer 16 under the cathode metal wire 7 is narrowed to form the first semiconductor layer 15 and the first semiconductor layer 15.
  • a capacitor C46 can be formed in which the interlayer insulating film 17 between the two semiconductor layers 16 is used as a capacitance component region.
  • the distance between the first semiconductor layer 15 and the second semiconductor layer 16 may be, for example, about 0.5 ⁇ m.
  • the capacitance component region can be formed without reducing the area of the active region 8, and the electrostatic capacity of the temperature detection diode 1 can be improved.
  • Embodiment 12 A method of manufacturing a semiconductor device according to the twelfth embodiment of the present invention will be described.
  • FIG. 18 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a twelfth embodiment of the present invention.
  • a method of manufacturing the protective diode 21 between the gate G and the source S in the third embodiment will be exemplified.
  • the first main region to the first semiconductor region 10 of the semiconductor substrate 100 is formed.
  • the first insulating film 12 is formed on the surface of the semiconductor substrate 100 (the first main surface of the semiconductor substrate 100 and the inner wall of the trench 31) by thermal oxidation.
  • the first insulating film 12 formed along the inner wall of the trench 31 becomes the gate insulating film 32. That is, the first insulating film 12 is formed in the same step as the film forming step of the gate insulating film 32.
  • polycrystalline silicon to be the conductive layer 14 is formed on the first insulating film 12 while being doped with an n-type impurity by a CVD (Chemical Vapor Deposition) method.
  • the impurity concentration of the conductive layer 14 is, eg, 4 ⁇ 10 20 cm ⁇ 3 to 5 ⁇ 10 20 cm ⁇ 3 .
  • the conductive layer 14 buried inside the trench 31 becomes the gate electrode 33. That is, the conductive layer 14 is formed in the same step as the film formation step of polycrystalline silicon for forming the gate electrode 33.
  • the conductive layer 14 is patterned to form the gate electrode 33 in the trench 31 and the conductive layer 14 on the first insulating film 12.
  • the thickness of the conductive layer 14 is, eg, 0.5 ⁇ m.
  • the second insulating film 13 is formed on the entire surface of the conductive layer 14 by the thermal oxidation or the CVD method so as to have a thickness equal to or larger than the thickness of the gate insulating film 32.
  • the thickness of the second insulating film 13 is preferably a thickness of not less than the thickness of the gate insulating film 32 to a thickness of 1000 ⁇ .
  • a semiconductor layer 18 which is non-doped polycrystalline silicon for forming the protective diode 21 is formed on the second insulating film 13 to a thickness of 0.5 ⁇ m to 1 ⁇ m by CVD and patterned. .
  • ion implantation of p-type impurities and ion implantation of n-type impurities are selectively sequentially performed on the semiconductor layer 18, and then activation treatment is performed to obtain p + ions.
  • a protective diode 21 composed of the mold layer 111 and the n + -type layer 112 is formed.
  • the ion implantation of the p-type impurity and the ion implantation of the n-type impurity are sequentially performed using a mask formed by patterning a resist (not shown) formed on the semiconductor layer 18 into a predetermined pattern.
  • the n-type impurity is ion-implanted, the n-type impurity is ion-implanted into the first semiconductor region 10 of the active region 8 simultaneously to form the second semiconductor region 11 in the surface layer of the first semiconductor region 10.
  • the n-type ion implantation is performed using, for example, arsenic as a dopant, and the impurity concentration is set to, for example, about 0.5 ⁇ 10 20 cm ⁇ 3 to 2.5 ⁇ 10 20 cm ⁇ 3 .
  • the p-type ion implantation is performed using, for example, boron as a dopant, and the impurity concentration is set to, for example, about 0.5 ⁇ 10 20 cm ⁇ 3 to 2.5 ⁇ 10 20 cm ⁇ 3 .
  • the impurity concentration of the second semiconductor region 11 is, eg, about 0.5 ⁇ 10 20 cm ⁇ 3 to 2.5 ⁇ 10 20 cm ⁇ 3
  • the dopant is, eg, arsenic.
  • the interlayer insulating film 17 is formed on the first main surface side of the semiconductor substrate 100, and the interlayer insulating film 17 is patterned.
  • the conductive layer 14 is electrically insulated by the interlayer insulating film 17 and the second insulating film 13 from the gate electrode 33 and each electrode formed in a later step.
  • the remaining element structure is formed on the first main surface side of the semiconductor substrate 100 by a general method, and a drain region and a drain electrode are formed on the second main surface side of the semiconductor substrate 100, as shown in FIG.
  • the semiconductor device shown is completed.
  • the case where the protective diode 21 is formed is described as an example, but the temperature detection diode 1 and the protective diode between the gate G and the drain D are described. It is applicable also to 22 manufacturing methods.
  • the first insulating film 12 is used as the gate insulating film 32, and polycrystalline silicon forming the gate electrode 33 is used as the conductive layer 14. Can be reduced.
  • FIG. 19 is a cross-sectional view showing a method of manufacturing the semiconductor device according to the thirteenth embodiment of the present invention.
  • a method of manufacturing a lower portion of an anode metal wire 6 and a cathode metal wire 7 connecting the temperature detection diode 1 to the anode electrode pad 3 and the cathode electrode pad 4 of the second embodiment will be described as an example.
  • the first main region to the first semiconductor region 10 of the semiconductor substrate 100 is formed on the semiconductor substrate 100 in which the first semiconductor region 10 is formed in the surface layer of the first semiconductor layer 9 by diffusion.
  • the first insulating film 12 is formed on the surface of the semiconductor substrate 100 (the first main surface of the semiconductor substrate 100 and the inner wall of the trench 31) by thermal oxidation.
  • the first insulating film 12 formed along the inner wall of the trench 31 becomes the gate insulating film 32. That is, the first insulating film 12 is formed in the same step as the film forming step of the gate insulating film 32.
  • polycrystalline silicon to be the conductive layer 14 is formed on the first insulating film 12 while being doped with n-type impurities by the CVD method.
  • the impurity concentration of the conductive layer 14 is, eg, 4 ⁇ 10 20 cm ⁇ 3 to 5 ⁇ 10 20 cm ⁇ 3 .
  • the conductive layer 14 buried inside the trench 31 becomes the gate electrode 33. That is, the conductive layer 14 is formed in the same step as the film formation step of polycrystalline silicon for forming the gate electrode 33.
  • the conductive layer 14 is patterned to form the gate electrode 33 in the trench 31 and the conductive layer 14 on the first insulating film 12.
  • the thickness of the conductive layer 14 is, eg, 0.5 ⁇ m to 1 ⁇ m.
  • a second insulating film 13 is formed on the entire surface of the conductive layer 14 with a thickness equal to or greater than that of the gate insulating film 32 by thermal oxidation or CVD.
  • the thickness of the second insulating film 13 is desirably equal to or more than the thickness of the gate insulating film 32 and to a thickness of 1000 ⁇ .
  • a semiconductor layer which is non-doped polycrystalline silicon for forming the first semiconductor layer 15 and the second semiconductor layer 16 is formed on the second insulating film 13 by the CVD method and patterned.
  • the thickness of the first semiconductor layer 15 and the second semiconductor layer 16 is, eg, 0.5 ⁇ m to 1 ⁇ m.
  • the first semiconductor layer 15 and the second semiconductor layer 16 selectively perform ion implantation of p-type impurities and ion implantation of n-type impurities in the semiconductor layer sequentially, and then perform activation treatment. Make it a predetermined conductivity type.
  • the ion implantation of the p-type impurity and the n-type impurity for forming the first semiconductor layer 15 and the second semiconductor layer 16 respectively pattern a resist (not shown) formed on the non-doped semiconductor layer into a predetermined pattern Perform in order using the resulting masks. Then, at the time of ion implantation of n-type impurity ions, ion implantation is simultaneously performed on the first semiconductor region 10 of the active region 8 to form the second semiconductor region 11 in the surface layer of the first semiconductor region 10.
  • the n-type ion implantation is performed using, for example, arsenic as a dopant, and the impurity concentration is set to about 0.5 ⁇ 10 20 cm ⁇ 3 to 2.5 ⁇ 10 20 cm ⁇ 3 , for example.
  • the p-type ion implantation is performed using boron at an impurity concentration of about 0.5 to 2.5 ⁇ 10 20 cm ⁇ 3 .
  • the interlayer insulating film 17 is formed on the first main surface side of the semiconductor substrate 100, and the interlayer insulating film 17 is patterned.
  • the conductive layer 14 is electrically insulated from the gate electrode 33 and each electrode formed in a later step by the interlayer insulating film 17 and the second insulating film.
  • the remaining element structure is formed on the first main surface side of the semiconductor substrate 100 by a general method, and the drain region and the drain electrode are formed on the second main surface side of the semiconductor substrate 100, as shown in FIG. The semiconductor device shown is completed.
  • the first semiconductor layer 15 under the anode metal wire 6 and the second semiconductor layer 16 under the cathode metal wire 7 are formed simultaneously with the temperature detection diode 1. Therefore, the first insulating film 12, the conductive layer 14 and the second insulating film 13 under the anode metal wire 6 and the cathode metal wire 7 are respectively the first insulation in the process of forming the temperature detection diode 1.
  • the film 12, the conductive layer 14, and the second insulating film 13 are simultaneously formed.
  • the non-doped polycrystalline silicon semiconductor layer for forming the first semiconductor layer 15 and the second semiconductor layer 16 is simultaneously formed with the non-doped polycrystalline silicon semiconductor layer for forming the temperature detection diode 1. It is formed.
  • the first insulating film 12 is used as the gate insulating film 32, and the polycrystalline silicon forming the gate electrode 33 is used as the conductive layer 14. Can be reduced.
  • the process of forming the conductive layer 14 and the second insulating film 13 may be omitted. Thereby, between the temperature detection diode 1 and the semiconductor substrate 100, between the protection diodes 21 and 22 and the semiconductor substrate 100, and between the first semiconductor layer 15 under the anode metal wiring 6 and the semiconductor substrate 100. Alternatively, a capacitance component region is formed between the second semiconductor layer 16 under the cathode metal wire 7 and the semiconductor substrate 100.
  • the protective diodes 21 and 22 and the conductive layer 14 are disposed between the temperature detection diode 1 and the conductive layer 14. Between the first semiconductor layer 15 and the conductive layer 14 in the lower part of the anode metal wire 6 and between the second semiconductor layer 16 and the conductive layer 14 in the lower part of the cathode metal wire 7. An area is formed. Furthermore, since the capacitance component region can be formed between the conductive layer 14 and the semiconductor substrate 100, the electrostatic withstand capability of the temperature detection diode 1 and the protection diodes 21, 22 is improved as compared with the eighth to eleventh embodiments. Do. Further, since the conductive layer 14 is electrically insulated from the gate electrode 33, the source electrode 34, the drain electrode 35, the anode electrode, and the cathode electrode, the adverse effect of the surge voltage applied to each electrode can be avoided.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • the present invention similarly applies the first conductivity type to p-type and the second conductivity type to n-type. It holds.
  • the semiconductor device according to the present invention and the method of manufacturing the same are useful for a MOS semiconductor device provided with a temperature detection diode and a protection diode.

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Abstract

　温度検出用ダイオード（１）の下部又は保護用のダイオード（２１，２２）の下部に容量成分領域を形成する。また、温度検出用ダイオード（１）とアノード電極パッド（３）とを接続するアノード金属配線（６）の下部、及び、温度検出用ダイオード（１）とカソード電極パッド（４）とを接続するカソード金属配線（７）の下部に容量成分領域を形成する。容量成分領域は、多結晶シリコン層間に挟まれた絶縁膜からなる。具体的には、半導体基板の第１主面上に、第１の絶縁膜、多結晶シリコンの導電層、第２の絶縁膜を順に積層し、第２の絶縁膜の上面に、多結晶シリコンの、温度検出用ダイオード（１）、保護用のダイオード（２１，２２）、アノード金属配線（６）又はカソード金属配線（７）を配置する。これにより、温度検出用ダイオード（１）又は保護用ダイオード（２１，２２）の静電耐量を向上させることができる。

Description

半導体装置及びその製造方法
　本発明はＭＯＳ型半導体素子と温度検出用ダイオード又は保護用ダイオードを備えた半導体装置及びその製造方法に関する。
　従来技術では、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などのＭＯＳ（金属－酸化膜－半導体からなる絶縁ゲート）型半導体素子の熱的破壊を防ぐため、過熱保護機能としてダイオードを備えることが公知である。具体的には、ＭＯＳ型半導体素子の過電圧保護として、ゲートとソースとの間やゲートとドレインとの間に複数のダイオード又は双方向のダイオードを備えることが行われている。
　このような温度検出用ダイオードを備えた従来のＭＯＳ型半導体装置には、温度検出用ダイオードに作用する高周波ノイズを低減するため、コンデンサが半導体基板の厚さ方向に重ねて形成され、温度検出用ダイオードに電気的に並列に接続されていることが開示されている（例えば、下記特許文献１参照。）。
　また、別のＭＯＳ型半導体装置として、温度検出用ダイオードの静電耐量を向上させるため、保護用のコンデンサやダイオードが同一基板上に形成され、温度検出用ダイオードに電気的に並列に接続されていることが開示されている（例えば、下記特許文献２、下記特許文献３参照。）。
　さらに、別のＭＯＳ型半導体装置として、温度検出用ダイオードの保護用ダイオードに静電気の放電などによって保護用ダイオードの降伏電圧を超える電圧が逆方向に印加されたときに特性変化や破損を防止するためのコンデンサを備えていることが開示されている（例えば、下記特許文献４参照。）。
　また、別のＭＯＳ型半導体装置として、温度検出用ダイオードの配置位置が温度検出用ダイオードの下部（温度検出用ダイオードよりも半導体基板側の部分）の拡散構造に制限されないようにするため、半導体基板上に絶縁膜を形成し、その絶縁膜上に導電層を形成し、さらにその上に絶縁膜を介して温度検出用ダイオードを形成し、温度検出用ダイオードを半導体基板から電気的に分離していることが開示されている（例えば、下記特許文献５参照。）。
　また、別のＭＯＳ型半導体装置として、半導体基板主面上に形成した絶縁膜上に、多結晶シリコンダイオードが絶縁膜を介して２層に形成され、多結晶シリコンダイオード間の絶縁膜を容量成分領域として備えた装置が開示されている（例えば、下記特許文献６参照。）。下記特許文献６では、コンデンサとしている絶縁膜は開口部を有し、絶縁膜上部の多結晶シリコンダイオードと絶縁膜下部の多結晶シリコンダイオードとを開口部で接続する。このように多結晶シリコンダイオードを２層に形成することで多結晶シリコンダイオードの占有面積の小型化を図り、かつコンデンサを半導体基板と電気的に絶縁することで安定した静電容量が得られる。
　また、別のＭＯＳ型半導体装置として、ゲートパッド内にストライプ状又は矩形状の複数のツェナーダイオード形成し、並列に接続して静電耐量を向上させた装置が開示されている（例えば、下記特許文献７参照。）。また、ＭＯＳ型半導体装置の製造方法としては、多結晶シリコンダイオード、コンデンサ及び抵抗を絶縁ゲート型半導体素子と同一半導体基板上に形成するときの工程数を低減するため、ゲート酸化膜とゲート酸化膜より厚い酸化膜とを形成し、その上に多結晶シリコン層を形成してゲート電極と、ダイオード、コンデンサ及び抵抗とをパターニングして形成する製造方法が開示されている（例えば、下記特許文献８参照。）。
　また、ＭＯＳ型半導体装置の別の製造方法として、温度検出用ダイオードと半導体基板との間の絶縁膜をゲート酸化膜と同じ工程で形成する方法が開示されている（例えば、下記特許文献９参照。）。
特許第４３２９８２９号公報 特開平７－２０２２２４号公報 特許第４７６５２５２号公報 特開２００７－３３５４７４号公報 特開２００５－２６２７９号公報 特開平６－４５６２０号公報 特開２００９－４３９５３号公報 特許第３４１３５６９号公報 特開２０１０－１２９７０７号公報
　従来のＭＯＳ型半導体装置では、図２０に示すようにＭＯＳ型半導体装置の温度が最も高温になる中央部付近に温度検出用ダイオード１が配置されている。図２０は、従来のＭＯＳ型半導体装置の構造を示す平面図である。図２１は、図２０の切断線Ａ－Ａ’における断面構造を示す断面図である。温度検出用ダイオード１、アノード電極パッド３及びカソード電極パッド４は、図２１に示すようにゲート絶縁膜３２に比べて厚い絶縁膜１９上に形成されている。温度検出用ダイオード１とアノード電極パッド３とを接続するアノード金属配線６や、温度検出用ダイオード１とカソード電極パッド４とを接続するカソード金属配線７も絶縁膜１９上に形成されている。これらＭＯＳ型半導体装置の構成部を絶縁膜１９上に形成する理由は、ゲート電極パッド５、ソース電極３４、アノード電極又はカソード電極に印加される静電気や過電圧により温度検出用ダイオード１や保護用ダイオード２１、２２の破壊を防ぐためである。
　しかしながら、温度検出用ダイオード１や保護用ダイオード２１、２２は静電耐量が低いという問題がある。温度検出用ダイオード１の静電耐量を向上させるには、温度検出用ダイオード１の保護用ダイオードを形成する、高抵抗を接続するなどの方法が取られている。しかし、温度検出用ダイオード１の保護用に大きなダイオードを形成した場合、漏れ電流が増加するという問題や、無効面積が増加することによりオン抵抗（オン電圧）が増加したり、素子面積（活性領域８の面積）が増加してコストアップになるという問題がある。
　また、ＭＯＳ型半導体素子のゲート電極３３とソース電極３４との間に形成された保護用ダイオード２１や、ＭＯＳ型半導体素子のゲート電極３３とドレイン電極３５との間に形成された保護用ダイオード２２は、ゲート電極パッド５に沿って形成されている。このため、保護用ダイオード２１、２２の静電容量を上げるには、保護用ダイオード２１、２２のｐｎ接合面積を大きくしなければならず、保護用ダイオード２１、２２の面積増加につながる。したがって、活性領域８の面積が減少してオン抵抗が増加するという問題がある。
　本発明は、上述した従来技術による問題点を解消するため、温度検出用ダイオード又は保護用ダイオードの静電耐量を向上させることができる半導体装置及びその製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、半導体基板の厚さ方向に電流を流す半導体素子と、前記半導体素子に接続されたダイオードと、を備えた半導体装置であって、次の特徴を有する。前記半導体基板の第１主面上に、第１の絶縁膜が形成されている。前記第１の絶縁膜上に導電層が形成されている。前記導電層上に第２の絶縁膜が形成されている。前記第２の絶縁膜上に形成された第１導電型層及び第２導電型層からなる前記ダイオードが配置されている。前記第１導電型層と前記導電層との間の前記第２の絶縁膜を第１の容量成分領域とする第１のコンデンサが形成されている。前記第２導電型層と前記導電層との間の前記第２の絶縁膜を第２の容量成分領域とする第２のコンデンサが形成されている。そして、前記導電層は電気的に絶縁されている。
　また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記半導体素子は、次の構成を備える。前記半導体基板の前記第１主面の表面層に、第１導電型の第１半導体層が形成されている。前記第１半導体層の前記第１主面側の表面層に、第２導電型の第１半導体領域が選択的に形成されている。前記第１半導体領域の前記第１主面側の表面層に、第１導電型の第２半導体領域が選択的に形成されている。前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上に、ゲート絶縁膜を介してゲート電極が形成されている。
　また、この発明にかかる半導体装置は、上述した発明において、前記導電層と前記半導体基板との間の前記第１の絶縁膜を第３の容量成分領域とする第３のコンデンサをさらに備えたことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記導電層は、前記第２の絶縁膜を介して前記第１導電型層と対向する第１導電層部と、前記第２の絶縁膜を介して前記第２導電型層と対向する第２導電層部と、に分割されている。前記第１導電層部と前記第２導電層部との間は、前記第２の絶縁膜で埋め込まれている。前記第１導電層部と前記第２導電層部との間に埋め込まれた前記第２の絶縁膜を第３の容量成分領域とする第３のコンデンサが形成されている。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第１導電層部と前記半導体基板との間の前記第１の絶縁膜を第４の容量成分領域とする第４のコンデンサが形成されている。前記第２導電層部と前記半導体基板との間の前記第１の絶縁膜を第５の容量成分領域とする第５のコンデンサが形成されている。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、半導体基板の厚さ方向に電流を流す半導体素子と、前記半導体素子の温度を検出する温度検出用ダイオードと、を備えた半導体装置であって、次の特徴を有する。前記半導体素子の活性領域内に、前記温度検出用ダイオードが配置されている。前記半導体基板の第１主面側に、前記温度検出用ダイオードのアノードに接続されるアノード金属配線が配置されている。前記半導体基板の前記第１主面側に、前記温度検出用ダイオードのカソードに接続されるカソード金属配線が配置されている。前記アノード金属配線及び前記カソード金属配線と前記半導体基板との間の、前記半導体基板の前記第１主面上に、第１の絶縁膜が形成されている。前記第１の絶縁膜上に導電層が形成されている。前記導電層上に第２の絶縁膜が形成されている。前記第２の絶縁膜と前記アノード金属配線との間に、前記アノード金属配線に接続された第１の半導体層が形成されている。前記第２の絶縁膜と前記カソード金属配線との間に、前記カソード金属配線に接続された第２の半導体層が形成されている。前記第１の半導体層と前記導電層との間の前記第２の絶縁膜を第１の容量成分領域とする第１のコンデンサが形成されている。前記第２の半導体層と前記導電層との間の前記第２の絶縁膜を第２の容量成分領域とする第２のコンデンサが形成されている。そして、前記導電層は電気的に絶縁されている。
　また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記半導体素子は、次の構成を有する。前記半導体基板の前記第１主面の表面層に、第１導電型の第１半導体層が形成されている。前記第１半導体層の前記第１主面側の表面層に、第２導電型の第１半導体領域が選択的に形成されている。前記第１半導体領域の前記第１主面側の表面層に、第１導電型の第２半導体領域が選択的に形成されている。前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上に、ゲート絶縁膜を介してゲート電極が形成されている。
　また、この発明にかかる半導体装置は、上述した発明において、前記導電層と前記半導体基板との間の前記第１の絶縁膜を第３の容量成分領域とする第３のコンデンサを備えたことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記導電層は、前記第２の絶縁膜を介して前記第１の半導体層と対向する第１導電層部と、前記第２の絶縁膜を介して前記第２の半導体層と対向する第２導電層部と、に分割されている。前記第１導電層部と前記第２導電層部との間は、前記第２の絶縁膜で埋め込まれている。前記第１導電層部と前記第２導電層部との間に埋め込まれた前記第２の絶縁膜を第３の容量成分領域とする第３のコンデンサが形成されている。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第１導電層部と前記半導体基板との間の前記第１の絶縁膜を第４の容量成分領域とする第４のコンデンサが形成されている。前記第２導電層部と前記半導体基板との間の前記第１の絶縁膜を第５の容量成分領域とする第５のコンデンサが形成されている。
　また、この発明にかかる半導体装置は、上述した発明において、前記ダイオードは、前記半導体素子の活性領域内に形成され、前記半導体素子の温度を検出する温度検出用ダイオードであることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極と接続されるゲート電極パッドと、前記第１半導体領域及び前記第２半導体領域に接続されるソース電極と、をさらに備える。そして、前記ダイオードは、前記ゲート電極パッドと前記ソース電極との間に形成された保護用ダイオードであることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極と接続されるゲート電極パッドと、前記第１半導体層の前記第１主面側の表面層に選択的に形成された第１導電型の第３半導体領域と、前記第３半導体領域に接続されるドレイン電極と、をさらに備える。そして、前記ダイオードは、前記ゲート電極パッドと前記ドレイン電極との間に形成された保護用ダイオードであることを特徴とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、上述した発明において、次の特徴を有する。まず、前記第１半導体領域上に前記ゲート絶縁膜及び前記第１の絶縁膜を形成する工程を行う。次に、前記ゲート絶縁膜上に多結晶シリコンからなる前記ゲート電極を形成するとともに、前記第１の絶縁膜上に多結晶シリコンからなる前記導電層を形成する工程を行う。次に、前記ゲート電極及び前記導電層をパターニングする工程を行う。次に、パターニング後の前記導電層上に前記第２の絶縁膜を形成する工程を行う。次に、前記第２の絶縁膜上に多結晶シリコンからなる第２半導体層を形成する工程を行う。次に、第１導電型不純物をイオン注入することにより、前記第２半導体層に選択的に前記ダイオードの前記第１導電型層を形成するとともに、前記第１半導体領域の前記第１主面側の表面層に前記半導体素子のソース領域となる前記第２半導体領域を形成する工程を行う。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、上述した発明において、次の特徴を有する。まず、前記第１半導体領域上に前記ゲート絶縁膜及び前記第１の絶縁膜を形成する工程を行う。次に、前記ゲート絶縁膜上に多結晶シリコンからなる前記ゲート電極を形成するとともに、前記第１の絶縁膜上に多結晶シリコンからなる前記導電層を形成する工程を行う。次に、前記ゲート電極及び前記導電層をパターニングする工程を行う。次に、パターニング後の前記導電層上に前記第２の絶縁膜を形成する工程を行う。次に、前記第２の絶縁膜上の前記アノード金属配線側に多結晶シリコンからなる前記第１の半導体層を形成するとともに、前記第２の絶縁膜上の前記カソード金属配線側に多結晶シリコンからなる前記第２の半導体層とを形成する工程を行う。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、半導体基板の厚さ方向に電流を流す絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子に接続されたダイオードと、を備えた半導体装置であって、次の特徴を有する。前記半導体基板の第１主面上に、前記絶縁ゲート型半導体素子のゲート絶縁膜の厚さ以上１０００Å以下の厚さの第１の絶縁膜が形成されている。前記第１の絶縁膜上に形成された第１導電型層及び第２導電型層からなる前記ダイオードが配置されている。前記第１導電型層と前記半導体基板との間の前記第１の絶縁膜を第１の容量成分領域とする第１のコンデンサが形成されている。前記第２導電型層と前記半導体基板との間の前記第１の絶縁膜を第２の容量成分領域とする第２のコンデンサが形成されている。
　また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記絶縁ゲート型半導体素子は、次の構成を有する。前記半導体基板の前記第１主面の表面層に、第１導電型の第１半導体層が形成されている。前記第１半導体層の前記第１主面側の表面層に、第２導電型の第１半導体領域が選択的に形成されている。前記第１半導体領域の表面層に、第１導電型の第２半導体領域が選択的に形成されている。前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上に、前記ゲート絶縁膜を介してゲート電極が形成されている。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、半導体基板の厚さ方向に電流を流す絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子の温度を検出する温度検出用ダイオードと、を備えた半導体装置であって、次の特徴を有する。前記絶縁ゲート型半導体素子の活性領域内に前記温度検出用ダイオードが配置されている。前記半導体基板の第１主面側に、前記温度検出用ダイオードのアノードに接続されるアノード金属配線が配置されている。前記半導体基板の前記第１主面側に、前記温度検出用ダイオードのカソードに接続されるカソード金属配線が配置されている。前記アノード金属配線及び前記カソード金属配線と前記半導体基板との間の、前記半導体基板の前記第１主面上に、前記絶縁ゲート型半導体素子のゲート絶縁膜の厚さ以上１０００Å以下までの厚さの第１の絶縁膜が形成されている。前記第１の絶縁膜と前記アノード金属配線との間に、前記アノード金属配線に接続された第１の半導体層が形成されている。前記第１の絶縁膜と前記カソード金属配線との間に、前記カソード金属配線に接続された第２の半導体層が形成されている。前記第１の半導体層と前記半導体基板との間の前記第１の絶縁膜を第１の容量成分領域とする第１のコンデンサが形成されている。前記第２の半導体層と前記半導体基板との間の前記第１の絶縁膜を第２の容量成分領域とする第２のコンデンサが形成されている。
　また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記絶縁ゲート型半導体素子は、次の構成を有する。前記半導体基板の前記第１主面の表面層に、第１導電型の第１半導体層が形成されている。前記第１半導体層の前記第１主面側の表面層に、第２導電型の第１半導体領域が選択的に形成されている。前記第１半導体領域の前記第１主面側の表面層に、第１導電型の第２半導体領域が選択的に形成されている。前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上に、前記ゲート絶縁膜を介してゲート電極が形成されている。
　また、この発明にかかる半導体装置は、上述した発明において、前記ダイオードは、前記絶縁ゲート型半導体素子の活性領域内に形成され、前記絶縁ゲート型半導体素子の温度を検出する温度検出用ダイオードであることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極と接続されるゲート電極パッドと、前記第１半導体領域及び前記第２半導体領域に接続されるソース電極と、をさらに備える。そして、前記ダイオードは、前記ゲート電極パッドと前記ソース電極との間に形成された保護用ダイオードであることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極と接続されるゲート電極パッドと、前記第１半導体層の前記第１主面側の表面層に選択的に形成された第１導電型の第３半導体領域と、前記第３半導体領域に接続されるドレイン電極と、をさらに備える。そして、前記ダイオードは、前記ゲート電極パッドと前記ドレイン電極との間に形成された保護用ダイオードであることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記温度検出用ダイオードは多結晶シリコンで形成されたことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記保護用ダイオードは多結晶シリコンで形成されたことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記導電層は多結晶シリコンで形成されたことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記温度検出用ダイオードはツェナーダイオードであることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記保護用ダイオードはツェナーダイオードであることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子はトレンチ型絶縁ゲート半導体素子であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記絶縁ゲート型半導体素子はトレンチ型絶縁ゲート半導体素子であることを特徴とする。
　本発明にかかる半導体装置及びその製造方法によれば、温度検出用ダイオードの下部、温度検出用ダイオードのアノード電極と接続されるアノード金属配線の下部、又は、温度検出用ダイオードのカソード電極と接続されるカソード金属配線の下部に容量成分領域を形成することにより、温度検出用ダイオードの静電耐量を向上させることができるという効果を奏する。また、本発明にかかる半導体装置及びその製造方法によれば、保護用ダイオードの下部容量成分領域を形成することにより、保護用ダイオードの静電耐量を向上させることができるという効果を奏する。
図１は、本発明の実施の形態１にかかる半導体装置の構造を示す説明図である。 図２は、本発明の実施の形態２にかかる半導体装置の構造を示す断面図である。 図３は、本発明の実施の形態２にかかる半導体装置の回路構成を示す回路図である。 図４は、本発明の実施の形態２にかかる半導体装置の構造を示す断面図である。 図５は、本発明の実施の形態３にかかる半導体装置の構造を示す説明図である。 図６は、本発明の実施の形態４にかかる半導体装置の構造を示す説明図である。 図７は、本発明の実施の形態５にかかる半導体装置の構造を示す断面図である。 図８は、本発明の実施の形態５にかかる半導体装置の構造の別の一例を示す断面図である。 図９は、本発明の実施の形態６にかかる半導体装置の構造を示す断面図である。 図１０は、本発明の実施の形態６にかかる半導体装置の構造を示す断面図である。 図１１は、本発明の実施の形態７にかかる半導体装置の構造を示す説明図である。 図１２は、本発明の実施の形態８にかかる半導体装置の構造を示す断面図である。 図１３は、本発明の実施の形態８にかかる半導体装置の回路構成を示す回路図である。 図１４は、本発明の実施の形態８にかかる半導体装置の構造を示す断面図である。 図１５は、本発明の実施の形態９にかかる半導体装置の構造を示す説明図である。 図１６は、本発明の実施の形態１０にかかる半導体装置の構造を示す説明図である。 図１７は、本発明の実施の形態１１にかかる半導体装置の構造を示す断面図である。 図１８は、本発明の実施の形態１２にかかる半導体装置の製造方法を示す断面図である。 図１９は、本発明の実施の形態１３にかかる半導体装置の製造方法を示す断面図である。 図２０は、従来のＭＯＳ型半導体装置の構造を示す平面図である。 図２１は、図２０の切断線Ａ－Ａ’における断面構造を示す断面図である。
　以下、本発明にかかる半導体装置及びその製造方法の好適な実施の形態を添付図面に基づいて詳細に説明する。本明細書及び添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋及び－は、それぞれそれが付されていない層や領域よりも高不純物濃度及び低不純物濃度であることを意味する。なお、以下の実施の形態の説明及び添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
　以下の各実施の形態では、ＭＯＳ型半導体素子としてＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を用いたものについて説明するが、ＭＯＳ型半導体素子は、ＭＯＳＦＥＴに限定されるものではなく、例えば、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などを適用することができる。
　なお、特許請求の範囲に記載の温度検出用ダイオード及び保護用ダイオードは、それぞれ温度検出用ダイオード１及び保護用ダイオード２を示している。
実施の形態１．
　本発明の実施の形態１にかかる半導体装置について説明する。図１は、本発明の実施の形態１にかかる半導体装置の構造を示す説明図である。図１（ａ）には本発明の実施の形態１にかかる半導体装置の構造を示す平面図を示し、図１（ｂ）には図１（ａ）の保護用ダイオード２１、２２の等価回路図を示す。
　図１（ａ）、１（ｂ）に示すように、実施の形態１にかかる半導体装置は、ＭＯＳＦＥＴ５１と、温度検出用ダイオード１と、保護用ダイオード２１、２２（保護用ダイオード２）と、を備える。温度検出用ダイオード１は、ＭＯＳＦＥＴ５１の温度を検出する機能を有する。保護用ダイオード２１は、ＭＯＳＦＥＴ５１のゲートＧとソースＳとの間に接続され、例えば静電気やサージ（過渡的な過電圧）による絶縁破壊を防止する機能を有する。保護用ダイオード２２は、ＭＯＳＦＥＴ５１のゲートＧとドレインＤとの間に接続され、例えば静電気やサージによる素子破壊を防止する機能を有する。
　温度検出用ダイオード１は、温度が最も高くなるＭＯＳＦＥＴ５１の活性領域８の中央部付近に形成される。活性領域８の、温度検出用ダイオード１、アノード金属配線６及びカソード金属配線７以外の部分を覆うように、ＭＯＳＦＥＴ５１のソース電極３４（ソースＳ）が配置されている。活性領域８の外周部には、温度検出用ダイオード１のアノードＡと接続されるアノード電極パッド３、温度検出用ダイオード１のカソードＫと接続されるカソード電極パッド４、及び、ＭＯＳＦＥＴ５１のゲートＧと接続されるゲート電極パッド５が形成されている。アノード電極パッド３、カソード電極パッド４及びゲート電極パッド５は、例えば、活性領域８の外周に沿うように配置される。ＭＯＳＦＥＴ５１のドレイン電極３５（ドレインＤ）は、ゲート電極パッド５よりも半導体装置の外周側に配置されている。
　温度検出用ダイオード１と、アノード電極パッド３及びカソード電極パッド４とは離れて配置されている。そして、温度検出用ダイオード１のアノードＡ（図１（ｂ））とアノード電極パッド３とは、アノード金属配線６によって接続されている。温度検出用ダイオード１のカソードＫとカソード電極パッド４とは、カソード金属配線７によって接続されている。アノード金属配線６及びカソード金属配線７は、それぞれ、例えば活性領域８の外周に沿うように、温度検出用ダイオード１からアノード電極パッド３及びカソード電極パッド４まで延びている。保護用ダイオード２１は、ゲート電極パッド５の半導体装置の内側（活性領域８の中央部側）に、ゲート電極パッド５、アノード電極パッド３、及びカソード電極パッド４に沿うように形成され、ゲート電極パッド５とソース電極３４とに接続されている。
　保護用ダイオード２２は、ゲート電極パッド５の半導体装置の外周側に沿うように形成され、ゲート電極パッド５とドレイン電極３５とに接続されている。アノード金属配線６の下部（アノード金属配線６よりも紙面奥行側に配置された図示省略する半導体基板側の部分）と、カソード金属配線７の下部（カソード金属配線７よりも半導体基板側の部分）とには、半導体層と、当該半導体層の下面（図示省略する半導体基板側の面）に接して設けられた温度検出用ダイオード１の静電耐量を向上させるための容量成分領域（不図示）とが形成される。
　また、温度検出用ダイオード１の下部（温度検出用ダイオード１よりも半導体基板側の部分）及び保護用ダイオード２１、２２の下部（保護用ダイオード２１、２２よりも半導体基板側の部分）にも容量成分領域（不図示）を形成し、活性領域８の面積を減少させることなく、温度検出用ダイオード１及び保護用ダイオード２１、２２の静電耐量を向上させることができる。なお、温度検出用ダイオード１、保護用ダイオード２１、２２は、それぞれ用途に応じて単独で形成しても良いし、又はこれらを組み合わせて形成しても良い。
　以上、説明したように、実施の形態１によれば、温度検出用ダイオード１とアノード電極パッド３を接続するアノード金属配線６の下部、及び、温度検出用ダイオード１とカソード電極パッド４とを接続するカソード金属配線７の下部に容量成分領域を形成することにより、温度検出用ダイオード１の静電耐量を向上させることができる。また、実施の形態１によれば、温度検出用ダイオード１及び保護用ダイオード２１、２２の下部に容量成分領域を形成することにより、活性領域８の面積を減少させることなく、温度検出用ダイオード１及び保護用ダイオード２１、２２の静電耐量を向上させることができる。
実施の形態２．
　本発明の実施の形態２にかかる半導体装置として、実施の形態１の温度検出用ダイオード１、アノード金属配線６及びカソード金属配線７について詳細に説明する。図２及び図４は、本発明の実施の形態２にかかる半導体装置の構造を示す断面図である。図３は、本発明の実施の形態２にかかる半導体装置の回路構成を示す回路図である。実施の形態２にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。図２は、図１（ａ）の切断線Ａ－Ａ’ における断面構造を示す断面図である。図３は、図２の等価回路図である。図４は、図１（ａ）の切断線Ｂ－Ｂ’ における断面構造を示す断面図である。
　図２～４に示すように、実施の形態２にかかる半導体装置において、半導体基板１００の第１主面側には、ＭＯＳＦＥＴ５１のドリフト領域となるｎ-型の第１半導体層９が形成されている。第１半導体層９の表面層（基板第１主面側の表面層、以下、単に表面層とする）に、ＭＯＳＦＥＴ５１のベース領域となるｐ型の第１半導体領域１０が形成されている。半導体基板１００の第２主面側にｎ+型のドレイン領域３８が形成されている。ドレイン領域３８の表面（半導体基板１００の第２主面）にドレイン電極３７が形成されている。
　オン状態のときに電流が流れる活性領域８には、半導体基板１００の第１主面から第１半導体領域１０を貫通して第１半導体層９に達するトレンチ３１が形成されている。トレンチ３１の内部には、トレンチ３１の内壁に沿ってゲート絶縁膜３２が形成されている。また、トレンチ３１の内部には、ゲート絶縁膜３２を介してゲート電極３３が埋め込まれている。ゲート絶縁膜３２は、酸化膜からなる。ゲート電極３３は、不純物（例えばｎ型不純物）がドープされた多結晶シリコンからなり層間絶縁膜１７で覆われている。トレンチ３１の側壁に隣接してソース領域となるｎ+型の第２半導体領域１１が形成されている。第２半導体領域１１及び第１半導体領域１０には、ソース電極３４がコンタクト（導通接続）している。
　温度検出用ダイオード１の下部（温度検出用ダイオード１よりも半導体基板１００側の部分）には、第１半導体領域１０上（すなわち、半導体基板１００の第１主面上）に第１の絶縁膜１２が形成される。第１の絶縁膜１２は、酸化膜からなる。第１の絶縁膜１２の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。第１の絶縁膜１２の上面（半導体基板１００側に対して反対側の表面）に、不純物がドープされた多結晶シリコンであるｎ+型の導電層１４が形成されている。導電層１４の上面に第２の絶縁膜１３が形成される。第２の絶縁膜１３の上面に、多結晶シリコンにより温度検出用ダイオード１が形成される。第２の絶縁膜１３は、酸化膜からなる。第２の絶縁膜１３の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。
　温度検出用ダイオード１は、ｐ+型層１１１とｎ+型層１１２とからなるツェナーダイオードを複数直列接続して構成されている。ｐ+型層１１１は、例えば、硼素（Ｂ）をドープした多結晶シリコンからなる。ｎ+型層１１２は、例えば、砒素（Ａｓ）やリン（Ｐ）をドープした多結晶シリコンからなる。
　アノード金属配線６は、温度検出用ダイオード１とアノード電極パッド３とを接続する。アノード金属配線６の下部（アノード金属配線６よりも半導体基板１００側の部分）には、第１半導体領域１０上にゲート絶縁膜３２の厚さ以上の厚さの酸化膜である第１の絶縁膜１２が形成される。第１の絶縁膜１２の上面には、多結晶シリコンである導電層１４が形成される。導電層１４の上面には、ゲート絶縁膜３２の厚さ以上の厚さの酸化膜である第２の絶縁膜１３が形成される。第２の絶縁膜１３の上面には、第１の半導体層１５が形成される。
　カソード金属配線７は、温度検出用ダイオード１とカソード電極パッド４の間を接続する。カソード金属配線７の下部（カソード金属配線７よりも半導体基板１００側の部分）には、第１半導体領域１０上にゲート絶縁膜３２の厚さ以上の厚さの酸化膜である第１の絶縁膜１２が形成される。第１の絶縁膜１２の上面には、多結晶シリコンである導電層１４が形成される。導電層１４の上面には、ゲート絶縁膜３２の厚さ以上の厚さの酸化膜である第２の絶縁膜１３が形成される。第２の絶縁膜１３の上面には、第２の半導体層１６が形成される。
　第１の半導体層１５及び第２の半導体層１６は、不純物がドープされた多結晶シリコンからなる。第１の半導体層１５及び第２の半導体層１６の厚さ（膜厚）は、例えば０．５μｍ～１μｍ程度である。第１の半導体層１５及び第２の半導体層１６を形成するための多結晶シリコンの形成、イオン注入及び熱拡散の工程は、温度検出用ダイオード１の形成と同じ工程で行われる。第１の半導体層１５及び第２の半導体層１６の導電型は、ｐ型、ｎ型のいずれの導電型であっても良い。多結晶シリコンにドープする不純物としては、多結晶シリコンを例えばｐ型とする場合は硼素を用い、ｎ型とする場合は砒素やリンを用いることができる。
　アノード金属配線６の下部の第１の半導体層１５、及びカソード金属配線７の下部の第２の半導体層１６は、同一の第１半導体領域１０、第１の絶縁膜１２、導電層１４及び第２の絶縁膜１３上に形成されている。
　また、温度検出用ダイオード１、アノード金属配線６の下部の第１の半導体層１５、及びカソード金属配線７の下部の第２の半導体層１６は、同一の第１半導体領域１０、第１の絶縁膜１２、導電層１４及び第２の絶縁膜１３上に形成されている。
　導電層１４は、例えば不純物濃度４×１０20ｃｍ-3～５×１０20ｃｍ-3でｎ型にドープされた多結晶シリコンである。導電層１４は、例えば、トレンチ３１の内部に設けられたゲート電極３３と同時に形成される。このため、導電層１４の厚さは、トレンチ３１の内部を埋め込むのに必要な厚さであれば良く、本発明の実施の形態２では例えば０．５μｍ程度であっても良い。
　なお、導電層１４は、層間絶縁膜１７及び第２の絶縁膜１３によって、ゲート電極３３、ソース電極３４、ドレイン電極３５、アノード電極及びカソード電極と電気的に絶縁されている。これにより、各電極に印加されるサージ電圧の悪影響が導電層１４に及ぶことを回避することができる。
　このように、第１半導体領域１０上に第１の絶縁膜１２、導電層１４及び第２の絶縁膜１３を積層し、第２の絶縁膜１３の上面に温度検出用ダイオード１を設けることにより、温度検出用ダイオード１と導電層１４との間の第２の絶縁膜１３を容量成分領域とするコンデンサＣ２（Ｃ２ａ～Ｃ２ｊ）を形成することができる。さらに、導電層１４と第１半導体領域１０との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ１（Ｃ１ａ～Ｃ１ｅ）を形成することができる。
　また、第１半導体領域１０上に第１の絶縁膜１２、導電層１４及び第２の絶縁膜１３を積層し、第２の絶縁膜１３の上面に第１の半導体層１５を設けることにより、アノード金属配線６の下部の第１の半導体層１５と導電層１４との間の第２の絶縁膜１３を容量成分領域とするコンデンサＣ４を形成することができる。また、第１半導体領域１０上に第１の絶縁膜１２、導電層１４及び第２の絶縁膜１３を積層し、第２の絶縁膜１３の上面に第２の半導体層１６を設けることにより、カソード金属配線７の下部の第２の半導体層１６と導電層１４との間の第２の絶縁膜１３を容量成分領域とするコンデンサＣ５を形成することができる。さらに、導電層１４と第１半導体領域１０との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ３を形成することができる。
　コンデンサＣ４及びコンデンサＣ５は、第２の絶縁膜１３の上面に第１の半導体層１５及び第２の半導体層１６を形成せずに、アノード金属配線６及びカソード金属配線７を直接形成しても第２の絶縁膜１３を容量成分領域とすることができるが、次の理由により好ましくない。アノード金属配線６及びカソード金属配線７を形成する前に、半導体基板１００の第１主面側を層間絶縁膜１７で覆い、層間絶縁膜１７をエッチングする工程を行う。第２の絶縁膜１３の上面に第１の半導体層１５及び第２の半導体層１６を形成しない場合、層間絶縁膜１７をエッチングする工程によって、第２の絶縁膜１３の表面にエッチング残渣やダメージが生じる。これにより、第２の絶縁膜１３の厚さにばらつきが生じ、容量成分領域のばらつきが発生するからである。
　このため、第２の絶縁膜１３の上面に第１の半導体層１５及び第２の半導体層１６を形成することで、層間絶縁膜１７のエッチングの影響を受けずに、安定した容量成分領域を有するコンデンサＣ４及びコンデンサＣ５を形成することができる。
　なお、第２の絶縁膜１３を容量成分領域とするコンデンサＣ２、コンデンサＣ４、コンデンサＣ５の容量は、第２の絶縁膜１３の厚さを変えることで必要とする静電耐量に調整することができる。
　例えば、温度検出用ダイオード１の静電耐圧が２００Ｖ程度までの場合は、静電容量が９０ｐＦ程度必要となるため、第２の絶縁膜１３の厚さは、ゲート絶縁膜３２の厚さ以上から１０００Åまでの厚さであることが望ましい。
　また、第１の絶縁膜１２の厚さはゲート絶縁膜３２の厚さ以上の厚さであれば良いが、導電層１４と第１半導体領域１０との間の第１の絶縁膜１２を容量成分領域として使用するためには、ゲート絶縁膜３２の厚さ以上から１０００Å程度の厚さとすることが望ましい。一方、第１の絶縁膜１２を容量成分領域として使用しない場合は、第１の絶縁膜１２の厚さの上限は特になく、第１の絶縁膜１２の厚さは、例えば半導体基板１００の第１主面（表面）上に形成される図示しないフィールド酸化膜と同じ厚さとすることができる。
　以上、説明したように、実施の形態２によれば、導電層１４と温度検出用ダイオード１との間に容量成分領域を形成することで、温度検出用ダイオード１の面積を増加させることなく、温度検出用ダイオード１の静電耐量を向上させることができる。また、実施の形態２によれば、温度検出用ダイオード１の下部の第１半導体領域１０と導電層１４との間に容量成分領域を形成することで、さらに温度検出用ダイオード１の静電耐量を向上させることができる。
　また、実施の形態２によれば、アノード金属配線６及びカソード金属配線７の下部の導電層１４と第１の半導体層１５及び第２の半導体層１６との間に容量成分領域を形成することで、活性領域８を減少させることなく、温度検出用ダイオード１の静電耐量を向上させることができる。また、実施の形態２によれば、アノード金属配線６及びカソード金属配線７の下部の導電層１４と第１半導体領域１０との間に容量成分領域を形成することで、さらに温度検出用ダイオード１の静電耐量を向上させることができる。
実施の形態３．
　本発明の実施の形態３にかかる半導体装置として、実施の形態１の保護用ダイオード２１について詳細に説明する。図５は、本発明の実施の形態３にかかる半導体装置の構造を示す説明図である。実施の形態３にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。図５（ａ）は、図１（ａ）の切断線Ｃ－Ｃ’における断面構造を示す断面図であり、図５（ｂ）は図５（ａ）の等価回路図である。
　図５に示すように、実施の形態３にかかる半導体装置において、半導体基板１００の第１主面側には、ＭＯＳＦＥＴ５１のドリフト領域となるｎ-型の第１半導体層９が形成されている。第１半導体層９の表面層には、ＭＯＳＦＥＴ５１のベース領域となるｐ型の第１半導体領域１０が形成されている。半導体基板１００の第２主面側にｎ+型のドレイン領域３８が形成されている。ドレイン領域３８の表面にドレイン電極３７が形成されている。
　活性領域８には、半導体基板１００の第１主面から第１半導体領域１０を貫通して第１半導体層９に達するトレンチ３１が形成されている。トレンチ３１の内部には、トレンチ３１の内壁に沿ってゲート絶縁膜３２が形成されている。また、トレンチ３１の内部には、ゲート絶縁膜３２を介してゲート電極３３が埋め込まれている。ゲート絶縁膜３２は、酸化膜からなる。ゲート電極３３は、不純物がドープされた多結晶シリコンからなり層間絶縁膜１７で覆われている。トレンチ３１の側壁に隣接してソース領域となるｎ+型の第２半導体領域１１が形成されている。第２半導体領域１１及び第１半導体領域１０には、ソース電極３４がコンタクトしている。
　保護用ダイオード２１は、ソース電極３４とゲート電極パッド５との間に配置されている。保護用ダイオード２１の下部には、第１半導体領域１０上に第１の絶縁膜１２が形成される。第１の絶縁膜１２は、酸化膜からなる。第１の絶縁膜１２の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。第１の絶縁膜１２の上面に不純物がドープされた多結晶シリコンであるｎ+型の導電層１４が形成される。導電層１４の上面に第２の絶縁膜１３が形成される。第２の絶縁膜１３の上面には、多結晶シリコンにより保護用ダイオード２１が形成される。保護用ダイオード２１は、ゲートＧ（ゲート電極パッド５）とソースＳ（ソース電極３４）との間に接続される。第２の絶縁膜１３は、酸化膜からなる。第２の絶縁膜１３の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。
　ゲートＧとソースＳとの間の保護用ダイオード２１は、ｐ+型層１１１とｎ+型層１１２とからなる多段の双方向ツェナーダイオードである。すなわち、保護用ダイオード２１は、ｐ+型層１１１とｎ+型層１１２とが並ぶ方向に、ｐ+型層１１１とｎ+型層１１２とが交互に繰り返し配置されてなる。保護用ダイオード２１の両端部はｎ+型層１１２であり、一方の端部のｎ+型層１１２がゲートＧに接続され、他方の端部のｎ+型層１１２がソースＳに接続されている。ｐ+型層１１１は、例えば、硼素をドープした多結晶シリコンからなる。ｎ+型層１１２は、例えば、砒素やリンをドープした多結晶シリコンからなる。
　導電層１４は、例えば不純物濃度４×１０20ｃｍ-3～５×１０20ｃｍ-3でｎ型にドープされた多結晶シリコンである。導電層１４は、例えば、トレンチ３１の内部に設けられたゲート電極３３と同時に形成される。このため、導電層１４の厚さは、トレンチ３１の内部を埋め込むのに必要な厚さであれば良く、本発明の実施の形態では例えば０．５μｍ程度であっても良い。
　なお、導電層１４は、層間絶縁膜１７及び第２の絶縁膜１３によって、ゲート電極３３、ソース電極３４、ドレイン電極３５、アノード電極及びカソード電極と電気的に絶縁されている。これにより、各電極に印加されるサージ電圧の悪影響が導電層１４に及ぶことを回避することができる。
　このように、第１半導体領域１０上に第１の絶縁膜１２、導電層１４及び第２の絶縁膜１３を積層し、第２の絶縁膜１３の上面に保護用ダイオード２１を設けることにより、保護用ダイオード２１と導電層１４との間の第２の絶縁膜１３を容量成分領域とするコンデンサＣ７（Ｃ７ａ～Ｃ７ｅ）を形成することができる。さらに、導電層１４と第１半導体領域１０との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ６を形成することができる。
　なお、第２の絶縁膜１３を容量成分領域とするコンデンサＣ７の容量は、第２の絶縁膜１３の厚さを変えることで必要とする静電耐量に調整することができる。例えば、保護用ダイオード２１の静電耐圧が２００Ｖ程度までの場合は、静電容量が９０ｐＦ程度必要となるため、第２の絶縁膜１３の厚さは、ゲート絶縁膜３２の厚さ以上から１０００Åまでの厚さであることが望ましい。
　また、第１の絶縁膜１２の厚さはゲート絶縁膜３２の厚さ以上の厚さであれば良いが、導電層１４と第１半導体領域１０との間の第１の絶縁膜１２を容量成分領域として使用するためには、ゲート絶縁膜３２の厚さ以上から１０００Å程度の厚さとすることが望ましい。一方、第１の絶縁膜１２を容量成分領域として使用しない場合は、第１の絶縁膜１２の厚さの上限は特になく、第１の絶縁膜１２の厚さは、例えば半導体基板１００の第１主面上に形成される図示しないフィールド酸化膜と同じ厚さとすることができる。
　以上、説明したように、実施の形態３によれば、導電層１４と保護用ダイオード２１との間に容量成分領域を形成することによって、保護用ダイオード２１の面積を増加させることなく、保護用ダイオード２１の静電耐量を向上させることができる。また、実施の形態３によれば、保護用ダイオード２１の下部の第１半導体領域１０と導電層１４との間に容量成分領域を形成することで、さらに保護用ダイオード２１の静電耐量を向上させることができる。
実施の形態４．
　本発明の実施の形態４にかかる半導体装置として、実施の形態１の保護用ダイオード２２について詳細に説明する。図６は、本発明の実施の形態４にかかる半導体装置の構造を示す説明図である。実施の形態４にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。図６（ａ）は、図１（ａ）の切断線Ｄ－Ｄ’ における断面構造を示す断面図であり、図６（ｂ）は図６（ａ）の等価回路図である。
　図６に示すように、実施の形態４にかかる半導体装置において、半導体基板１００の第１主面側には、ＭＯＳＦＥＴ５１のドリフト領域となるｎ-型の第１半導体層９が形成されている。ゲート電極パッド５側（内側）の第１半導体層９の表面層には、ＭＯＳＦＥＴ５１のベース領域となるｐ型の第１半導体領域１０が形成されている。ドレイン電極３５側（外周側）の第１半導体層９の表面層には、ｎ+型のドレイン領域３６が形成されている。半導体基板１００の第２主面側にｎ+型のドレイン領域３８が形成されている。ドレイン領域３８の表面にドレイン電極３７が形成されている。
　保護用ダイオード２２は、ゲート電極パッド５とドレイン電極３５の間に配置されている。半導体基板１００の第１主面上には、ゲート電極パッド５側の第１半導体領域１０とドレイン電極３５側のドレイン領域３６とにまたがるように第１の絶縁膜１２が形成される。第１の絶縁膜１２は、酸化膜からなる。第１の絶縁膜１２の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。第１の絶縁膜１２の上面に不純物がドープされた多結晶シリコンであるｎ+型の導電層１４が形成される。導電層１４の上面に第２の絶縁膜１３が形成される。第２の絶縁膜１３の上面には、多結晶シリコンにより保護用ダイオード２２が形成される。保護用ダイオード２２は、ゲートＧ（ゲート電極パッド５）とドレインＤ（ドレイン電極３５）との間に接続される。第２の絶縁膜１３は、酸化膜からなる。第２の絶縁膜１３の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。
　ゲートＧとドレインＤとの間の保護用ダイオード２２は、ｐ+型層１１１とｎ+型層１１２とからなる多段の双方向ツェナーダイオードである。すなわち、保護用ダイオード２２は、ｐ+型層１１１とｎ+型層１１２とが並ぶ方向に、ｐ+型層１１１とｎ+型層１１２とが交互に繰り返し配置されてなる。保護用ダイオード２２の両端部はｎ+型層１１２であり、一方の端部のｎ+型層１１２がゲートＧに接続され、他方の端部のｎ+型層１１２がドレインＤに接続されている。ｐ+型層１１１は、例えば、硼素をドープした多結晶シリコンからなる。ｎ+型層１１２は、例えば、砒素やリンをドープした多結晶シリコンからなる。
　導電層１４は、例えば不純物濃度４×１０20ｃｍ-3～５×１０20ｃｍ-3でｎ型にドープされた多結晶シリコンである。導電層１４は、例えば、トレンチ３１の内部に設けられたゲート電極３３と同時に形成される。このため、導電層１４の厚さは、トレンチ３１の内部を埋め込むのに必要な厚さであれば良く、本発明の実施の形態では例えば０．５μｍ程度であっても良い。
　なお、導電層１４は、層間絶縁膜１７及び第２の絶縁膜１３によって、ゲート電極３３、ソース電極３４、ドレイン電極３５、アノード電極及びカソード電極と電気的に絶縁されている。これにより、各電極に印加されるサージ電圧の悪影響が導電層１４に及ぶことを回避することができる。
　このように、第１半導体領域１０上に第１の絶縁膜１２、導電層１４及び第２の絶縁膜１３を積層し、第２の絶縁膜１３の上面に保護用ダイオード２２を設けることにより、保護用ダイオード２２と導電層１４との間の第２の絶縁膜１３を容量成分領域とするコンデンサＣ９（Ｃ９ａ～Ｃ９ｅ）を形成することができる。さらに、導電層１４と半導体基板１００との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ８を形成することができる。
　なお、第２の絶縁膜１３を容量成分領域とするコンデンサＣ９の容量は、第２の絶縁膜１３の厚さを変えることで必要とする静電耐量に調整することができる。例えば、保護用ダイオード２２の静電耐圧２００Ｖ程度までの場合は、静電容量が９０ｐＦ程度必要となるため、第２の絶縁膜１３の厚さは、ゲート絶縁膜３２の厚さ以上から１０００Åまでの厚さであることが望ましい。
　また、第１の絶縁膜１２の厚さはゲート絶縁膜３２の厚さ以上の厚さであれば良いが、導電層１４と半導体基板１００との間の第１の絶縁膜１２を容量成分領域として使用するためには、ゲート絶縁膜３２の厚さ以上から１０００Å程度の厚さとすることが望ましい。一方、第１の絶縁膜１２を容量成分領域として使用しない場合は、第１の絶縁膜１２の厚さの上限は特になく、第１の絶縁膜１２の厚さは、例えば半導体基板１００の第１主面上に形成される図示しないフィールド酸化膜と同じ厚さとすることができる。
　以上、説明したように、実施の形態４によれば、実施の形態１～３と同様の効果を有する。また、実施の形態４によれば、導電層１４と保護用ダイオード２２との間に容量成分領域を形成することで、保護用ダイオード２２の面積を増加させることなく、保護用ダイオード２２の静電耐量を向上させることができる。また、実施の形態４によれば、保護用ダイオード２２の下部の第１半導体領域１０と導電層１４との間に容量成分領域を形成することで、さらに保護用ダイオード２２の静電耐量を向上させることができる。
実施の形態５．
　本発明の実施の形態５にかかる半導体装置について説明する。図７は、本発明の実施の形態５にかかる半導体装置の構造を示す断面図である。図８は、本発明の実施の形態５にかかる半導体装置の構造の別の一例を示す断面図である。実施の形態５にかかる半導体装置は、実施の形態２にかかる半導体装置の変形例である。実施の形態５にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。実施の形態５にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、層間絶縁膜１７の、第１の半導体層１５と第２の半導体層１６とに挟まれた部分を容量成分領域とする点である。
　図７は、実施の形態５にかかる半導体装置における、図１の切断線Ｂ－Ｂ’での断面構造を示す断面図である。アノード金属配線６下部の第１の半導体層１５と、カソード金属配線７の下部の第２の半導体層１６との間隔を狭めて、第１の半導体層１５と第２の半導体層１６との間の層間絶縁膜１７を容量成分領域とするコンデンサＣ１０を形成することができる。第１の半導体層１５と第２の半導体層１６との間隔は例えば０．５μｍ程度であっても良い。
　図８は、実施の形態５にかかる半導体装置における、図１の切断線Ｂ－Ｂ’ での断面構造の別の一例を示す断面図である。第１の半導体層１５と第２の半導体層１６との間に凹部を残すように層間絶縁膜１７が形成されている。そして、層間絶縁膜１７の凹部を埋め込むようにアノード金属配線６を形成することにより、アノード金属配線６と第２の半導体層１６との間の層間絶縁膜１７を容量成分領域とするコンデンサＣ１１を形成することができる。
　図７、図８に示すいずれの半導体装置であっても、温度検出用ダイオード１からアノード電極パッド３及びカソード電極パッド４までの間に設けられたアノード金属配線６及びカソード金属配線７の下部に、活性領域８の面積を減少させることなく容量成分領域を形成することができ、温度検出用ダイオード１の静電耐量を向上させることができる。
　以上、説明したように、実施の形態５によれば、実施の形態１～４と同様の効果を有する。
実施の形態６．
　本発明の実施の形態６にかかる半導体装置について説明する。図９、図１０は、本発明の実施の形態６にかかる半導体装置の構造を示す断面図である。実施の形態６にかかる半導体装置は、実施の形態２にかかる半導体装置の変形例である。実施の形態６にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。実施の形態６にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、厚さ方向に貫通する第２の絶縁膜１３によって導電層１４を複数に分割している点である。
　図９は、実施の形態６にかかる半導体装置における、図１の切断線Ａ－Ａ’での温度検出用ダイオード１の断面構造を示す断面図である。導電層１４を第２の絶縁膜１３を介して形成された温度検出用ダイオード１の導電型層（ｐ+型層１１１及びｎ+型層１１２）毎に導電層１４ａ、導電層１４ｂに分割する。具体的には、導電層１４は、第２の絶縁膜１３を介してｐ+型層１１１に対向する導電層１４ａと、第２の絶縁膜１３を介してｎ+型層１１２に対向する導電層１４ｂとに分割されている。分割した導電層１４ａと導電層１４ｂとの間は、第２の絶縁膜１３で埋め込まれる。これにより、導電層１４ａと導電層１４ｂとの間の第２の絶縁膜１３を容量成分領域とするコンデンサＣ１２を形成することができる。
　図１０は、実施の形態６にかかる半導体装置における、図１の切断線Ｂ－Ｂ’での断面構造を示す断面図である。導電層１４を第２の絶縁膜１３を介して形成された第１の半導体層１５側の導電層１４ａと第２の半導体層１６側の導電層１４ｂとに分割する。すなわち、第２の絶縁膜１３を介して第１の半導体層１５に対向する導電層１４ａと、第２の絶縁膜１３を介して第２の半導体層１６に対向する導電層１４ｂが配置される。分割した導電層１４ａと導電層１４ｂとの間は、第２の絶縁膜１３で埋め込まれる。
　分割した導電層１４ａと導電層１４ｂとの間の第２の絶縁膜１３を容量成分領域とするコンデンサＣ１３を形成することができる。符号Ｃ３ａ、Ｃ３ｂは、導電層１４ａ、１４ｂと第１半導体領域１０との間の第１の絶縁膜１２を容量成分領域とするコンデンサである。図９、図１０のように、導電層１４は、導電層１４の上面に第２の絶縁膜１３を介して配置される素子を構成する導電型層ごとに当該導電型層に対向する部分を分割しても良く、例えば、実施の形態３で説明したゲートＧとソースＳとの間の保護用ダイオード２１や、実施の形態４で説明したゲートＧとドレインＤとの間の保護用ダイオード２２にも適用することができる。
　以上、説明したように、実施の形態６によれば、実施の形態１～５と同様の効果を有する。
実施の形態７．
　本発明の実施の形態７にかかる半導体装置について説明する。図１１は、本発明の実施の形態７にかかる半導体装置の構造を示す説明図である。実施の形態７にかかる半導体装置は、実施の形態３の変形例である。実施の形態７にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。実施の形態７にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、導電層１４を、厚さ方向に貫通する第２の絶縁膜１３によって、保護用ダイオード２１が配置される導電層１４ａと、保護用ダイオード２１が配置されない導電層１４ｂとに分割している点である。
　図１１（ａ）は、実施の形態７にかかる半導体装置における、図１の切断線Ｃ－Ｃ’での断面構造を示す断面図である。図１１（ｂ）は、図１１（ａ）の等価回路図である。導電層１４を図中の導電層１４ａ、１４ｂのように分離する。分離した一方の導電層１４ａの上面にはゲート絶縁膜３２の厚さ以上の厚さの酸化膜である第２の絶縁膜１３が形成され、さらに第２の絶縁膜１３の上面に保護用ダイオード２１が形成される。他方の導電層１４ｂはソース電極３４に接続される。
　このとき、導電層１４ａは、層間絶縁膜１７及び第２の絶縁膜１３によって、ゲート電極３３、ソース電極３４、ドレイン電極３５、アノード電極及びカソード電極と電気的に絶縁されている。導電層１４ａと導電層１４ｂとの間の層間絶縁膜１７を容量成分領域とするコンデンサＣ１４を形成することができる。
　以上、説明したように、実施の形態７によれば、実施の形態１～６と同様の効果を有する。
実施の形態８．
　本発明の実施の形態８にかかる半導体装置について説明する。図１２及び図１４は、本発明の実施の形態８にかかる半導体装置の構造を示す断面図である。図１３は、本発明の実施の形態８にかかる半導体装置の回路構成を示す回路図である。実施の形態８にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。図１２は、実施の形態８にかかる半導体装置における、図１の切断線Ａ－Ａ’での断面構造を示す断面図である。図１３は、図１２の等価回路図である。図１４は、実施の形態８にかかる半導体装置における、図１の切断線Ｂ－Ｂ’での断面構造を示す断面図である。本発明の実施の形態８にかかる半導体装置が本発明の実施の形態２にかかる半導体装置と異なる点は、導電層１４及び第２の絶縁膜１３を設けずに、第１の絶縁膜１２の上面に温度検出用ダイオード１、アノード金属配線６及びカソード金属配線７を形成する点である。
　図１２～１４に示すように、実施の形態８にかかる半導体装置において、半導体基板１００の第１主面側には、ＭＯＳＦＥＴ５１のドリフト領域となるｎ-型の第１半導体層９が形成されている。第１半導体層９の表面層に、ＭＯＳＦＥＴ５１のベース領域となるｐ型の第１半導体領域１０が形成されている。半導体基板１００の第２主面側にｎ+型のドレイン領域３８が形成されている。ドレイン領域３８の表面にドレイン電極３７が形成されている。
　活性領域８には、半導体基板１００の第１主面から第１半導体領域１０を貫通して第１半導体層９に達するトレンチ３１が形成されている。トレンチ３１の内部には、トレンチ３１の内壁に沿ってゲート絶縁膜３２が形成されている。また、トレンチ３１の内部には、ゲート絶縁膜３２を介してゲート電極３３が埋め込まれている。ゲート絶縁膜３２は、酸化膜からなる。ゲート電極３３は、不純物がドープされた多結晶シリコンからなり層間絶縁膜１７で覆われている。トレンチ３１の側壁に隣接してソース領域となるｎ+型の第２半導体領域１１が形成されている。第２半導体領域１１及び第１半導体領域１０には、ソース電極３４がコンタクトしている。
　温度検出用ダイオード１の下部には、第１半導体領域１０上に第１の絶縁膜１２が形成される。第１の絶縁膜１２の上面に、多結晶シリコンにより温度検出用ダイオード１が形成される。第１の絶縁膜１２は、酸化膜からなる。第１の絶縁膜１２の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。
　温度検出用ダイオード１は、ｐ+型層１１１とｎ+型層１１２とからなるツェナーダイオードを複数直列接続して構成されている。ｐ+型層１１１は、例えば、硼素をドープした多結晶シリコンからなる。ｎ+型層１１２は、例えば、砒素やリンをドープした多結晶シリコンからなる。
　温度検出用ダイオード１とアノード電極パッド３とを接続するアノード金属配線６の下部には、第１半導体領域１０上にゲート絶縁膜３２の厚さ以上の厚さの酸化膜である第１の絶縁膜１２が形成される。第１の絶縁膜１２の上面には、第１の半導体層１５が形成される。
　温度検出用ダイオード１とカソード電極パッド４とを接続するカソード金属配線７の下部には、第１半導体領域１０上にゲート絶縁膜３２の厚さ以上の厚さの酸化膜である第１の絶縁膜１２が形成される。第１の絶縁膜１２の上面には、第２の半導体層１６が形成される。
　第１の半導体層１５及び第２の半導体層１６は、不純物がドープされた多結晶シリコンからなる。第１の半導体層１５及び第２の半導体層１６の厚さは、例えば０．５μｍ～１μｍ程度である。第１の半導体層１５及び第２の半導体層１６を形成するための多結晶シリコンの形成、イオン注入及び熱拡散の工程は、温度検出用ダイオード１の形成と同じ工程で行われる。第１の半導体層１５及び第２の半導体層１６の導電型は、ｐ型、ｎ型のいずれの導電型であっても良い。多結晶シリコンにドープする不純物としては、例えばｐ型とする場合は硼素を用い、ｎ型とする場合は砒素やリンを用いて形成できる。
　アノード金属配線６の下部の第１の半導体層１５、及びカソード金属配線７の下部の第２の半導体層１６は、同一の第１半導体領域１０、第１の絶縁膜１２上に形成されている。また、温度検出用ダイオード１、アノード金属配線６の下部の第１の半導体層１５、及びカソード金属配線７の下部の第２の半導体層１６も同一の第１半導体領域１０及び第１の絶縁膜１２上に形成されている。
　このように、第１半導体領域１０上に第１の絶縁膜１２を積層し、第１の絶縁膜１２の上面に温度検出用ダイオード１を設けることにより、温度検出用ダイオード１の下部に、第１半導体領域１０と温度検出用ダイオード１との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ４１（Ｃ４１ａ～Ｃ４１ｊ）を形成することができる。
　また、第１半導体領域１０上に第１の絶縁膜１２を積層し、第１の絶縁膜１２の上面に第１の半導体層１５を設けることにより、アノード金属配線６の下部に、第１半導体領域１０と第１の半導体層１５との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ４２を形成することができる。
　また、第１半導体領域１０上に第１の絶縁膜１２を積層し、第１の絶縁膜１２の上面に第２の半導体層１６を設けることにより、カソード金属配線７下部に、第１半導体領域１０と第２の半導体層１６との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ４３を形成することができる。
　第１の絶縁膜１２上に第１の半導体層１５及び第２の半導体層１６を形成せずに、アノード金属配線６とカソード金属配線７とを直接形成しても第１の絶縁膜１２を容量成分領域とすることができるが、次の理由により好ましくない。アノード金属配線６及びカソード金属配線７を形成する前に、半導体基板１００の第１主面側を層間絶縁膜１７で覆い、層間絶縁膜１７をエッチングする工程を行う。第１の絶縁膜１２の上面に第１の半導体層１５及び第２の半導体層１６を形成しない場合、層間絶縁膜１７をエッチングする工程によって、第１の絶縁膜１２の表面にエッチング残渣やダメージが生じる。これにより、第１の絶縁膜１２の厚さにばらつきが生じ、容量成分領域のばらつきが発生するからである。
　このため、第１の絶縁膜１２の上面に第１の半導体層１５及び第２の半導体層１６を形成することで、層間絶縁膜１７のエッチングの影響を受けずに、安定した容量成分領域を有するコンデンサＣ４２及びコンデンサＣ４３を形成することができる。
　なお、第１の絶縁膜１２を容量成分領域とするコンデンサＣ４１、コンデンサＣ４２及びコンデンサＣ４３の容量は、第１の絶縁膜１２の厚さを変えることで必要とする静電耐量に調整することができる。
　例えば、温度検出用ダイオード１の静電耐圧２００Ｖ程度までの場合は、静電容量は９０ｐＦ程度必要となるため、第１の絶縁膜１２の厚さは、ゲート絶縁膜３２の厚さ以上から１０００Åまでの厚さであることが望ましい。
　以上、説明したように、実施の形態８によれば、温度検出用ダイオード１の下部の第１半導体領域１０と温度検出用ダイオード１との間に容量成分領域を形成することで、温度検出用ダイオード１の面積を増加させることなく、温度検出用ダイオード１の静電耐量を向上させることができる。
　また、実施の形態８によれば、アノード金属配線６及びカソード金属配線７の下部の第１半導体領域１０と第１の半導体層１５及び第２の半導体層１６との間に容量成分領域を形成することで、活性領域８を減少させることなく、温度検出用ダイオード１の静電耐量を向上させることができる。
実施の形態９．
　本発明の実施の形態９にかかる半導体装置について説明する。図１５は、本発明の実施の形態９にかかる半導体装置の構造を示す説明図である。実施の形態９にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。図１５（ａ）は、実施の形態９にかかる半導体装置における、図１の切断線Ｃ－Ｃ’ での断面構造を示す断面図である。図１５（ｂ）は図１５（ａ）の等価回路図である。本発明の実施の形態９にかかる半導体装置が本発明の実施の形態３にかかる半導体装置と異なる点は、導電層１４及び第２の絶縁膜１３を設けずに、第１の絶縁膜１２の上面に保護用ダイオード２１を形成する点である。
　図１５に示すように、実施の形態９にかかる半導体装置において、半導体基板１００の第１主面側には、ＭＯＳＦＥＴ５１のドリフト領域となるｎ-型の第１半導体層９が形成されている。第１半導体層９の表面層に、ＭＯＳＦＥＴ５１のベース領域となるｐ型の第１半導体領域１０が形成されている。半導体基板１００の第２主面側にｎ+型のドレイン領域３８が形成されている。ドレイン領域３８の表面にドレイン電極３７が形成されている。
　活性領域８には、半導体基板１００の第１主面から第１半導体領域１０を貫通して第１半導体層９に達するトレンチ３１が形成されている。トレンチ３１の内部には、トレンチ３１の内壁に沿ってゲート絶縁膜３２が形成されている。また、そのトレンチ３１の内部に、ゲート絶縁膜３２を介してゲート電極３３が埋め込まれている。ゲート絶縁膜３２は、酸化膜からなる。ゲート電極３３は、不純物がドープされた多結晶シリコンからなり層間絶縁膜１７で覆われている。トレンチ３１の側壁に隣接してソース領域となるｎ+型の第２半導体領域１１が形成されている。第２半導体領域１１及び第１半導体領域１０には、ソース電極３４がコンタクトしている。
　保護用ダイオード２１は、ソース電極３４とゲート電極パッド５との間に配置されている。保護用ダイオード２１の下部には、第１半導体領域１０上に第１の絶縁膜１２が形成される。第１の絶縁膜１２は、酸化膜からなる。第１の絶縁膜１２の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。第１の絶縁膜１２の上面には、多結晶シリコンにより保護用ダイオード２１が形成される。保護用ダイオード２１は、ゲートＧとソースＳとの間に接続される。
　ゲートＧとソースＳとの間の保護用ダイオード２１はｐ+型層１１１とｎ+型層１１２からなる多段の双方向ツェナーダイオードである。ｐ+型層１１１は、例えば、硼素をドープした多結晶シリコンからなる。ｎ+型層１１２は、例えば、砒素やリンをドープした多結晶シリコンからなる。
　このように、第１半導体領域１０上に第１の絶縁膜１２を積層し、第１の絶縁膜１２の上面に保護用ダイオード２１を設けることにより、ゲートＧとソースＳとの間の保護用ダイオード２１の下部に、第１半導体領域１０と保護用ダイオード２１との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ４４（Ｃ４４ａ～Ｃ４４ｅ）を形成することができる。
　なお、第１の絶縁膜１２を容量成分領域とするコンデンサＣ４４の容量は、第１の絶縁膜１２の厚さを変えることで必要とする静電耐量に調整することができる。例えば、保護用ダイオード２１の静電耐圧２００Ｖ程度までの場合は、静電容量は９０ｐＦ程度必要となるため、第１の絶縁膜１２の厚さは、ゲート絶縁膜３２の厚さ以上から１０００Åまでの厚さであることが望ましい。
　以上、説明したように、実施の形態９によれば、ゲートＧとソースＳとの間の保護用ダイオード２１の下部の第１半導体領域１０と保護用ダイオード２１との間に容量成分領域を形成することによって、保護用ダイオード２１の面積を増加させることなく、保護用ダイオード２１の静電耐量を向上させることができる。
実施の形態１０．
　本発明の実施の形態１０にかかる半導体装置について説明する。図１６は、本発明の実施の形態１０にかかる半導体装置の構造を示す説明図である。実施の形態１０にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。図１６（ａ）は、実施の形態１０にかかる半導体装置における、図１の切断線Ｄ－Ｄ’での断面構造を示す断面図である。図１６（ｂ）は図１６（ａ）の等価回路図である。本発明の実施の形態１０にかかる半導体装置が本発明の実施の形態４にかかる半導体装置と異なる点は、導電層１４及び第２の絶縁膜１３を設けずに、第１の絶縁膜１２の上面に保護用ダイオード２２を形成する点である。
　図１６に示すように、実施の形態１０にかかる半導体装置において、半導体基板１００の第１主面側には、ＭＯＳＦＥＴ５１のドリフト領域となるｎ-型の第１半導体層９が形成されている。ゲート電極パッド５側の第１半導体層９には、ＭＯＳＦＥＴ５１のベース領域となるｐ型の第１半導体領域１０が形成されている。ドレイン電極３５側の第１半導体層９の表面層には、ｎ+型のドレイン領域３６が形成されている。半導体基板１００の第２主面側にドレイン領域３８が形成されている。ドレイン領域３８の表面にドレイン電極３７が形成されている。
　保護用ダイオード２２は、ゲート電極パッド５とドレイン電極３５の間に配置されている。半導体基板１００の第１主面上には、ゲート電極パッド５側の第１半導体領域１０とドレイン電極３５側のドレイン領域３６とにまたがるように第１の絶縁膜１２が形成される。第１の絶縁膜１２の上面には、多結晶シリコンにより保護用ダイオード２２が形成される。保護用ダイオード２２は、ゲートＧとドレインＤとの間に接続される。第１の絶縁膜１２は、酸化膜からなる。第１の絶縁膜１２の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。
　ゲートＧとドレインＤとの間に接続される保護用ダイオード２２は、ｐ+型層１１１とｎ+型層１１２とからなる多段の双方向ツェナーダイオードである。ｐ+型層１１１は、例えば、硼素をドープした多結晶シリコンからなる。ｎ+型層１１２は、例えば、砒素やリンをドープした多結晶シリコンからなる。
　このように、第１半導体領域１０上に第１の絶縁膜１２を積層し、第１の絶縁膜１２の上面に保護用ダイオード２２を設けることにより、ゲートＧとドレインＤとの間の保護用ダイオード２２の下部に、半導体基板１００と保護用ダイオード２２との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ４５（Ｃ４５ａ～Ｃ４５ｅ）を形成することができる。
　なお、第１の絶縁膜１２を容量成分領域とするコンデンサＣ４５の容量は、第１の絶縁膜１２の厚さを変えることで必要とする静電耐量に調整することができる。例えば、保護用ダイオード２２の静電耐圧２００Ｖ程度までの場合は、静電容量は９０ｐＦ程度必要となるため、第１の絶縁膜１２の厚さは、ゲート絶縁膜３２の厚さ以上から１０００Åまでの厚さであることが望ましい。
　以上、説明したように、実施の形態１０によれば、ゲートＧとドレインＤとの間の保護用ダイオード２２の下部の半導体基板１００と保護用ダイオード２２との間に容量成分領域を形成することによって、保護用ダイオード２２の面積を増加させることなく、保護用ダイオード２２の静電耐量を向上させることができる。
実施の形態１１．
　本発明の実施の形態１１にかかる半導体装置について説明する。図１７は、本発明の実施の形態１１にかかる半導体装置の構造を示す断面図である。実施の形態１１にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。図１７には、実施の形態１１にかかる半導体装置における、図１の切断線Ｂ－Ｂ’での断面構造を示す。実施の形態１１にかかる半導体装置は、実施の形態８にかかる半導体装置の変形例である。実施の形態１１にかかる半導体装置が実施の形態８にかかる半導体装置と異なる点は、層間絶縁膜１７の、第１の半導体層１５と第２の半導体層１６とに挟まれた部分を容量成分領域とする点である。
　図１７に示すように、アノード金属配線６の下部の第１の半導体層１５と、カソード金属配線７の下部の第２の半導体層１６との間隔を狭めて、第１の半導体層１５と第２の半導体層１６との間の層間絶縁膜１７を容量成分領域とするコンデンサＣ４６を形成することができる。第１の半導体層１５と第２の半導体層１６との間隔は、例えば０．５μｍ程度であっても良い。
　以上、説明したように、実施の形態１１によれば、温度検出用ダイオード１からアノード電極パッド３及びカソード電極パッド４までの間に設けられたアノード金属配線６及びカソード金属配線７の下部に、活性領域８の面積を減少させることなく容量成分領域を形成することができ、温度検出用ダイオード１の静電耐量を向上させることができる。
実施の形態１２．
　本発明の実施の形態１２にかかる半導体装置の製造方法について説明する。図１８は、本発明の実施の形態１２にかかる半導体装置の製造方法を示す断面図である。実施の形態１２として実施の形態３のゲートＧとソースＳとの間の保護用ダイオード２１の製造方法を例に示す。
　まず、図１８（ａ）に示すように、第１半導体層９の表面層に拡散により第１半導体領域１０を形成した半導体基板１００に、半導体基板１００の第１主面から第１半導体領域１０を貫通して第１半導体層９にまで達する深さのトレンチ３１を形成する。次に、半導体基板１００の表面（半導体基板１００の第１主面及びトレンチ３１の内壁）に熱酸化により第１の絶縁膜１２を形成する。トレンチ３１の内壁に沿って形成される第１の絶縁膜１２がゲート絶縁膜３２となる。すなわち、第１の絶縁膜１２は、ゲート絶縁膜３２の成膜工程と同一工程で形成される。
　次に、第１の絶縁膜１２上に、導電層１４となる多結晶シリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ型不純物をドープしながら形成する。導電層１４の不純物濃度は、例えば４×１０20ｃｍ-3～５×１０20ｃｍ-3とする。このとき、トレンチ３１の内部に埋め込まれた導電層１４がゲート電極３３となる。すなわち、導電層１４は、ゲート電極３３を形成する多結晶シリコンの成膜工程と同一工程で形成される。
　次に、図１８（ｂ）に示すように、導電層１４をパターニングし、トレンチ３１内にゲート電極３３を形成するとともに、第１の絶縁膜１２の上に導電層１４を形成する。このとき、導電層１４の厚さは、例えば０．５μｍとする。
　次に、図１８（ｃ）に示すように、導電層１４上にゲート絶縁膜３２の厚さ以上の厚さで第２の絶縁膜１３を熱酸化又はＣＶＤ法により全面に形成する。第２の絶縁膜１３の厚さは、ゲート絶縁膜３２の厚さ以上から１０００Åまでの厚さであることが望ましい。次に、第２の絶縁膜１３上に、保護用ダイオード２１を形成するためのノンドープの多結晶シリコンである半導体層１８をＣＶＤ法により例えば０．５μｍ～１μｍの厚さに形成し、パターニングする。
　次に、図１８（ｄ）に示すように、半導体層１８に選択的にｐ型不純物のイオン注入とｎ型不純物のイオン注入とを順次行い、その後、活性化処理を行うことにより、ｐ+型層１１１とｎ+型層１１２とからなる保護用ダイオード２１を形成する。ｐ型不純物のイオン注入と、ｎ型不純物のイオン注入とは、それぞれ、半導体層１８上に形成した図示省略したレジストを所定のパターンにパターニングしてなるマスクを用いて順に行う。そして、ｎ型不純物をイオン注入する際に、同時に活性領域８の第１半導体領域１０にｎ型不純物のイオン注入を行い、第１半導体領域１０の表面層に第２半導体領域１１を形成する。
　ｎ型のイオン注入は、ドーパントとして例えば砒素を用いて行い、不純物濃度を例えば０．５×１０20ｃｍ-3～２．５×１０20ｃｍ-3程度とする。ｐ型のイオン注入は、ドーパントとして例えば硼素を用いて行い、不純物濃度を例えば０．５×１０20ｃｍ-3～２．５×１０20ｃｍ-3程度とする。第２半導体領域１１の不純物濃度は、例えば０．５×１０20ｃｍ-3～２．５×１０20ｃｍ-3程度とし、ドーパントを例えば砒素とする。
　なお、イオン注入で注入される砒素の代わりにリンを使用しても良い。次に、図１８（ｅ）に示すように、半導体基板１００の第１主面側に層間絶縁膜１７を形成し、層間絶縁膜１７のパターニングを行う。このとき、導電層１４は、層間絶縁膜１７及び第２の絶縁膜１３によって、ゲート電極３３や後の工程で形成される各電極と電気的に絶縁される。その後、一般的な方法により、半導体基板１００の第１主面側に残りの素子構造を形成し、半導体基板１００の第２主面側にドレイン領域やドレイン電極を形成することにより、図５に示す半導体装置が完成する。
　この実施の形態１２にかかる半導体装置の製造方法は、保護用ダイオード２１を形成する場合を例に説明しているが、温度検出用ダイオード１及び、ゲートＧとドレインＤとの間の保護用ダイオード２２の製造方法にも適用することができる。
　以上、説明したように、実施の形態１２によれば、第１の絶縁膜１２をゲート絶縁膜３２とし、ゲート電極３３を形成する多結晶シリコンを導電層１４とすることで製造工程の工程数の低減を図ることができる。
実施の形態１３．
　図１９は、本発明の実施の形態１３にかかる半導体装置の製造方法を示す断面図である。実施の形態１３として実施の形態２の温度検出用ダイオード１からアノード電極パッド３及びカソード電極パッド４までの間を接続するアノード金属配線６及びカソード金属配線７の下部の製造方法を例に示す。
　まず、図１９（ａ）に示すように、第１半導体層９の表面層に拡散により第１半導体領域１０を形成した半導体基板１００に、半導体基板１００の第１主面から第１半導体領域１０を貫通して第１半導体層９にまで達する深さのトレンチ３１を形成する。次に、半導体基板１００の表面（半導体基板１００の第１主面及びトレンチ３１の内壁）に熱酸化により第１の絶縁膜１２を形成する。トレンチ３１の内壁に沿って形成される第１の絶縁膜１２がゲート絶縁膜３２となる。すなわち、第１の絶縁膜１２は、ゲート絶縁膜３２の成膜工程と同一工程で形成される。
　次に、第１の絶縁膜１２上に、導電層１４となる多結晶シリコンをＣＶＤ法によりｎ型の不純物をドープしながら形成する。導電層１４の不純物濃度は、例えば４×１０20ｃｍ-3～５×１０20ｃｍ-3とする。このとき、トレンチ３１の内部に埋め込まれた導電層１４がゲート電極３３となる。すなわち、導電層１４は、ゲート電極３３を形成する多結晶シリコンの成膜工程と同一工程で形成される。
　次に、図１９（ｂ）に示すように、導電層１４をパターニングし、トレンチ３１内にゲート電極３３を形成するとともに、第１の絶縁膜１２の上に導電層１４を形成する。このとき、導電層１４の厚さは例えば０．５μｍ～１μｍとする。
　次に、図１９（ｃ）に示すように、導電層１４上にゲート絶縁膜３２の厚さ以上の厚さで第２の絶縁膜１３を熱酸化又はＣＶＤ法により全面に形成する。第２の絶縁膜１３の厚さは、ゲート絶縁膜３２の厚さ以上１０００Åまでの厚さであることが望ましい。次に、第２の絶縁膜１３上に、第１の半導体層１５及び第２の半導体層１６を形成するためのノンドープの多結晶シリコンである半導体層をＣＶＤ法により形成し、パターニングする。第１の半導体層１５及び第２の半導体層１６の厚さは、例えば０．５μｍ～１μｍとする。
　また、第１の半導体層１５及び第２の半導体層１６は、半導体層に選択的にｐ型不純物のイオン注入とｎ型不純物のイオン注入とを順次行い、その後、活性化処理を行うことにより所定の導電型にする。第１の半導体層１５及び第２の半導体層１６を形成するためのｐ型不純物及びｎ型不純物のイオン注入は、それぞれ、ノンドープの半導体層上に形成した図示省略したレジストを所定のパターンにパターニングしてなるマスクを用いて順に行う。そして、ｎ型不純物イオンをイオン注入する際に、同時に活性領域８の第１半導体領域１０にイオン注入を行い、第１半導体領域１０の表面層に第２半導体領域１１を形成する。
　ｎ型のイオン注入は、ドーパントとして例えば砒素を用いて行い、不純物濃度を例えば０．５×１０20ｃｍ-3～２．５×１０20ｃｍ-3程度とする。ｐ型のイオン注入は硼素を用いて行い、不純物濃度は０．５～２．５×１０20ｃｍ-3程度とする。
　なお、イオン注入で注入される砒素の代わりにリンを使用しても良い。次に、図１９（ｄ）に示すように、半導体基板１００の第１主面側に層間絶縁膜１７を形成し、層間絶縁膜１７のパターニングを行う。このとき、導電層１４は、層間絶縁膜１７及び第２の絶縁膜によって、ゲート電極３３や後の工程で形成される各電極と電気的に絶縁される。その後、一般的な方法により、半導体基板１００の第１主面側に残りの素子構造を形成し、半導体基板１００の第２主面側にドレイン領域やドレイン電極を形成することにより、図４に示す半導体装置が完成する。
　なお、このアノード金属配線６の下部の第１の半導体層１５、及び、カソード金属配線７の下部の第２の半導体層１６は、温度検出用ダイオード１と同時に形成される。このため、アノード金属配線６及びカソード金属配線７の下部の第１の絶縁膜１２、導電層１４、第２の絶縁膜１３は、それぞれ、温度検出用ダイオード１を形成する工程における第１の絶縁膜１２、導電層１４、第２の絶縁膜１３と同時に形成される。また、第１の半導体層１５及び第２の半導体層１６を形成するためのノンドープの多結晶シリコンの半導体層は、温度検出用ダイオード１を形成するためのノンドープの多結晶シリコンの半導体層と同時に形成される。
　以上、説明したように、実施の形態１３によれば、第１の絶縁膜１２をゲート絶縁膜３２とし、ゲート電極３３を形成する多結晶シリコンを導電層１４とすることで製造工程の工程数の低減を図ることができる。
　上述した実施の形態１３に係る半導体装置の製造方法を実施の形態８～１１に適用した場合、導電層１４及び第２の絶縁膜１３の形成工程を省略すれば良い。これにより、温度検出用ダイオード１と半導体基板１００との間、保護用ダイオード２１、２２と半導体基板１００との間、アノード金属配線６の下部の第１の半導体層１５と半導体基板１００との間、又はカソード金属配線７の下部の第２の半導体層１６と半導体基板１００との間に容量成分領域が形成される。
　また、上述した実施の形態１３に係る半導体装置の製造方法を実施の形態１～７に適用した場合、温度検出用ダイオード１と導電層１４との間、保護用ダイオード２１、２２と導電層１４との間、アノード金属配線６の下部の第１の半導体層１５と導電層１４との間、及び、カソード金属配線７の下部の第２の半導体層１６と導電層１４との間に容量成分領域が形成される。さらに、導電層１４と半導体基板１００との間に容量成分領域を形成することができるため、実施の形態８～１１よりも温度検出用ダイオード１及び保護用ダイオード２１、２２の静電耐量が向上する。また、導電層１４がゲート電極３３、ソース電極３４、ドレイン電極３５、アノード電極、カソード電極と電気的に絶縁されるため、各電極に印加されるサージ電圧の悪影響を回避することができる。
　以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる半導体装置及びその製造方法は、温度検出用ダイオードや保護用ダイオードを備えたＭＯＳ型半導体素子に有用である。
　１　温度検出用ダイオード
　２　保護用ダイオード
　３　アノード電極パッド
　４　カソード電極パッド
　５　ゲート電極パッド
　６　アノード金属配線
　７　カソード金属配線
　８　活性領域
　９　第１半導体層
　１０　第１半導体領域
　１１　第２半導体領域（ソース領域）
　１２　第１の絶縁膜
　１３　第２の絶縁膜
　１４、１４ａ、１４ｂ　導電層
　１５　第１の半導体層
　１６　第２の半導体層
　１７　層間絶縁膜
　１８　半導体層
　１９　絶縁膜
　２１　ゲート－ソース間の保護用ダイオード
　２２　ゲート－ドレイン間の保護用ダイオード
　３１　トレンチ
　３２　ゲート絶縁膜
　３３　ゲート電極
　３４　ソース電極
　３５　ドレイン電極
　３６　ドレイン領域
　３７　ドレイン電極（第２主面）
　３８　ドレイン領域（第２主面）
　５１　ＭＯＳＦＥＴ
　１００　半導体基板
　１１１　ｐ+型層
　１１２　ｎ+型層
　Ｇ　ゲート
　Ｓ　ソース
　Ｄ　ドレイン
　Ａ　アノード
　Ｋ　カソード
　Ｃ１、Ｃ１ａ、Ｃ１ｂ、Ｃ１ｃ、Ｃ１ｄ、Ｃ１ｅ、Ｃ２、Ｃ２ａ、Ｃ２ｂ、Ｃ２ｃ、Ｃ２ｄ、Ｃ２ｅ、Ｃ２ｆ、Ｃ２ｇ、Ｃ２ｈ、Ｃ２ｉ、Ｃ２ｊ、Ｃ３、Ｃ３ａ、Ｃ３ｂ、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ７ａ、Ｃ７ｂ、Ｃ７ｃ、Ｃ７ｄ、Ｃ７ｅ、Ｃ８、Ｃ９、Ｃ９ａ、Ｃ９ｂ、Ｃ９ｃ、Ｃ９ｄ、Ｃ９ｅ、Ｃ１０、Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ４１、Ｃ４１ａ、Ｃ４１ｂ、Ｃ４１ｃ、Ｃ４１ｄ、Ｃ４１ｅ、Ｃ４１ｆ、Ｃ４１ｇ、Ｃ４１ｈ、Ｃ４１ｉ、Ｃ４１ｊ、Ｃ４２、Ｃ４３、Ｃ４４、Ｃ４４ａ、Ｃ４４ｂ、Ｃ４４ｃ、Ｃ４４ｄ、Ｃ４４ｅ、Ｃ４５、Ｃ４５ａ、Ｃ４５ｂ、Ｃ４５ｃ、Ｃ４５ｄ、Ｃ４５ｅ、Ｃ４６　コンデンサ

Claims (29)

  1. 　半導体基板の厚さ方向に電流を流す半導体素子と、前記半導体素子に接続されたダイオードと、を備えた半導体装置であって、
    　前記半導体基板の第１主面上に形成された第１の絶縁膜と、
    　前記第１の絶縁膜上に形成された導電層と、
    　前記導電層上に形成された第２の絶縁膜と、
    　前記第２の絶縁膜上に形成された第１導電型層及び第２導電型層からなる前記ダイオードと、
    　前記第１導電型層と前記導電層との間の前記第２の絶縁膜を第１の容量成分領域とする第１のコンデンサと、
    　前記第２導電型層と前記導電層との間の前記第２の絶縁膜を第２の容量成分領域とする第２のコンデンサと、
    　を備え、
    　前記導電層は電気的に絶縁されていることを特徴とする半導体装置。
  2. 　前記半導体素子は、
    　前記半導体基板の前記第１主面の表面層に形成された第１導電型の第１半導体層と、
    　前記第１半導体層の前記第１主面側の表面層に選択的に形成された第２導電型の第１半導体領域と、
    　前記第１半導体領域の前記第１主面側の表面層に選択的に形成された第１導電型の第２半導体領域と、
    　前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、
    　を備えたことを特徴とする請求項１に記載の半導体装置。
  3. 　前記導電層と前記半導体基板との間の前記第１の絶縁膜を第３の容量成分領域とする第３のコンデンサをさらに備えたことを特徴とする請求項１に記載の半導体装置。
  4. 　前記導電層は、
    　前記第２の絶縁膜を介して前記第１導電型層と対向する第１導電層部と、
    　前記第２の絶縁膜を介して前記第２導電型層と対向する第２導電層部と、に分割されており、
    　前記第１導電層部と前記第２導電層部との間は、前記第２の絶縁膜で埋め込まれ、
    　前記第１導電層部と前記第２導電層部との間に埋め込まれた前記第２の絶縁膜を第３の容量成分領域とする第３のコンデンサをさらに備えたことを特徴とする請求項１に記載の半導体装置。
  5. 　前記第１導電層部と前記半導体基板との間の前記第１の絶縁膜を第４の容量成分領域とする第４のコンデンサと、
    　前記第２導電層部と前記半導体基板との間の前記第１の絶縁膜を第５の容量成分領域とする第５のコンデンサと、
    　をさらに備えたことを特徴とする請求項４に記載の半導体装置。
  6. 　半導体基板の厚さ方向に電流を流す半導体素子と、前記半導体素子の温度を検出する温度検出用ダイオードと、を備えた半導体装置であって、
    　前記半導体素子の活性領域内に配置される前記温度検出用ダイオードと、
    　前記半導体基板の第１主面側に配置され、前記温度検出用ダイオードのアノードに接続されるアノード金属配線と、
    　前記半導体基板の前記第１主面側に配置され、前記温度検出用ダイオードのカソードに接続されるカソード金属配線と、
    　前記アノード金属配線及び前記カソード金属配線と前記半導体基板との間の、前記半導体基板の前記第１主面上に形成された第１の絶縁膜と、
    　前記第１の絶縁膜上に形成された導電層と、
    　前記導電層上に形成された第２の絶縁膜と、
    　前記第２の絶縁膜と前記アノード金属配線との間に形成され、前記アノード金属配線に接続された第１の半導体層と、
    　前記第２の絶縁膜と前記カソード金属配線との間に形成され、前記カソード金属配線に接続された第２の半導体層と、
    　前記第１の半導体層と前記導電層との間の前記第２の絶縁膜を第１の容量成分領域とする第１のコンデンサと、
    　前記第２の半導体層と前記導電層との間の前記第２の絶縁膜を第２の容量成分領域とする第２のコンデンサと、
    　を備え、
    　前記導電層は電気的に絶縁されていることを特徴とする半導体装置。
  7. 　前記半導体素子は、
    　前記半導体基板の前記第１主面の表面層に形成された第１導電型の第１半導体層と、
    　前記第１半導体層の前記第１主面側の表面層に選択的に形成された第２導電型の第１半導体領域と、
    　前記第１半導体領域の前記第１主面側の表面層に選択的に形成された第１導電型の第２半導体領域と、
    　前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、
    　を備えたことを特徴とする請求項６に記載の半導体装置。
  8. 　前記導電層と前記半導体基板との間の前記第１の絶縁膜を第３の容量成分領域とする第３のコンデンサを備えたことを特徴とする請求項６に記載の半導体装置。
  9. 　前記導電層は、
    　前記第２の絶縁膜を介して前記第１の半導体層と対向する第１導電層部と、
    　前記第２の絶縁膜を介して前記第２の半導体層と対向する第２導電層部と、に分割されており、
    　前記第１導電層部と前記第２導電層部との間は、前記第２の絶縁膜で埋め込まれ、
    　前記第１導電層部と前記第２導電層部との間に埋め込まれた前記第２の絶縁膜を第３の容量成分領域とする第３のコンデンサをさらに備えたことを特徴とする請求項６に記載の半導体装置。
  10. 　前記第１導電層部と前記半導体基板との間の前記第１の絶縁膜を第４の容量成分領域とする第４のコンデンサと、
    　前記第２導電層部と前記半導体基板との間の前記第１の絶縁膜を第５の容量成分領域とする第５のコンデンサと、
    　をさらに備えたことを特徴とする請求項９に記載の半導体装置。
  11. 　前記ダイオードは、前記半導体素子の活性領域内に形成され、前記半導体素子の温度を検出する温度検出用ダイオードであることを特徴とする請求項２に記載の半導体装置。
  12. 　前記ゲート電極と接続されるゲート電極パッドと、
    　前記第１半導体領域及び前記第２半導体領域に接続されるソース電極と、
    　をさらに備え、
    　前記ダイオードは、前記ゲート電極パッドと前記ソース電極との間に形成された保護用ダイオードであることを特徴とする請求項２に記載の半導体装置。
  13. 　前記ゲート電極と接続されるゲート電極パッドと、
    　前記第１半導体層の前記第１主面側の表面層に選択的に形成された第１導電型の第３半導体領域と、
    　前記第３半導体領域に接続されるドレイン電極と、
    　をさらに備え、
    　前記ダイオードは、前記ゲート電極パッドと前記ドレイン電極との間に形成された保護用ダイオードであることを特徴とする請求項２に記載の半導体装置。
  14. 　請求項２、１１、１２及び１３のいずれか一つに記載の半導体装置の製造方法であって、
    　前記第１半導体領域上に前記ゲート絶縁膜及び前記第１の絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上に多結晶シリコンからなる前記ゲート電極を形成するとともに、前記第１の絶縁膜上に多結晶シリコンからなる前記導電層を形成する工程と、
    　前記ゲート電極及び前記導電層をパターニングする工程と、
    　パターニング後の前記導電層上に前記第２の絶縁膜を形成する工程と、
    　前記第２の絶縁膜上に多結晶シリコンからなる第２半導体層を形成する工程と、
    　第１導電型不純物をイオン注入することにより、前記第２半導体層に選択的に前記ダイオードの前記第１導電型層を形成するとともに、前記第１半導体領域の前記第１主面側の表面層に前記半導体素子のソース領域となる前記第２半導体領域を形成する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  15. 　請求項７に記載の半導体装置の製造方法であって、
    　前記第１半導体領域上に前記ゲート絶縁膜及び前記第１の絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上に多結晶シリコンからなる前記ゲート電極を形成するとともに、前記第１の絶縁膜上に多結晶シリコンからなる前記導電層を形成する工程と、
    　前記ゲート電極及び前記導電層をパターニングする工程と、
    　パターニング後の前記導電層上に前記第２の絶縁膜を形成する工程と、
    　前記第２の絶縁膜上の前記アノード金属配線側に多結晶シリコンからなる前記第１の半導体層を形成するとともに、前記第２の絶縁膜上の前記カソード金属配線側に多結晶シリコンからなる前記第２の半導体層とを形成する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  16. 　半導体基板の厚さ方向に電流を流す絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子に接続されたダイオードと、を備えた半導体装置であって、
    　前記半導体基板の第１主面上に形成された、前記絶縁ゲート型半導体素子のゲート絶縁膜の厚さ以上１０００Å以下の厚さの第１の絶縁膜と、
    　前記第１の絶縁膜上に形成された第１導電型層及び第２導電型層からなる前記ダイオードと、
    　前記第１導電型層と前記半導体基板との間の前記第１の絶縁膜を第１の容量成分領域とする第１のコンデンサと、
    　前記第２導電型層と前記半導体基板との間の前記第１の絶縁膜を第２の容量成分領域とする第２のコンデンサと、
    　を備えたこと特徴とする半導体装置。
  17. 　前記絶縁ゲート型半導体素子は、
    　前記半導体基板の前記第１主面の表面層に形成された第１導電型の第１半導体層と、
    　前記第１半導体層の前記第１主面側の表面層に選択的に形成された第２導電型の第１半導体領域と、
    　前記第１半導体領域の表面層に選択的に形成された第１導電型の第２半導体領域と、
    　前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上に前記ゲート絶縁膜を介して形成されたゲート電極と、
    　を備えたことを特徴とする請求項１６に記載の半導体装置。
  18. 　半導体基板の厚さ方向に電流を流す絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子の温度を検出する温度検出用ダイオードと、を備えた半導体装置であって、
    　前記絶縁ゲート型半導体素子の活性領域内に配置される前記温度検出用ダイオードと、
    　前記半導体基板の第１主面側に配置され、前記温度検出用ダイオードのアノードに接続されるアノード金属配線と、
    　前記半導体基板の前記第１主面側に配置され、前記温度検出用ダイオードのカソードに接続されるカソード金属配線と、
    　前記アノード金属配線及び前記カソード金属配線と前記半導体基板との間の、前記半導体基板の前記第１主面上に形成された、前記絶縁ゲート型半導体素子のゲート絶縁膜の厚さ以上１０００Å以下までの厚さの第１の絶縁膜と、
    　前記第１の絶縁膜と前記アノード金属配線との間に形成され、前記アノード金属配線に接続された第１の半導体層と、
    　前記第１の絶縁膜と前記カソード金属配線との間に形成され、前記カソード金属配線に接続された第２の半導体層と、
    　前記第１の半導体層と前記半導体基板との間の前記第１の絶縁膜を第１の容量成分領域とする第１のコンデンサと、
    　前記第２の半導体層と前記半導体基板との間の前記第１の絶縁膜を第２の容量成分領域とする第２のコンデンサと、
    　を備えたことを特徴とする半導体装置。
  19. 　前記絶縁ゲート型半導体素子は、
    　前記半導体基板の前記第１主面の表面層に形成された第１導電型の第１半導体層と、
    　前記第１半導体層の前記第１主面側の表面層に選択的に形成された第２導電型の第１半導体領域と、
    　前記第１半導体領域の前記第１主面側の表面層に選択的に形成された第１導電型の第２半導体領域と、
    　前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上に前記ゲート絶縁膜を介して形成されたゲート電極と、
    　を備えたことを特徴とする請求項１８に記載の半導体装置。
  20. 　前記ダイオードは、前記絶縁ゲート型半導体素子の活性領域内に形成され、前記絶縁ゲート型半導体素子の温度を検出する温度検出用ダイオードであることを特徴とする請求項１６に記載の半導体装置。
  21. 　前記ゲート電極と接続されるゲート電極パッドと、
    　前記第１半導体領域及び前記第２半導体領域に接続されるソース電極と、
    　をさらに備え、
    　前記ダイオードは、前記ゲート電極パッドと前記ソース電極との間に形成された保護用ダイオードであることを特徴とする請求項１７に記載の半導体装置。
  22. 　前記ゲート電極と接続されるゲート電極パッドと、
    　前記第１半導体層の前記第１主面側の表面層に選択的に形成された第１導電型の第３半導体領域と、
    　前記第３半導体領域に接続されるドレイン電極と、
    　をさらに備え、
    　前記ダイオードは、前記ゲート電極パッドと前記ドレイン電極との間に形成された保護用ダイオードであることを特徴とする請求項１７に記載の半導体装置。
  23. 　前記温度検出用ダイオードは多結晶シリコンで形成されたことを特徴とする請求項６～１１、１８、１９及び２０のいずれか一つに記載の半導体装置。
  24. 　前記保護用ダイオードは多結晶シリコンで形成されたことを特徴とする請求項１２、１３、２１及び２２のいずれか一つに記載の半導体装置。
  25. 　前記導電層は多結晶シリコンで形成されたことを特徴とする請求項１～１３のいずれか一つに記載の半導体装置。
  26. 　前記温度検出用ダイオードはツェナーダイオードであることを特徴とする請求項６～１１、１８、１９及び２０のいずれか一つに記載の半導体装置。
  27. 　前記保護用ダイオードはツェナーダイオードであることを特徴とする請求項１２、１３、２１及び２２のいずれか一つに記載の半導体装置。
  28. 　前記半導体素子はトレンチ型絶縁ゲート半導体素子であることを特徴とする請求項１～１３のいずれか一つに記載の半導体装置。
  29. 　前記絶縁ゲート型半導体素子はトレンチ型絶縁ゲート半導体素子であることを特徴とする請求項１６～２２のいずれか一つに記載の半導体装置。
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