JP2007258283A - 絶縁ゲート型半導体装置 - Google Patents

Abstract

【課題】オン抵抗の増加を抑制しつつ，サージ電圧に対する破壊耐量を向上させた絶縁ゲート型半導体装置を提供すること。
【解決手段】半導体装置１００のＰ⁺ ボディコンタクト領域１２は，Ｎ⁺ ソース領域１１とＮ^- ドリフト領域１４との間に位置し，チャネルの幅方向に一定間隔で配置される。また，半導体装置１００の上面側に位置するゲートポリシリコン１５０には，Ｎ⁺ ソース領域１１側の側面に一定間隔で切欠き１５１が設けられている。この切欠き１５１の下方にＰ⁺ ボディコンタクト領域１２が配置される。つまり，Ｐ^- ボディ領域１３には，チャネルの幅方向に，チャネルが形成される領域（チャネル領域）と，Ｐ⁺ ボディコンタクト領域１２とが交互に配置される。
【選択図】 図１

Description

本発明は，横型の絶縁ゲート型半導体装置に関する。さらに詳細には，サージ電圧による素子破壊を防止する絶縁ゲート型半導体装置に関するものである。

従来の横型パワーＭＯＳＦＥＴ９００の構成を図１０に示す。横型のパワーＭＯＳＦＥＴ９００では，ドレイン電極１１６−ソース電極１１１間にサージ電圧が印加されると，電流の局部集中により素子破壊が生じるおそれがある。

すなわち，サージ電圧が印加されると，Ｐ^- ボディ領域１３とＮ^- 活性領域１７との間のＰＮ接合箇所でブレイクダウン（アバランシェ降伏）が生じる。その際，ブレイクダウン電流は，Ｐ^- ボディ領域１３に流れ込み，Ｎ^- ソース領域１１の下方を通ってソース電極１１１へ流れる。このとき，Ｐ^- ボディ領域１３が低濃度の場合やＮ^- ソース領域１１の幅が大きい場合には，抵抗Ｒが大きいことから電圧降下が生じる。そのため，ブレイクダウン電流が，Ｎ^- 活性層１７をコレクタ，Ｐ^- ボディ領域１３をベース，Ｎ⁺ ソース領域１１をエミッタとする寄生バイポーラトランジスタを動作させる。この寄生バイポーラトランジスタの動作は局所的に発生し，電流集中による熱破壊を招く。

この問題に着目した技術としては，例えば特許文献１に開示された横形絶縁ゲート型トランジスタがある。この横形絶縁ゲート型トランジスタ９１０は，図１１に示すように，Ｎ半導体基板１の表面にＰベース領域２とＮドレイン領域３とが形成され，Ｐベース領域２中にはＮソース領域４が形成されている。また，ゲート絶縁膜５を介してゲート電極６が形成されている。また，ソース電極７がベース領域２およびソース領域４に接し，ドレイン電極８がドレイン領域３に接している。また，ソース電極７をゲート電極６とドレイン電極８との間に配置している。

この横形絶縁ゲート型トランジスタ９１０は，ドレイン電極８とソース電極７との間にサージ電圧が入力されると，Ｎ半導体基板１とＰベース領域２とのＰＮ接合箇所がブレイクダウンする。そして，ブレイクダウン電流がドレイン電極８からソース電極７に流れる（図１１中の電流経路Ｌ１）。つまり，ブレイクダウン電流は，ドレイン電極８から，Ｎドレイン領域３，Ｎ半導体基板１の表層部，Ｐベース領域２の表層部，ソース電極７の順に流れる。このように，ブレイクダウン電流は，Ｐベース領域２を通ってソースコンタクトホールへ抜ける。このとき，ブレイクダウン電流は，Ｎソース領域の下方を流れない。そのため，寄生バイポーラトランジスタの動作は抑制され，破壊耐量が向上するとしている。
特開平１１−３３０４５３号公報

しかしながら，前記した従来の横形絶縁ゲート型トランジスタ９１０には，次のような問題があった。すなわち，横形絶縁ゲート型トランジスタ９１０がオンした際には，ドレイン電極８からソース電極７に電子電流が流れる（図１１中の電流経路Ｌ２）。この場合の電子電流は，ドレイン電極８から，Ｎドレイン領域３，Ｎ半導体基板１，Ｐベース領域２のゲート電極６と対向する表層部，Ｎソース領域４，ソース電極７の順に流れる。つまり，電子電流は，一旦，ソース電極７を越え，チャネル領域で折り返すことになる。そのため，一般的な横型ＭＯＳＦＥＴと比較して電子電流の経路が長く，実効的なドリフト抵抗が高い。よって，高オン抵抗化を招いてしまう。

本発明は，前記した従来の絶縁ゲート型半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，オン抵抗の増加を抑制しつつ，サージ電圧に対する破壊耐量を向上させた絶縁ゲート型半導体装置を提供することにある。

この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，半導体基板内の上面側に位置し下面がボディ領域と接し第１導電型半導体であるボディコンタクト領域と，半導体基板内の上面側に位置し下面がボディ領域と接し第２導電型半導体であるソース領域と，半導体基板内の上面側に位置し第２導電型半導体であるドレイン領域と，半導体基板の上面上に位置しボディ領域と絶縁層を挟んで対向しボディ領域中にチャネル領域を形成するゲート領域とを有する横型の絶縁ゲート型半導体装置であって，チャネル領域は，ソース領域とドレイン領域との間の位置に形成され，ボディコンタクト領域は，チャネル長方向に上面視直交する方向に所定の間隔で複数配置され，ボディコンタクト領域とチャネル領域とがチャネル長方向に上面視直交する方向に交互に配置されていることを特徴としている。

本発明の絶縁ゲート型半導体装置は，横方向に電流を流す横型の半導体装置であって，ドレイン領域とソース領域との間の位置にチャネル領域が形成されるレイアウトになっている。そのため，ゲート電圧のオン時に流れる電子電流は，ドレイン領域，チャネル領域，ソース領域の順に，折り返すことなく半導体基板の表面付近に流れる。よって，本発明の絶縁ゲート型半導体装置は，低オン抵抗で動作する。

また，本発明の絶縁ゲート型半導体装置は，ボディコンタクト領域とチャネル領域とがチャネル長方向に上面視直交する方向（以下，「チャネルの幅方向」とする）に交互に配置されているレイアウトになっている。すなわち，ボディコンタクト領域もドレイン領域とソース領域との間に位置する。そのため，サージ電流は，ソース領域を跨ぐことなくボディコンタクト領域に流れる。よって，寄生バイポーラトランジスタを動作させる抵抗成分は殆ど無く，電圧降下が生じない。つまり，寄生バイポーラトランジスタは動作しない。従って，本発明の絶縁ゲート型半導体装置は，サージ電圧に対する破壊耐量が高い。

また，ボディコンタクト領域は，ソース領域よりもドレイン領域側に位置するチャネル領域に隣接していることから，ソース領域よりもドレイン領域側に配置される。よって，ボディコンタクト領域がソース領域を挟んでチャネル領域の反対側に配置された従来の半導体装置と比較して，ボディコンタクト領域分の幅を縮小することができる。よって，実効ゲート幅の減少に伴う規格化オン抵抗の増加を抑制できる。

また，本発明の絶縁ゲート型半導体装置は，ゲート領域のソース領域側の縁辺には所定の間隔で複数の切欠き部が設けられ，その切欠き部によって形成された領域の下方にボディコンタクト領域が配置されていることとするとよりよい。すなわち，ゲート領域に切欠き部が設けられることで，そのゲート領域をマスクとして利用することができる。そのため，一定間隔のボディコンタクト領域を精密に形成することができる。

また，本発明の絶縁ゲート型半導体装置は，切欠き部によって形成された領域内に位置し，ボディコンタクト領域とのコンタクト面を形成するコンタクトホールが設けられ，コンタクトホールによるコンタクト面は，ソース領域と接することとするとよりよい。コンタクトホールをソース領域とボディコンタクト領域とで兼用可能に設けることで，ソース領域の幅のコンパクト化を図ることができる。

また，本発明の絶縁ゲート型半導体装置は，切欠き部によって形成された領域内に位置し，ボディコンタクト領域とのコンタクト面を形成する第１コンタクトホールと，ソース領域上に位置し，前記ソース領域とのコンタクト面を形成する第２コンタクトホールとが設けられていることとするとよりよい。ボディコンタクト領域用の第１コンタクトホールと，ソース領域用の第２コンタクトホールとを別に設けることで，ソース領域用の第１コンタクトホールのレイアウトはボディコンタクト領域の制約を受けない。そのため，大サイズのコンタクトホールを形成でき，コンタクト抵抗の低減が図られる。

また，本発明の絶縁ゲート型半導体装置は，ボディコンタクト領域とソース領域とがチャネルの幅方向に交互に配置されていることとするとよりよい。このようなレイアウトとすることで，ボディコンタクト領域がチャネル領域に加えソース領域を挟むレイアウトとなる。そのため，ボディコンタクト領域とソース領域とをチャネルの幅方向に跨ぐコンタクトホールを形成することができ，コンタクト面積を十分に確保することができる。よって，コンタクト抵抗の低減が図られる。さらに，ボディコンタクト領域のコンタクト面積が十分に確保されることから，ボディコンタクト領域のドレイン領域側の端部の設計自由度が大きい。そのため，本発明の絶縁ゲート型半導体装置は，ボディコンタクト領域とドリフト領域との間隔を大きくすることができ，目標耐圧が高い半導体装置にも対応可能である。

本発明によれば，ゲート電圧のオン時の電流経路が折り返すレイアウトとすることなく，寄生バイポーラトランジスタの動作を抑制している。よって，オン抵抗の増加を抑制しつつ，サージ電圧に対する破壊耐量を向上させた絶縁ゲート型半導体装置が実現されている。

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間の導通をコントロールするＮチャネル横型パワーＭＯＳに本発明を適用したものである。

［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１乃至図３に示す構造を有している。図１は，その上図に半導体装置１００の平面透視図を示し，下図に上図のＡ１断面を示している。図２は，図１の上図のＡ２断面を示している。図３は，図１の上図のＡ３断面を示している。

半導体装置１００は，図１の下図に示すように，支持基板１０，埋込み酸化膜１９，Ｎ⁺ 埋込み層１８およびＮ^- 活性層１７からなるＳＯＩ基板に形成されている。ＳＯＩ基板の表層部には，Ｐ^- ボディ領域１３が形成されている。さらに，Ｐ^- ボディ領域１３中には，Ｎ⁺ ソース領域１１およびＰ⁺ ボディコンタクト領域１２が形成されている。また，ＳＯＩ基板の表層部には，Ｎ^- ドリフト領域１４が形成されている。さらに，Ｎ^- ドリフト領域１４中には，Ｎ⁺ ドレイン領域１６が形成されている。半導体装置１００では，Ｎ⁺ ドレイン領域１６とＮ⁺ ソース領域１１との間にＰ⁺ ボディコンタクト領域１２が配置されている。この点，Ｎ⁺ ドレイン領域１６とＰ⁺ ボディコンタクト領域１２との間にＮ⁺ ソース領域１１が配置されている従来の半導体装置（図１０参照）と異なる。

また，ＳＯＩ基板上には，ゲート絶縁膜１５を介してゲートポリシリコン１５０が形成され，そのゲートポリシリコン１５０がゲート電極１１５に接している。また，ソース電極１１１がＮ⁺ ソース領域１１およびＰ⁺ ボディコンタクト領域１２に接し，ドレイン電極１１６がＮ⁺ ドレイン領域１６に接している。ゲート電極１１５は，ソース電極１１１とドレイン電極１１６との間に配置されている。

この他，ＳＯＩ基板上には，フィールド酸化膜１１４，層間絶縁膜１１９等が設けられている。さらに，層間絶縁膜１１９には，Ｎ⁺ ソース領域１１と接続するためのソースコンタクトホール１９１と，ゲートポリシリコンと接続するためのゲートコンタクトホール１９５と，Ｎ⁺ ドレイン領域１６と接続するためのドレインコンタクトホール１９６とが設けられている。ソースコンタクトホール１９１は，Ｐ⁺ ボディコンタクト領域１２と接続するためのコンタクトホールとしての機能を兼ねる。

このような構造を持つ半導体装置１００では，ゲート電極１１５への電圧印加によりＰ^- ボディ領域１３中のゲートポリシリコン１５０と対向する部分にチャネル効果を生じさせ，もってＮ⁺ ソース領域１１とＮ⁺ ドレイン領域１６との間の導通をコントロールしている。

また，半導体装置１００のＰ⁺ ボディコンタクト領域１２は，Ｎ⁺ ソース領域１１とＮ^- ドリフト領域１４との間に位置し，図１の上図に示すようにチャネル幅方向（図１の上図の縦方向）に一定間隔で配置されている。また，ゲートポリシリコン１５０には，Ｎ⁺ ソース領域１１側の側面に一定間隔で切欠き１５１が設けられており，切欠き１５１によって形成された領域の下方にＰ⁺ ボディコンタクト領域１２が位置するように配置されている。そのため，Ｐ⁺ ボディコンタクト領域１２では，チャネルが形成されない。従って，Ｐ^- ボディ領域１３のうち，Ｎ⁺ ソース領域１１よりもＮ^- ドリフト領域１４側の領域では，チャネルが形成されない領域（非チャネル領域）が存在するレイアウトとなっている。つまり，半導体装置１００では，チャネル幅方向にチャネル領域とＰ⁺ ボディコンタクト領域１２とが交互に配置されたレイアウトとなっている。

さらに，その切欠き１５１によって形成された領域中にソースコンタクトホール１９１が形成される。ソースコンタクトホール１９１は，Ｐ⁺ ボディコンタクト領域１２とＮ⁺ ソース領域１１とをチャネル長方向（図１の上図の横方向）に跨ぐように形成され，さらにＰ⁺ ボディコンタクト領域１２の位置に合わせてチャネル幅方向に一定間隔で形成されている。

半導体装置１００では，Ｎ⁺ ソース領域１１よりもＮ^- ドリフト領域１４側の領域にチャネル領域およびＰ⁺ ボディコンタクト領域１２を設け，チャネル幅方向にチャネル領域とＰ⁺ ボディコンタクト領域１２とを交互に配置することにより，次のような特性を有する。

すなわち，ドレイン電極１１６−ソース電極１１１間に耐圧を超えるサージ電圧が印加されると，Ｐ^- ボディ領域１３とＮ^- 活性領域１７との間のＰＮ接合箇所でブレイクダウン（アバランシェ降伏）が生じる。そして，ブレイクダウン電流がドレイン電極１１６からソース電極１１１に流れる（図１の下図の電流経路Ｌ１）。つまり，ブレイクダウン電流は，ドレイン電極１１６から，Ｎ⁺ ドレイン領域１６，Ｎ^- 活性層１７の表層部，Ｐ^- ボディ領域１３の表層部，Ｐ⁺ ボディコンタクト領域１２，ソース電極１１１の順に流れる。このように，ブレイクダウン電流は，Ｎ⁺ ソース領域１１を跨ぐことなくソースコンタクトホールへ抜ける。そのため，Ｐ^- ボディ領域１３中の抵抗成分Ｒは極めて小さい。よって，寄生バイポーラトランジスタの動作が抑制され，破壊耐量が向上する。

また，図２に示したようにＰ⁺ ボディコンタクト領域１２が配置されていない部分では，ゲートポリシリコン１５０の端部がＮ⁺ ソース領域１１と対向する位置まで達し，チャネル領域が形成される。そのため，ゲート電圧がオンした際の電子電流は，ドレイン電極１１６から，Ｎ⁺ ドレイン領域１６，Ｎ^- 活性層１７の表層部，Ｐ^- ボディ領域１３の表層部（チャネル），Ｎ⁺ ソース領域１１，ソース電極１１１の順に流れる（図２中の電流経路Ｌ２）。つまり，電子電流は，途中で折り返すことになくドレイン電極１１６からソース電極１１１に流れる。そのため，従来の横型ＭＯＳＦＥＴ（図１１参照）と比較して電子電流の経路が短く，実効的なドリフト抵抗が低い。

また，半導体装置１００は，従来の半導体装置９００（図１０参照）でチャネルとして利用していた領域の一部にＰ⁺ ボディコンタクト領域１２を配置するレイアウトをなしている。そのため，規格化オン抵抗の増加が懸念される。しかし，半導体装置１００は，従来の半導体装置９００と比較して，従来の半導体装置９００のＰ⁺ ボディコンタクト領域１２が配置されていた部分の幅（図１０中のＸ）だけセルサイズが小さい。そのため，実効ゲート幅が従来の半導体装置９００と比較して減少したとしても，セルサイズが縮小することによって規格化オン抵抗の増加が抑制される。

また，Ｐ⁺ ボディコンタクト領域１２は，チャネル幅方向に一定間隔で均等に配置されている。そのため，ゲート電圧のオン時の電流がＰ^- ボディ領域１３内をバランスよく流れる。よって，電流集中を回避できる。

続いて，半導体装置１００の製造プロセスについて，図４基に説明する。まず，あらかじめ，図４（Ａ）に示すように，支持基板１０，埋込み酸化膜１９，Ｎ⁺ 埋込み層１８およびＮ^- 活性層１７からなるＳＯＩ基板を形成する。

次に，図４（Ｂ）に示すように，ＳＯＩ基板の表面にフィールド酸化膜１１４を形成する。フィールド酸化膜１１４は，一般的なＬＯＣＯＳ（Local Oxidation of Silicon）法によって形成される。フィールド酸化膜１１４の膜厚は，その後のエッチング工程等を考慮して，最終的に３００ｎｍ〜６００ｎｍとなるように形成する。

次に，図４（Ｃ）に示すように，Ｐ^- ボディ領域１３，Ｎ^- ドリフト領域１４となる拡散層を順次形成する。拡散層は，イオン注入およびその後のアニール処理によって形成される。イオン注入は，１回の注入でもよいし，レトログレードウェル技術を応用して，高エネルギイオン注入によって縦方向に複数層を形成してもよい。例えば，Ｎ^- ドリフト領域１４のイオンドーズ量は，目標耐圧を１００Ｖとすると，およそ１．０×１０¹²／ｃｍ² であることが好ましい。

次に，ＳＯＩ基板の表面上にゲート絶縁膜１５となる酸化膜を形成した後，ゲート電極およびフィールドプレートとして機能するゲートポリシリコン１５０を形成する。具体的にゲートポリシリコン１５０の成膜条件としては，例えば反応ガスをＳｉＨ₄ を含む混合ガスとし，常圧ＣＶＤ（Chemical Vapor Deposition）法によってポリシリコン膜を形成する。さらに，図４（Ｄ）に示すように，ゲートポリシリコン１５０をパターニングする。このとき，切欠き１５１が形成される。

次に，図４（Ｅ）に示すように，ＳＯＩ基板の表面上にパターンマスク１２１を形成し，Ｎ⁺ ソース領域１１，Ｎ⁺ ドレイン領域１６となる拡散層を形成する。拡散層は，イオン注入およびその後のアニール処理によって形成される。ドナーとなる不純物は，例えばヒ素（Ａｓ）やリン（Ｐ）が適用可能である。

次に，図４（Ｆ）に示すように，ＳＯＩ基板の表面上にパターンマスク１２２を形成し，Ｐ⁺ ボディコンタクト領域１２となる拡散層を形成する。拡散層は，イオン注入およびその後のアニール処理によって形成される。アクセプタとなる不純物は，例えばボロン（Ｂ）やフッ化ボロン（ＢＦ₂ ）が適用可能である。

次に，図４（Ｇ）に示すように，層間絶縁膜１１９となる絶縁膜を形成する。絶縁膜としては，酸化膜や窒化膜が適用可能である。次に，図４（Ｈ）に示すように，層間絶縁膜に対して各種のコンタクトホールを形成する。その後，ソース電極１１１，ゲート電極１１５，およびドレイン電極１１６の各電極を形成する。電極としては，アルミニウム（Ａｌ）や銅（Ｃｕ）が適用可能である。これにより，絶縁ゲート型半導体装置１００が作製される。

すなわち，半導体装置１００は，ゲートポリシリコン１５０や各種の拡散領域を形成するためのマスクのパターンを換えることによって製造可能である。つまり，半導体装置１００を作製するにあたって従来の作製工程に追加する工程はない。よって，シンプルな工程によって作製可能であり，製造コストの増加もない。

以上詳細に説明したように半導体装置１００は，横方向に電流を流す横型の半導体装置であって，Ｎ⁺ ドレイン領域１６とＮ⁺ ソース領域１１との間にチャネル領域を形成している。そのため，ゲート電圧のオン時に流れる電子電流は，Ｎ⁺ ドレイン領域１６，チャネル領域，Ｎ⁺ ソース領域１１の順に，折り返すことなく半導体基板の表面付近を流れる。そのため，電子電流の経路が短く，実効的なドリフト抵抗が低い。

また，半導体装置１００は，Ｐ⁺ ボディコンタクト領域１２とチャネル領域とをチャネル幅方向に交互に配置することとしている。すなわち，Ｐ⁺ ボディコンタクト領域１２がＮ⁺ ソース領域１１よりもＮ⁺ ドレイン領域１６側に位置している。そのため，サージ電圧の印加時に流れるサージ電流は，Ｎ⁺ ソース領域１１を跨ぐことなくＰ⁺ ボディコンタクト領域１２に流れる。すなわち，寄生バイポーラトランジスタを動作させる抵抗成分は殆ど無く，電圧降下が生じない。よって，寄生バイポーラトランジスタは動作しない。これにより，破壊耐量が向上する。従って，オン抵抗の増加を抑制しつつ，サージ電圧に対する破壊耐量を向上させた絶縁ゲート型半導体装置が実現している。

［第２の形態］
第２の形態に係る絶縁ゲート型半導体装置２００（以下，「半導体装置２００」とする）は，図５に示す構造を有している。すなわち，本形態の半導体装置２００は，Ｐ型のＰ^- 活性層２７を有するＳＯＩ基板を出発基板としている。この点，Ｎ型のＮ^- 活性層１７を有する第１の形態と異なる。

半導体装置２００のように，活性層をドリフト領域と逆導電型としたリサーフ構造の半導体装置についても，その他の構成が第１の形態と同じであれば第１の形態と同様のメカニズムによって破壊耐量を向上させることができる。

［第３の形態］
第３の形態に係る絶縁ゲート型半導体装置３００（以下，「半導体装置３００」とする）は，図６に示す構造を有している。すなわち，本形態の半導体装置３００は，Ｐ型のＰ⁺ ソース領域３１，Ｐ型のＰ⁺ ドレイン領域３６，Ｐ型のＰ⁺ ドリフト領域３４，およびＮ型のＮ⁺ ボディ領域３３を有するＰチャネルの横型パワーＭＯＳである。この点，Ｎチャネルの横型パワーＭＯＳである第１の形態と異なる。

半導体装置３００では，寄生バイポーラトランジスタがＮＰＮトランジスタでなくＰＮＰトランジスタとなるが，破壊耐量を向上させるメカニズムは第１の形態と同様である。そのため，その他の構成が第１の形態と同じであれば第１の形態と同様のメカニズムによって破壊耐量を向上させることができる。

［第４の形態］
第４の形態に係る絶縁ゲート型半導体装置４００（以下，「半導体装置４００」とする）は，図７に示す構造を有している。すなわち，本形態の半導体装置４００は，Ｎ⁺ ソース領域１１と接続するためのソースコンタクトホール４９１と，Ｐ⁺ ボディコンタクト領域１２と接続するためのボディコンタクトホール４９２とが別々に設けられている。この点，ソースコンタクトホール１９１がボディとのコンタクト機能を兼ねる第１の形態と異なる。

半導体装置４００では，ソースコンタクトホール４９１がボディコンタクトホール４９２と別であることから，ソースコンタクトホール４９１のレイアウトはＰ⁺ ボディコンタクト領域１２の配置に制約されない。そのため，ソースコンタクトホール４９１をＮ⁺ ソース領域１１の配置に合わせて１つとすることができる。よって，第１の形態と比較して，Ｎ⁺ ソース領域１１に対するコンタクト面積が大きく，コンタクト抵抗が低い。勿論，第１の形態と同様のメカニズムによって破壊耐量を向上させることができる。

［第５の形態］
第５の形態に係る絶縁ゲート型半導体装置５００（以下，「半導体装置５００」とする）は，図８に示す構造を有している。すなわち，本形態の半導体装置５００は，Ｐ^- ボディ領域１３中に，Ｎ⁺ ソース領域１１とＰ⁺ ボディコンタクト領域１２とを梯子状に交互に配置している。さらに，Ｐ⁺ ボディコンタクト領域１２のソース領域側の端部が，Ｎ⁺ ソース領域１１のドレイン領域側の端部のよりもソース領域側に位置している。この点，Ｐ⁺ ボディコンタクト領域１２のソース領域側の端部が，Ｎ⁺ ソース領域１１のドレイン領域側の端部のよりもドレイン領域側に位置している第１の形態と異なる。なお，第１の形態と同様に，チャネル幅方向にチャネル領域とＰ⁺ ボディコンタクト領域１２とが交互に配置されたレイアウトとなっている。

半導体装置５００では，Ｎ⁺ ソース領域１１とＰ⁺ ボディコンタクト領域１２とがチャネル幅方向に交互に配置されるレイアウトであることから，両領域をチャネル幅方向に跨ぐ１つのソースコンタクトホール５９１を形成することができる。Ｎ⁺ ソース領域１１およびＰ⁺ ボディコンタクト領域１２に対するコンタクト面積が大きく，コンタクト抵抗が低い。また，コンタクトホールの構成がシンプルである。

また，本形態のレイアウトでは，Ｐ⁺ ボディコンタクト領域１２とＮ^- ドリフト領域１４との間隔Ｄ（図８中のＤ）を大きくしても，Ｎ⁺ ソース領域１１およびＰ⁺ ボディコンタクト領域１２のコンタクト面積に影響しない。そのため，間隔Ｄに対する設計自由度が高い。例えば，目標耐圧が高くなるほど間隔Ｄを大きくする必要があるが，本レイアウトを適用することで所望の間隔Ｄを確保し，高耐圧化を図ることができる。勿論，第１の形態と同様のメカニズムによって破壊耐量を向上させることができる。

なお，本形態の半導体装置５００においては，ゲートポリシリコン１５０の切欠き１５１は必須ではない。すなわち，半導体装置５００では，切欠き１５１によって形成された領域にコンタクトホールを形成するレイアウトとなっていないため，ゲートポリシリコン１５０は平坦な端面であってもよい。ただし，ゲートポリシリコン１５０に切欠き１５１を設けると，Ｐ⁺ ボディコンタクト領域１２を形成する上でマスクとして利用できるため，Ｐ⁺ ボディコンタクト領域１２のサイズを正確に制御することができる。

続いて，半導体装置５００の製造プロセスについて，図９基に説明する。まず，あらかじめ，一般的な半導体基板を形成する。さらに，その半導体基板上にＬＯＣＯＳ領域およびドリフト領域を形成する。ＬＯＣＯＳ領域の形成は，一般的なＬＯＣＯＳ法で良い。また，ドリフト領域はＬＯＣＯＳ領域を形成した後にイオン注入処理およびアニール処理を行うことで形成できる。

次に，ゲート絶縁膜を形成し，そのゲート絶縁膜上にゲート電極およびフィールドプレートとして機能するポリシリコン１５０を堆積する。そして，図９（Ａ）に示すように，そのポリシリコン１５０をパターニングし，側面に切欠き１５１を形成する。

次に，図９（Ｂ）に示すように，Ｐ⁺ ボディコンタクト領域１２となる拡散層を形成する。拡散層は，イオン注入およびその後のアニール処理によって形成される。アクセプタとなる不純物は，例えばボロン（Ｂ）やフッ化ボロン（ＢＦ₂ ）が適用可能である。

次に，図９（Ｃ）に示すように，Ｎ⁺ ソース領域１１，Ｎ⁺ ドレイン領域１６となる拡散層を形成する。拡散層は，イオン注入およびその後のアニール処理によって形成される。ドナーとなる不純物は，例えばヒ素（Ａｓ）やリン（Ｐ）が適用可能である。

次に，層間絶縁膜となる絶縁膜を形成する。絶縁膜としては，酸化膜や窒化膜が適用可能である。次に，図９（Ｄ）に示すように，層間絶縁膜に対して各種のコンタクトホールを形成する。その後，ソース電極，ゲート電極，およびドレイン電極の各電極を形成する。電極としては，アルミニウム（Ａｌ）や銅（Ｃｕ）が適用可能である。これにより，絶縁ゲート型半導体装置５００が作製される。

すなわち，半導体装置５００は，ゲートポリシリコン１５０や各種の拡散領域を形成するためのマスクのパターンを換えることによって製造可能である。つまり，半導体装置５００を作製するにあたって従来の作製工程に追加する工程はない。よって，シンプルな工程によって作製可能であり，製造コストの増加もない。

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，本実施の形態では，ＳＯＩ基板上に素子を形成しているが，ＳＯＩ基板に限定するものではない。すなわち，一般的な半導体基板であれば適用可能である。また，ゲート絶縁膜については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，パワーＭＯＳＦＥＴに限らず，ＩＧＢＴ等の他の半導体装置に対しても適用可能である。

第１の形態にかかる絶縁ゲート型半導体装置の構造を示す平面図およびそのＡ１−Ａ１断面を示す断面図である。 図１に示した絶縁ゲート型半導体装置のＡ２−Ａ２断面を示す断面図である。 図１に示した絶縁ゲート型半導体装置のＡ３−Ａ３断面を示す断面図である。 第１の形態にかかる絶縁ゲート型半導体装置の製造工程を示す図である。 第２の形態にかかる絶縁ゲート型半導体装置の構造を示す断面図である。 第３の形態にかかる絶縁ゲート型半導体装置の構造を示す断面図である。 第４の形態にかかる絶縁ゲート型半導体装置の構造を示す平面図である。 第５の形態にかかる絶縁ゲート型半導体装置の構造を示す平面図である。 第５の形態にかかる絶縁ゲート型半導体装置の製造工程を示す図である。 従来の形態にかかる絶縁ゲート型半導体装置の構造を示す平面図およびそのＺ−Ｚ断面を示す断面図を示す図である。 従来の絶縁ゲート型半導体装置の構造を示す断面図である。

符号の説明

１０ 支持基板
１１ Ｎ⁺ ソース領域（ソース領域）
１２ Ｐ⁺ ボディコンタクト領域（ボディコンタクト領域）
１３ Ｐ^- ボディ領域（ボディ領域）
１４ Ｎ^- ドリフト領域
１５ ゲート絶縁膜
１６ Ｎ⁺ ドレイン領域（ドレイン領域）
１７ Ｎ^- 活性層
１００ 半導体装置
１１１ ソース電極
１１５ ゲート電極
１１６ ドレイン電極
１５０ ゲートポリシリコン（ゲート領域）
１５１ 切欠き（切欠き部）
１９１ ソースコンタクトホール（コンタクトホール）
１９５ ゲートコンタクトホール
１９６ ドレインコンタクトホール
４９１ ソースコンタクトホール（第２コンタクトホール）
４９２ ボディコンタクトホール（第１コンタクトホール）

Claims (5)

1. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，半導体基板内の上面側に位置し下面が前記ボディ領域と接し第１導電型半導体であるボディコンタクト領域と，半導体基板内の上面側に位置し下面が前記ボディ領域と接し第２導電型半導体であるソース領域と，半導体基板内の上面側に位置し第２導電型半導体であるドレイン領域と，半導体基板の上面上に位置し前記ボディ領域と絶縁層を挟んで対向し前記ボディ領域中にチャネル領域を形成するゲート領域とを有する横型の絶縁ゲート型半導体装置において，
   前記チャネル領域は，前記ソース領域と前記ドレイン領域との間の位置に形成され，
   前記ボディコンタクト領域は，チャネル長方向に上面視直交する方向に所定の間隔で複数配置され，
   前記ボディコンタクト領域と前記チャネル領域とがチャネル長方向に上面視直交する方向に交互に配置されていることを特徴とする絶縁ゲート型半導体装置。
2. 請求項１に記載する絶縁ゲート型半導体装置において，
   前記ゲート領域の前記ソース領域側の縁辺には所定の間隔で複数の切欠き部が設けられ，
   前記切欠き部によって形成された領域の下方に前記ボディコンタクト領域が配置されていることを特徴とする絶縁ゲート型半導体装置。
3. 請求項２に記載する絶縁ゲート型半導体装置において，
   前記切欠き部によって形成された領域内に位置し，前記ボディコンタクト領域とのコンタクト面を形成するコンタクトホールが設けられ，
   前記コンタクトホールによるコンタクト面は，前記ソース領域と接することを特徴とする絶縁ゲート型半導体装置。
4. 請求項２に記載する絶縁ゲート型半導体装置において，
   前記切欠き部によって形成された領域内に位置し，前記ボディコンタクト領域とのコンタクト面を形成する第１コンタクトホールと，
   前記ソース領域上に位置し，前記ソース領域とのコンタクト面を形成する第２コンタクトホールとが設けられていることを特徴とする絶縁ゲート型半導体装置。
5. 請求項１または請求項２に記載する絶縁ゲート型半導体装置において，
   前記ボディコンタクト領域と前記ソース領域とがチャネル長方向に上面視直交する方向に交互に配置されていることを特徴とする絶縁ゲート型半導体装置。

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