JP5751125B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 50
- 239000010410 layer Substances 0.000 claims description 150
- 230000002093 peripheral effect Effects 0.000 claims description 54
- 239000012535 impurity Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 24
- 239000002344 surface layer Substances 0.000 claims description 7
- 108091006146 Channels Proteins 0.000 description 22
- 238000011084 recovery Methods 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 238000000605 extraction Methods 0.000 description 6
- 230000006378 damage Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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Description
さらに、一面(33)においてトレンチ(35)の延設方向における外周不純物領域(56)のうちの表面ダイオード専用領域(20)側の端部(56a)から第1導電型のカソード層(54)までの距離をbとし、周辺部(25)におけるドリフト層(30)の深さをcとすると、a>c、かつ、b<1.5×cの条件を満たすように、第2導電型のコレクタ層(53)および第1導電型のカソード層(54)がレイアウトされていることを特徴とする。このように各距離を規定すると共に条件を満たすように各距離を設定することで、確実にリカバリ破壊を防止し、かつ、ダイオードのスナップバックを抑制することができる(図3参照)。
以下、本発明の第1実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型の半導体装置は、例えば、インバータ、DC/DCコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。
本実施形態では、第1実施形態と異なる部分について説明する。図4は、本実施形態に係る半導体装置の平面図である。この図に示されるように、本実施形態では、N++型のカソード層54は表面IGBT専用領域10(エミッタ領域39)の終端部39aから距離aを除いた全ての領域を占めていても第1実施形態と同一の効果が得られる。
本実施形態では、第1実施形態と異なる部分について説明する。図5は、本実施形態に係る半導体装置の平面図である。この図に示されるように、N++型のカソード層54は表面IGBT専用領域10(エミッタ領域39)から距離aを除いた一部の領域を占めていても第1実施形態と同一の効果が得られる。
本実施形態では、第1実施形態と異なる部分について説明する。図6は、本実施形態に係る半導体装置の平面図である。この図に示されるように、本実施形態では、トレンチ35の延設方向に垂直な方向において、表面IGBT専用領域10におけるP++型のコレクタ層53の幅が距離aを半径とする円形に変化するレイアウトではない。
上記各実施形態で示された構成は一例であり、上記で示した構成に限定されることなく、本発明を実現できる他の構成とすることもできる。例えば、P++型のコレクタ層53およびN++型のカソード層54のレイアウトとは直接関連のないトレンチ引き出し電極50等のレイアウトを自由に設計することができる。
20 表面ダイオード専用領域
25 周辺部
30 ドリフト層
31 チャネル層
32 半導体基板
33 半導体基板の一面
34 半導体基板の他面
35 トレンチ
36 ゲート絶縁膜
37 ゲート電極
39 エミッタ領域
39a エミッタ領域の終端部
53 コレクタ層
54 カソード層
56 外周不純物領域
56a 外周不純物領域の端部
Claims (5)
- 第1導電型のドリフト層(30)と、前記ドリフト層(30)の上に形成された第2導電型のチャネル層(31)と、を含む半導体基板(32)を備え、
前記半導体基板(32)のうち前記チャネル層(31)側の一面(33)とは反対側の他面(34)側に、第2導電型のコレクタ層(53)と第1導電型のカソード層(54)とが同じ階層に形成されており、
前記半導体基板(32)の前記一面(33)側において、IGBT素子が形成された領域が表面IGBT専用領域(10)とされると共に、ダイオード素子が形成された領域が表面ダイオード専用領域(20)とされ、前記表面IGBT専用領域(10)と前記表面ダイオード専用領域(20)とが交互に繰り返し配置され、前記半導体基板(32)において前記表面IGBT専用領域(10)と前記表面ダイオード専用領域(20)との外周領域が周辺部(25)とされており、
前記表面IGBT専用領域(10)は、
前記チャネル層(31)を貫通して前記ドリフト層(30)に達すると共に、前記表面IGBT専用領域(10)と前記表面ダイオード専用領域(20)とが繰り返し交互に配置された繰り返し方向とは垂直方向に延設されたトレンチ(35)と、
前記トレンチ(35)の表面に形成されたゲート絶縁膜(36)と、
前記トレンチ(35)内において、前記ゲート絶縁膜(36)の上に形成されたゲート電極(37)と、
前記チャネル層(31)の表層部に形成され、当該チャネル層(31)内において前記トレンチ(35)の側面に接するように形成された第1導電型のエミッタ領域(39)と、を備え、
さらに、前記半導体基板(32)のうちの前記周辺部(25)には、前記トレンチ(35)よりも深い第2導電型の外周不純物領域(56)が形成された半導体装置であって、
前記半導体基板(32)の一面(33)に平行な面方向において、前記エミッタ領域(39)のうち前記トレンチ(35)の延設方向の端部を終端部(39a)とすると共に、当該終端部(39a)を基準とした距離をaとすると、
前記第2導電型のコレクタ層(53)は、少なくとも、前記表面IGBT専用領域(10)に対応する位置と、前記エミッタ領域(39)の終端部(39a)を囲む該終端部(39a)から距離aの範囲内に対応する位置と、にそれぞれ設けられており、
前記一面(33)において前記トレンチ(35)の延設方向における前記外周不純物領域(56)のうちの前記表面ダイオード専用領域(20)側の端部(56a)から前記第1導電型のカソード層(54)までの距離をbとし、前記周辺部(25)における前記ドリフト層(30)の深さをcとすると、a>c、かつ、b<1.5×cの条件を満たすように、前記第2導電型のコレクタ層(53)および前記第1導電型のカソード層(54)がレイアウトされていることを特徴とする半導体装置。 - 前記第2導電型のコレクタ層(53)が前記トレンチ(35)の延設方向における前記周辺部(25)にそれぞれ設けられていることにより前記第1導電型のカソード層(54)は四角形状にレイアウトされていると共に、前記第2導電型のコレクタ層(53)が前記エミッタ領域(39)の終端部(39a)から前記距離aを半径とする円形状に設けられていることにより当該四角形状の角部が窪んだ形状にレイアウトされていることを特徴とする請求項1に記載の半導体装置。
- 前記第2導電型のコレクタ層(53)は、前記トレンチ(35)の延設方向に垂直な方向の幅が、前記トレンチ(35)の延設方向において前記表面IGBT専用領域(10)の内側方向における前記エミッタ領域(39)の終端部(39a)からの距離が前記距離a以上となる範囲では前記表面IGBT専用領域(10)と同じ幅でレイアウトされていると共に、前記トレンチ(35)の延設方向において前記エミッタ領域(39)の終端部(39a)からの距離が前記距離a以内の範囲では前記終端部(39a)のうち前記トレンチ(35)の延設方向に垂直な方向の端を基準として前記距離aを半径とする円形状に変化した幅でレイアウトされており、
前記第1導電型のカソード層(54)は、前記第2導電型のコレクタ層(53)が設けられた領域を除いた領域の全体にレイアウトされていることを特徴とする請求項1に記載の半導体装置。 - 前記第2導電型のコレクタ層(53)は、前記トレンチ(35)の延設方向に垂直な方向の幅が、前記トレンチ(35)の延設方向において前記表面IGBT専用領域(10)の内側方向における前記エミッタ領域(39)の終端部(39a)からの距離が前記距離a以上となる範囲では前記表面IGBT専用領域(10)と同じ幅でレイアウトされ、前記トレンチ(35)の延設方向において前記エミッタ領域(39)の終端部(39a)の距離が前記距離a以内の範囲では前記終端部(39a)のうち前記トレンチ(35)の延設方向に垂直な方向の端を基準として前記距離aを半径とする円形状に広がるようにレイアウトされ、前記トレンチ(35)の延設方向において前記エミッタ領域(39)の終端部(39a)から前記周辺部(25)側の範囲では前記表面IGBT専用領域(10)の両側がそれぞれ前記距離aだけ広がった幅でレイアウトされており、
前記第1導電型のカソード層(54)は、前記第2導電型のコレクタ層(53)が設けられた領域を除いた領域の全体にレイアウトされていることを特徴とする請求項1に記載の半導体装置。 - 前記第2導電型のコレクタ層(53)が前記トレンチ(35)の延設方向における前記周辺部(25)にそれぞれ設けられていることにより前記第1導電型のカソード層(54)は四角形状にレイアウトされていると共に、前記第1導電型のカソード層(54)のうち前記トレンチ(35)の延設方向における端部は前記エミッタ領域(39)の終端部(39a)の位置から前記距離aだけ前記表面IGBT専用領域(10)における前記トレンチ(35)の延設方向の内側方向に位置するようにレイアウトされていることを特徴とする請求項1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011230996A JP5751125B2 (ja) | 2011-10-20 | 2011-10-20 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011230996A JP5751125B2 (ja) | 2011-10-20 | 2011-10-20 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013089874A JP2013089874A (ja) | 2013-05-13 |
JP5751125B2 true JP5751125B2 (ja) | 2015-07-22 |
Family
ID=48533471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011230996A Active JP5751125B2 (ja) | 2011-10-20 | 2011-10-20 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5751125B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7114873B2 (ja) | 2016-10-14 | 2022-08-09 | 富士電機株式会社 | 半導体装置 |
JP2019004030A (ja) * | 2017-06-14 | 2019-01-10 | 株式会社デンソー | 半導体装置 |
JP6992476B2 (ja) * | 2017-12-14 | 2022-01-13 | 富士電機株式会社 | 半導体装置 |
US20200105874A1 (en) * | 2018-10-01 | 2020-04-02 | Ipower Semiconductor | Back side dopant activation in field stop igbt |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5011748B2 (ja) * | 2006-02-24 | 2012-08-29 | 株式会社デンソー | 半導体装置 |
JP5167741B2 (ja) * | 2007-09-21 | 2013-03-21 | 株式会社デンソー | 半導体装置 |
JP5333342B2 (ja) * | 2009-06-29 | 2013-11-06 | 株式会社デンソー | 半導体装置 |
JP5672766B2 (ja) * | 2010-05-17 | 2015-02-18 | 株式会社デンソー | 半導体装置 |
-
2011
- 2011-10-20 JP JP2011230996A patent/JP5751125B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013089874A (ja) | 2013-05-13 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A977 | Report on retrieval |
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|
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