JP5480084B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
近年、６００Ｖ以上の耐圧のパワーデバイスとして、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が広く用いられている。このＩＧＢＴは、順方向に定常状態で電流を通電した場合には、電流が飽和しラッチアップしないように設計されているが、ターンオフ時に電流集中した場合には、電流集中によりラッチアップし破壊する場合がある。特に、チップの大きさを縮小し、小型化を図るためには電流密度を増大させることが不可欠となり、この場合に、ターンオフ時の破壊現象を回避することが極めて重要となる。
以下、図を用いて従来技術の問題点を述べる。図１５は、従来構造によるトレンチ型ＩＧＢＴの断面図である。
このＩＧＢＴは、ｐ＋形コレクタ層１１、ｎ−形ベース層１２、ｐ形ベース層１３、ｎ＋形エミッタ層１４から構成されるｐｎｐｎの四層構造を有し、更にトレンチｔ内にゲート絶縁膜１７ａとゲート電極１８が設けられたトレンチ構造、コレクタ電極２１、エミッタ電極２２を有する。
複数のトレンチｔは、例えばストライプ状の平面パターンで横方向に並んで形成されている。ここで、「横方向」は、半導体層（または基板）の主面に対して略平行な方向である。
各トレンチｔは、ｎ＋形エミッタ層１４の表面から、ｐ形ベース層１３を貫通して、ｎ−形ベース層１２に達する。トレンチｔは、ｐ形ベース層１３及びｎ＋形エミッタ層１４の積層構造を、横方向に複数に分離する。ｐ形ベース層１３及びｎ＋形エミッタ層１４は、トレンチｔの側壁に隣接している。
トレンチｔの底部及び側壁には絶縁膜１７が設けられている。絶縁膜１７において特にトレンチｔの側壁に設けられた絶縁膜をゲート絶縁膜１７ａとする。
トレンチｔ内における絶縁膜１７の内側には、ゲート電極１８が設けられている。ゲート電極１８は、ゲート絶縁膜１７ａを介在させて、ｐ形ベース層１３に対向している。ゲート電極１８の上端は、ｐ形ベース層１３とｎ＋形エミッタ層１４との境界面よりもわずかにｎ＋形エミッタ層１４側に位置する。ゲート電極１８の下端は、ｐ形ベース層１３とｎ−形ベース層１２との境界面よりもｎ−形ベース層１２側に位置する。
ｐ＋形コレクタ層１１におけるｎ−形ベース層１２が設けられた面の反対側の面には、第１の主電極（またはコレクタ電極）２１が設けられている。ｐ＋形コレクタ層１１は、第１の電極２１とオーミック接触し、第１の主電極２１と電気的に接続している。
ｐ形ベース層１３、ｎ＋形エミッタ層１４及びトレンチｔ上には、第２の主電極（またはエミッタ電極）２２が設けられている。第２の主電極２２は、ｐ形ベース層１３及びｎ＋形エミッタ層１４の表面とオーミック接触し、ｐ形ベース層１３及びｎ＋形エミッタ１４と電気的に接続されている。ゲート電極１８と第２の主電極２２との間には、絶縁膜１７が介在している。
ゲート電極１８の一部は、上方に引き出されて、トレンチｔの上に設けられた図示しないゲート配線と接続されている。ゲート配線は、図示しない絶縁層によって、第２の主電極２２に対して絶縁分離されている。
第１の主電極２１及び第２の主電極２２は、例えば金属材料からなる。ゲート電極１８は、不純物が添加され導電性を有する半導体材料（例えば多結晶シリコン）からなる。あるいは、ゲート電極１８として、金属を用いてもよい。
通常の順方向通電状態では、ｎ＋形エミッタ層１４から注入された電子は、ｐ形ベース層１３の表面のｎ形反転層、ｎ−形ベース層１２、ｐ＋形コレクタ層１１を経由してエミッタ電極２２へ流れる。ｎ形反転層は、ｐ形ベース層１３におけるゲート絶縁膜１７ａとの界面側の部分であり、以下ｎチャネルという。
また、同時に、ｐ＋形コレクタ層１１から注入された正孔が、ｎ−形ベース層１２、ｐ形ベース層１３を経由してエミッタ電極２２へ流れる。このとき、正孔電流（図１５において太線矢印で表す）により、ｐ形ベース層１３の電位を上昇させ、ｐ形ベース層１３とｎ＋形エミッタ層１４から構成されるｐｎダイオードを順バイアスし、いわゆるｐｎ接合のしきい値電圧を超えると、電子がｎチャネルを流れずに、直接ｎ＋形エミッタ層１４からｐ形ベース層１３に流れる。この現象をラッチアップ現象といい、ＩＧＢＴのＭＯＳ駆動性が失われ、ターンオフ不能になり破壊する。
図１６に、従来構造のＩＧＢＴにおけるラッチアップした後の電子密度と正孔密度のシミュレーション解析結果を示す。
この図から分かるように、電子密度と正孔密度が、ｐ形ベース層１３の不純物濃度以上になることが特徴である。従来構造のＩＧＢＴでは、順方向に定常状態で電流を通電した場合、ｎ＋形エミッタ層１４の幅を狭くすることなどにより、電流が飽和しラッチアップしないように設計されている。
しかしながら、大電流をターンオフする場合には電圧が上昇し、アバランシェ現象が起きることがある。この場合には、一般に電流集中を引き起こすことが知られている。電流集中が起きると、その集中した領域においては、順方向の定常電流の何倍もの電流が流れるため、ラッチアップし破壊することになる。以上述べたように、従来構造のＩＧＢＴにおいては、大電流をターンオフするときに破壊に至りやすいという問題点があった。
また、トレンチ間隔Ｗｐを狭くすると、トレンチｔ間のｐ形ベース層１３直下のｎ−形ベース層１２の抵抗成分が増大し、その部分に正孔が蓄積され、この正孔の蓄積によりオン電圧を低減できる。
しかしながら、トレンチ間隔Ｗｐを狭くすると、ｐ形ベース層１３が第２の主電極２２と接触する領域の幅Ｗｎも狭くなってしまう。この幅Ｗｎが狭くなると、オフ状態でアバランシェブレークダウンが生じた際の正孔の排出抵抗が高くなり、破壊耐量の低下をまねく。トレンチ間隔Ｗｐを更に狭くすると、幅Ｗｎの確保が困難になる。したがって、微細化にも限界があった。
特開２００１−１６８３３３号公報
他の特性を損ねることなく大電流化・低オン抵抗化が可能な半導体装置を提供する。
実施形態によれば、半導体装置は、第１の主電極と、第２導電形のコレクタ層と、第１導電形ベース層と、第２導電形ベース層と、第１導電形の第２の半導体層と、ゲート絶縁膜と、ゲート電極と、第２の主電極と、を備えている。前記コレクタ層は、前記第１の主電極上に設けられている。前記第１導電形ベース層は、前記コレクタ層上に設けられている。前記第２導電形ベース層は、前記第１導電形ベース層上に設けられている。前記第２の半導体層は、前記第２導電形ベース層上に設けられている。前記ゲート電極は、前記第２導電形ベース層よりも前記第２の半導体層側に位置する一端と、前記第２導電形ベース層よりも前記第１導電形ベース層側に位置する他端と、を有する。前記ゲート絶縁膜は、前記ゲート電極と前記第２導電形ベース層との間に設けられている。前記第２の主電極は、前記第２の半導体層上に設けられ、前記第２の半導体層と電気的に接続されている。前記第２導電形ベース層と前記第１導電形の前記第２の半導体層とのｐｎ接合に順方向バイアスが印加された状態で、前記第２導電形ベース層内の少数キャリアの密度が前記第２導電形ベース層の不純物濃度以下となるように、前記第１導電形の前記第２の半導体層の不純物濃度が設定されている。
第１実施形態に係る半導体装置の模式断面図。 図１における主な要素の平面レイアウト図。 各実施形態に係る半導体装置における、不純物濃度と、最大電流通電状態におけるキャリア密度の分布図。 各実施形態に係る半導体装置における、不純物濃度と、最大電流通電状態におけるキャリア密度の分布図。 第１実施形態に係る半導体装置の変形例の模式断面図。 第２実施形態に係る半導体装置の模式斜視図。 第３実施形態に係る半導体装置の模式断面図。 第４実施形態に係る半導体装置の模式断面図。 第５実施形態に係る半導体装置の模式断面図。 第６実施形態に係る半導体装置の模式断面図。 図１０における主な要素の平面レイアウト図。 図１０におけるＡ−Ａ断面図。 第７実施形態に係る半導体装置の模式断面図。 第８実施形態に係る半導体装置の模式断面図。 従来構造に係る半導体装置の模式断面図。 従来構造に係る半導体装置における、不純物濃度と、最大電流通電状態におけるキャリア密度の分布図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。以下の実施形態では第１導電形をｎ形、第２導電形をｐ形として説明するが、第１導電形をｐ形、第２導電形をｎ形としてもよい。また、半導体としてはシリコンが用いられる。あるいは、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。
以下の実施形態に係る半導体装置は、半導体層（または基板）における一方の主面側に設けられた第１の主電極と、他方の主面側に設けられた第２の主電極との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。しかしながら、第１の主電極と、この第１の主電極と同じ主面側に設けられた第２の主電極とを有する横型デバイスに対しても、実施形態を同様に適用できる。
以下の実施形態では、半導体装置として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を例に挙げるが、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であってもよい。ＭＯＳＦＥＴの場合、ｐ＋形のコレクタ層を、ｎ＋形のドレイン層に置き換えればよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の模式断面図である。
図２は、同半導体装置における主な要素の平面レイアウトを例示する模式図である。なお、各図面中、従来例と同じ要素には同じ符号を付した。
半導体層は、ｐ＋形のコレクタ層１１と、ｎ−形ベース層１２と、ｐ形ベース層１３と、従来例とは異なる不純物濃度を有するｎ＋形半導体層１００とを含む。ｎ＋形半導体層１００は、ＩＧＢＴの場合はエミッタ層と呼ばれ、ＭＯＳＦＥＴの場合はソース層と呼ばれるが、エミッタ層もソース層もｎチャネルを経由して電子を注入するという基本的な機能は同じである。ｎ＋形半導体層１００は、ｎ−形ベース層１２よりもｎ形不純物濃度が高い。ｐ＋形コレクタ層１１は、ｐ形ベース層１３よりもｐ形不純物濃度が高い。
ｎ−形ベース層１２は、ｐ＋形コレクタ層１１上に設けられている。ｐ形ベース層１３は、ｎ−形ベース層１２上に設けられている。ｎ＋形半導体層１００は、ｐ形ベース層１３上に設けられている。
それら半導体層の表面側には、複数のトレンチｔが形成されている。複数のトレンチｔは、例えばストライプ状の平面パターンで横方向に並んで形成されている。ここで、「横方向」は、半導体層（または基板）の主面に対して略平行な方向である。
各トレンチｔは、ｎ＋形半導体層１４の表面から、ｐ形ベース層１３を貫通して、ｎ−形ベース層１２に達する。トレンチｔは、ｐ形ベース層１３及びｎ＋形半導体層１００の積層構造を、横方向に複数に分離する。ｐ形ベース層１３及びｎ＋形半導体層１００は、トレンチｔの側壁に隣接している。
トレンチｔの底部及び側壁には絶縁膜１７が設けられている。絶縁膜１７において特にトレンチｔの側壁に設けられた絶縁膜をゲート絶縁膜１７ａとする。
トレンチｔ内における絶縁膜１７の内側には、ゲート電極１８が設けられている。ゲート電極１８は、ゲート絶縁膜１７ａを介在させて、ｐ形ベース層１３に対向している。ゲート電極１８の上端は、ｐ形ベース層１３とｎ＋形半導体層１００との境界面よりもわずかにｎ＋形半導体層１００側に位置する。ゲート電極１８の下端は、ｐ形ベース層１３とｎ−形ベース層１２との境界面よりもｎ−形ベース層１２側に位置する。
図２に示すように、ｎ＋形半導体層１００、トレンチｔ及びゲート電極１８は、例えばストライプ状の平面パターンで形成されている。ｐ形ベース層１３も、ｎ＋形半導体層１００の下でストライプ状の平面パターンで形成されている。すなわち、ｎ＋形半導体層１００は、ｐ形ベース層１３上にｐ形ベース層１３と同じ幅及び長さで重なったストライプ状の平面パターンで形成されている。
ｐ＋形コレクタ層１１におけるｎ−形ベース層１２が設けられた面の反対側の面には、第１の主電極２１が設けられている。ｐ＋形コレクタ層１１は、第１の電極２１とオーミック接触し、第１の主電極２１と電気的に接続している。
ｎ＋形半導体層１００及びトレンチｔ上には、第２の主電極２２が設けられている。第２の主電極２２は、ｎ＋形半導体層１００の表面とオーミック接触し、ｎ＋形半導体層１００と電気的に接続されている。ゲート電極１８と第２の主電極２２との間には、絶縁膜１７が介在している。
ゲート電極１８の一部は、上方に引き出されて、トレンチｔの上に設けられた図示しないゲート配線と接続されている。ゲート配線は、図示しない絶縁層によって、第２の主電極２２に対して絶縁分離されている。
第１の主電極２１及び第２の主電極２２は、例えば金属材料からなる。ゲート電極１８は、不純物が添加され導電性を有する半導体材料（例えば多結晶シリコン）からなる。あるいは、ゲート電極１８として、金属を用いてもよい。
図３は、図１におけるＸ−Ｘ’部分の不純物濃度と、最大電流通電状態におけるキャリア密度を示す。
実線の細線は、不純物濃度（ｃｍ−３）を表す。ｎ＋形半導体層１００及びｎ−形ベース層１２においてはｎ形不純物濃度を、ｐ形ベース層１３においてはｐ形不純物濃度を表す。本実施形態に係るｎ＋形半導体層１００のｎ形不純物濃度は、図のようにｐ形ベース層１３のｐ形不純物濃度と同程度であることが特徴である。
ｎ＋形半導体層１００のｎ形不純物濃度は、ｎ＋形半導体層１００と第２の主電極２２との境界面付近で最大となる。これにより、ｎ＋形半導体層１００は第２の主電極２２とオーミックコンタクトできる。また、ｎ＋形半導体層１００のｎ形不純物濃度は、ｎ＋形半導体層１００と第２の主電極２２との境界面からｐ形ベース層１３側に向かうにしたがって徐々に低下し、ｎ＋形半導体層１００とｐ形ベース層１３との境界面付近で最小となる。
ｐ形ベース層１３のｐ形不純物濃度は、ｐ形ベース層１３とｎ＋形半導体層１００との境界面からｎ−形ベース層１２側に向かうにしたがって徐々に上昇して最大値をとり、その最大値を持つ位置からｐ形ベース層１３とｎ−形ベース層１２との境界面に向かうにしたがって徐々に低下してｐ形ベース層１３とｎ−形ベース層１２との境界面付近で最小値をとる。本実施形態では、ｐ形ベース層１３のｐ形不純物濃度が最大値を持つ位置は、ｎ−形ベース層１２よりもｎ＋形半導体層１００側にあるが、逆でも問題はない。
ここで、ｐ形ベース層１３のｐ形不純物濃度の最大値は、ゲート電圧を印加したときにｎチャネルが形成される電圧であるしきい値電圧を決めるので、一般的なしきい値電圧である５から１５Ｖを実現するために、１〜３×１０１７（ｃｍ−３）程度の濃度とする。
破線は、最大電流通電状態における電子密度（ｃｍ−３）を、実線の太線は、最大電流通電状態における正孔密度（ｃｍ−３）を表す。ここで、「最大電流通電状態」は、第１の主電極２１と第２の主電極２２との間を縦方向に定格最大電流が流れているときのオン状態を表す。
本実施形態では、ｎ＋形半導体層１００のｎ形不純物濃度をｐ形ベース層１３のｐ形不純物濃度と同程度としており、これにより、ゲートをオフにしても第１の主電極２１と第２の主電極２２間に電流が流れ続けてしまうラッチアップが生じないようにすることができる。
具体的には、図示したように最大電流通電状態におけるｐ形ベース層１３中の少数キャリア密度（電子密度）が、ｐ形ベース層１３のｐ形不純物濃度以下であることから、従来例の図１６との比較でも分かるように、ラッチアップが生じない。
また、ｎ＋形半導体層１００の最大不純物濃度（ｎ形不純物濃度の最大値）が、ｐ形ベース層１３の最大不純物濃度（ｐ形不純物濃度の最大値）の５倍以内に増加して、ｎ＋形半導体層１００のｎ形不純物濃度の最大値が、１×１０１８ｃｍ−３以下であれば、同様にラッチアップが生じないことが分かった。
これらは、以下のように説明することができる。まず、ｎ＋形半導体層１００のｎ形不純物濃度の最大値が、ｐ形ベース層１３のｐ形不純物濃度の最大値と同じあるいはそれ以下であれば、図３に示したように、電子密度がｐ形不純物濃度以下になり、ラッチアップすることはない。
更に、ｎ＋形半導体層１００のｎ形不純物濃度の最大値が、ｐ形ベース層１３のｐ形不純物濃度の最大値の５倍以内であれば、図４に示したように、電子密度はｎ＋形半導体層１００近傍ではｐ形ベース層１３のｐ形不純物濃度の最大値より大きいものの、ｐ形ベース層１３中において拡散により十分に低くなり、ｎ−形ベース層１２近傍では、ｐ形不純物濃度以下になりラッチアップすることはない、ことがシミュレーション解析による比較検討により判明した。
また、ｎ＋形半導体層１００の総電荷量が、ｐ形ベース層１３の総電荷量の５倍以内であり、すなわち、ｎ＋形半導体層１００の単位面積あたりの電荷量が、１×１０１４ｃｍ−２以下である場合にも同様であることがシミュレーション解析により知得できた。
なお、これらの関係は、ｎ＋形半導体層１００とｐ形ベース層１３の関係であるために、素子の耐圧により変化することは無い。素子の耐圧により変化するのは、ｎ−形ベース層１２の幅と不純物濃度であるからである。
これら不純物濃度、キャリア密度、電荷量の関係は、後に説明する他の実施形態、変形例についても言える。
本実施形態では、前述したようにｎ＋形半導体層１００からの電子注入効率が低くなる設計を行っている。すなわち、ｐ形ベース層１３とｎ＋形半導体層１００とのｐｎ接合に順方向バイアスが印加された状態で、ｐ形ベース層１３内の少数キャリア（電子）の密度がｐ形ベース層１３のｐ形不純物濃度以下となるように、ｎ＋形半導体層１００のｎ形不純物濃度が十分に低く設定されている。
これにより、正孔がｎ＋形半導体層１００に流れ込んでも、ｐ形ベース層１３への電子の注入が抑制される。これにより、ラッチアップを回避でき、ゲート電極１８によるスイッチング制御性が失われない。オンのとき、電子は、ｐ形ベース層１３におけるゲート絶縁膜１７ａとの境界面付近の領域に制限されたチャネルを流れる。
本実施形態に係る特徴をまとめると、最大電流通電状態におけるｐ形ベース層１３中の電子密度が、ｐ形ベース層１３のｐ形不純物濃度以下であることである。それを実現するための条件として、ｎ＋形半導体層１００のｎ形不純物濃度の最大値が、ｐ形ベース層１３のｐ形不純物濃度と同程度から最大値の５倍以内であり、また、別の表現をすると、ｎ＋形半導体層１００の総電荷量が、ｐ形ベース層１３の総電荷量と同程度から５倍以内である。このような条件を満足することで、図１に示すように、ｐ形ベース層１３を第２の主電極２２と接触させなくても、ラッチアップを回避できることをシミュレーション解析により知得できた。
より確実にラッチアップを回避するためには、ｎ＋形半導体層１００のｎ形不純物濃度の最大値が、ｐ形ベース層１３のｐ形不純物濃度の最大値の２倍以内であり、ｎ＋形半導体層１００の総電荷量が、ｐ形ベース層１３の総電荷量の２倍以内であることが、より望ましい。
ｎ＋形半導体層１００のｎ形不純物濃度の最大値の下限、ｎ＋形半導体層１００の総電荷量の下限およびｎ＋形半導体層１００の単位面積あたりの電荷量の下限は、ゲートオン時にチャネルに電子電流が流れることが可能な条件を満足する範囲内で設定される。
ｎ＋形半導体層１００のｎ形不純物濃度を低くすることで、ｐ形ベース層１３に注入された正孔は、そのｎ＋形半導体層１００を経由して第２の主電極２２へと流れることができる。したがって、アバランシェブレークダウンが生じた際に、ラッチアップを引き起こさず破壊耐量の低下をまねかない。
前述したように、本実施形態の半導体装置では、チャネルが形成される領域を含む隣り合うトレンチｔ間で、ｐ形ベース層１３と第２の主電極２２とのコンタクトを確保しなくてもよい。このため、トレンチ間隔を狭くすることが可能になり、オン抵抗（オン電圧）を低減できる。
すなわち、本実施形態では、スイッチング制御性や破壊耐量を低下させることなく、低オン抵抗化が可能である。このような特性を備えた本実施形態の半導体装置は、特にスイッチング用途のパワーデバイスに適している。
なお、図５に示すように、隣り合うトレンチｔ間で、ｐ形ベース層１３の一部をｎ＋形半導体層１００から露出させて、第２の主電極２２に接触させてもよい。
この場合、ｐ形ベース層１３と第２の主電極２２とが接触する部分を通じて、アバランシェ電流（正孔電流）を第２の主電極２２へと流すことができる。このため、破壊耐量をより高めることが可能である。更にこれにより、ｐ形ベース層１３の不安定な電位の影響がゲート電極１８におよぶのを防ぐことができ、スイッチング制御性を損ねない。
（第２実施形態）
図６は、第２実施形態に係る半導体装置の模式斜視図である。図６において、見やすくするために、第２の主電極２２は２点鎖線で示している。
本実施形態のｐ形ベース層１３は、チャネル領域１３ａとコンタクト領域１３ｂとを有する。それ以外の構成及び得られる効果は、上記第１実施形態と同じである。
チャネル領域１３ａは、ｎ＋形半導体層１００と同じ幅及び長さでｎ＋形半導体層１００の直下に重なっている。コンタクト領域１３ｂは、ｎ＋形半導体層１００で覆われずに上方に引き出され、第２の主電極２２に接する。
したがって、ｐ形ベース層１３には第２の主電極２２の電位が与えられ、ｐ形ベース層１３の電位を安定させることができる。これにより、ｐ形ベース層１３の不安定な電位の影響がゲート電極１８におよぶのを防ぐことができ、スイッチング制御性を損ねない。
（第３実施形態）
図７は、第３実施形態に係る半導体装置の模式断面図である。
本実施形態の半導体装置はＭＯＳＦＥＴ構造を有し、図１に示した第１実施形態の半導体装置において、ｐ＋形のコレクタ層１１をｎ＋形のドレイン層４１に置き換えた構造を有する。
相対的に、第１の主電極２１に高電位、第２の主電極２２に低電位が印加された状態で、ゲート電極１８に所望のゲート電位が印加されると、ｐ形ベース層１３におけるゲート絶縁膜１７ａとの境界面付近に反転層（ｎチャネル）が形成される。例えば、第２の主電極２２には、グランド電位または負電位が印加され、ゲート電極１８には正のゲート電位が印加される。第１の主電極２１には、ゲート電位よりも高い正電位が印加される。
これにより、ｎ＋形半導体層１００、ｎチャネル、ｎ−形ベース層１２及びｎ＋形ドレイン層４１を通じて、第２の主電極２２と第１の主電極２１との間に電流が流れ、オン状態となる。
本実施形態においても第１実施形態と同様、ｎ＋形半導体層１００からの電子注入効率が低くなる設計を行っている。したがって、ｐ形ベース層１３と第２の主電極２２とを接触させなくても、正孔はｎ＋形半導体層１００を経由して第２の主電極２２へと流れることができる。したがって、破壊耐量の低下をまねかない。
さらに、ｐ形ベース層１３と第２の主電極２２とのコンタクトを確保しなくてもよいことから、トレンチ間隔を狭くすることが可能になり、チャネル密度の向上によりオン抵抗を低減できる。
すなわち、本実施形態においても、スイッチング制御性や破壊耐量を低下させることなく、低オン抵抗化が可能である。
なお、本実施形態においても、図５に示すように、隣り合うトレンチｔ間で、ｐ形ベース層１３の一部をｎ＋形半導体層１００から露出させて、第２の主電極２２に接触させてもよい。この場合、ｐ形ベース層１３と第２の主電極２２とが接触する部分を通じて、アバランシェ電流（正孔電流）を第２の主電極２２へと流すことができる。このため、破壊耐量をより高めることが可能である。
（第４実施形態）
図８は、第４実施形態に係る半導体装置の模式断面図である。
本実施形態の半導体装置は、第２のトレンチｔ２内に設けられた絶縁層４７と埋め込み電極２２ｂとを有する。それ以外の構成は、上記第１実施形態と同じである。
第２のトレンチｔ２は、ゲート電極１８が設けられたトレンチｔ間に設けられている。第２のトレンチｔ２は、ｎ＋形半導体層１００の表面から、ｐ形ベース層１３を貫通して、ｎ−形ベース層１２に達する。第２のトレンチｔ２は、ｐ形ベース層１３及びｎ＋形半導体層１００の積層構造を、横方向に複数に分離する。ｐ形ベース層１３及びｎ＋形半導体層１００は、第２のトレンチｔ２の側壁に隣接している。
第２の主電極２２は、表面電極２２ａと埋め込み電極２２ｂとを有する。第２のトレンチｔ２内には、埋め込み電極２２ｂと絶縁層４７が埋め込まれている。
表面電極２２ａは、ｎ＋形半導体層１００上に設けられ、ｎ＋形半導体層１００の上面に接する。また、表面電極２２ａは、トレンチｔ上及び第２のトレンチｔ２上にも設けられている。表面電極２２ａとゲート電極１８との間には絶縁膜１７が介在し、表面電極２２ａとゲート電極１８はつながっていない。
埋め込み電極２２ｂは、第２のトレンチｔ２の上部に設けられ、表面電極２２ａと接続されている。埋め込み電極２２ｂは、不純物が添加され導電性を有する半導体材料（例えば多結晶シリコン）からなる。あるいは、埋め込み電極２２ｂとして、金属を用いてもよい。
埋め込み電極２２ｂの底部は、ｎ＋形半導体層１００とｐ形ベース層１３との境界面をこえてｐ形ベース層１３に達する。埋め込み電極２２ｂは、ｎ＋形半導体層１００の側面及びｐ形ベース層１３の側面に隣接する。すなわち、埋め込み電極２２ｂの側面は、ｎ＋形半導体層１００の側面のすべて及びｐ形ベース層１３の側面の一部に接する。これにより、ｎ＋形半導体層１００及びｐ形ベース層１３は、埋め込み電極２２ｂを介して第２の主電極２２と電気的に接続されている。
絶縁層４７は、第２のトレンチｔ２内における埋め込み電極２２ｂの下に設けられている。
本実施形態では、トレンチｔとトレンチｔとの間に第２のトレンチｔ２を設けることで、ｐ形ベース層１３の幅を狭くすることができる。ｐ形ベース層１３の幅が狭くなると、そのｐ形ベース層１３直下のｎ−形ベース層１２の抵抗成分が増大し、その部分に正孔が蓄積される。この正孔の蓄積は、ｎ−形ベース層１２への電子の注入を促進させ、オン抵抗（オン電圧）を低減できる。
第２のトレンチｔ２内にはゲート電極が設けられない。したがって、ｐ形ベース層１３における第２のトレンチｔ２に隣接する部分にはチャネルが形成されない。すなわち、本実施形態では、ｐ形ベース層１３の幅を狭めつつも、チャネル密度及びゲート容量の増大をまねかない。これにより、スイッチング速度を低下させることなく、オン電圧を低減できる。
また、本実施形態においても、上記第１実施形態と同様、ｐ形ベース層１３の上面と第２の主電極２２とのコンタクトを確保しなくても、ｎ＋形半導体層１００からの電子注入効率を低くすることで、ラッチアップを回避できる。また、破壊耐量の低下もまねかない。
さらに、本実施形態では、ｐ形ベース層１３の側面の一部が、第２の主電極２２の一部である埋め込み電極２２ｂに接している。このため、ｐ形ベース層１３の側面の一部を通じて、正孔は第２の主電極２２へと流れることができる。このため、オン状態におけるｎ＋形半導体層１００への正孔の注入を抑制でき、ラッチアップをより発生しにくくなる。また、アバランシェ電流（正孔電流）もｐ形ベース層１３の側面の一部を通じて、第２の主電極２２へと流れることができるため、より高い破壊耐量が得られる。
すなわち、本実施形態においても、スイッチング制御性や破壊耐量を低下させることなく、低オン抵抗化が可能である。
また、ｎ＋形半導体層１００の上面のすべて及び側面のすべてに対して、第２の主電極２２が接している。このため、微細化しても第２の主電極２２とｎ＋形半導体層１００との接触面積を十分に確保でき、接触抵抗の増大をまねかない。
（第５実施形態）
図９は、第５実施形態に係る半導体装置の模式断面図である。
本実施形態は、第２のトレンチｔ２における埋め込み電極２２ｂの下に、導電材４８が埋め込まれている点で、図８に示す第４実施形態の半導体装置と相違する。他の部分の構造及び得られる効果は、第４実施形態の半導体装置と同じである。
導電材４８と第２のトレンチｔ２の底部との間には、絶縁膜４９が設けられている。したがって、導電材４８とｎ形ベース層１２とは接していない。導電材４８とｐ形ベース層１３の側面との間にも、絶縁膜４９が設けられている。したがって、導電材４８とｐ形ベース層１３とは接していない。導電材４８と埋め込み電極２２ｂとの間にも、絶縁膜４９が設けられている。したがって、導電材４８と埋め込み電極２２ｂとは接していない。導電材４８は、ゲート電極１８とも接続されていない。したがって、導電材４８は電気的にフローティング状態である。
トレンチｔと第２のトレンチｔ２とは、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法により同時に形成される。絶縁膜１７と絶縁膜４９とは、同じ材料で同時に形成される。そして、導電材４８はゲート電極１８と同じ材料であり、ゲート電極１８を形成するときに導電材４８も同時に形成される。したがって、効率よく製造できる。
なお、図示していないが、第２のトレンチｔ２内部の導電材４８を削除し、絶縁膜４９にした構造であっても同様な効果が得られることは明白である。
（第６実施形態）
図１０は、第６実施形態に係る半導体装置の模式断面図である。
図１１は、同半導体装置における主な要素の平面レイアウトを例示する模式図である。
図１２は、図１１におけるＡ−Ａ断面図である。
本実施形態の半導体装置は、第１実施形態の構造に加えて、埋め込み層１６と埋め込み電極２３とをさらに有する。
埋め込み層１６は、ｎ−形ベース層１２中に選択的に複数設けられている。
トレンチｔは、ｎ＋形半導体層１００の表面から、ｐ形ベース層１３を貫通して、埋め込み層１６に達する。トレンチｔの底部のまわりに埋め込み層１６が設けられている。すなわち、埋め込み層１６は、トレンチｔの底面および底面近くの側壁に隣接している。
トレンチｔの底部には、埋め込み電極２３が設けられている。埋め込み電極２３は、不純物が添加され導電性を有する半導体材料（例えば多結晶シリコン）からなる。あるいは、埋め込み電極２３として、金属を用いてもよい。
埋め込み電極２３の底面及び側面は、埋め込み層１６とオーミック接触している。埋め込み電極２３は、ゲート電極１８よりも下に設けられている。ゲート電極１８と埋め込み電極２３との間には、絶縁膜１７が介在している。
図１１に示すように、トレンチｔ、ｎ＋形半導体層１００及びゲート電極１８は、例えばストライプ状の平面パターンで形成されている。ｐ形ベース層１３も、ｎ＋形半導体層１００の下でストライプ状の平面パターンで形成されている。すなわち、ｎ＋形半導体層１００は、ｐ形ベース層１３上に、ｐ形ベース層１３と同じ幅で重なったストライプ状の平面パターンで形成されている。
図１２に示すように、埋め込み電極２３の一部２３ａは、上方に引き出されて第２の主電極２２と接続している。トレンチｔ内の一部分にはゲート電極１８が設けられていない。その部分で、埋め込み電極２３の一部２３ａがトレンチｔ内を深さ方向に延びている。この一部２３ａを通じて、埋め込み電極２３は第２の主電極２２と電気的に接続している。したがって、埋め込み電極２３とオーミック接触する埋め込み層１６は、埋め込み電極２３を通じて、第２の主電極２２と電気的に接続している。
また、ゲート電極１８の一部は、上方に引き出されて、トレンチｔの上に設けられたゲート配線５１と接続されている。ゲート配線５１は、絶縁層６１によって、第２の主電極２２に対して絶縁分離されている。
本実施形態の半導体装置において、アバランシェブレークダウンが発生すると、正孔電流は、ｐ形の埋め込み層１６及びこの埋め込み層１６にオーミック接触する埋め込み電極２３を経由して第２の主電極２２へと流れる。これにより、素子破壊を回避できる。
トレンチゲート構造のパワーデバイスでは、特にトレンチの底部近傍で電界が高くなりやすく、トレンチ底部近傍でアバランシェブレークダウンが起こりやすい。本実施形態では、トレンチｔの底部のまわりに埋め込み層１６が設けられていることから、破壊現象を効果的に抑制できる。
また、第１実施形態と同様に、ｎ＋形半導体層１００からの電子注入効率が低くなる設計を行っている。これにより、オンのときに正孔がｎ＋形半導体層１００に流れ込んでも、ｐ形ベース層１３への電子の注入が抑制される。これにより、ラッチアップを回避でき、ゲート電極１８によるスイッチング制御性が失われない。
本実施形態では、トレンチｔ間で、ｐ形ベース層１３と第２の主電極２２とのコンタクトを確保しなくても、ラッチアップせず、破壊耐量が低下しない。このため、トレンチ間隔を狭くすることが可能になり、オン抵抗（オン電圧）を低減できる。
すなわち、本実施形態においても、スイッチング制御性や破壊耐量を低下させることなく、低オン抵抗化が可能である。
本実施形態におけるトレンチ構造は、例えば、以下のようにして形成することができる。
例えば、先にトレンチｔを形成した後、そのトレンチｔの底部にｐ形不純物を注入する。その後、熱処理を行って、注入されたｐ形不純物を拡散させる。これにより、埋め込み層１６が形成される。なお、熱処理は、埋め込み電極２３、絶縁膜１７、ゲート電極１８を形成した後でもよい。
トレンチｔの底部にｐ形不純物を注入した後、トレンチｔの底部に埋め込み電極２３を埋め込む。その後、埋め込み電極２３の上、及びトレンチｔの側壁に絶縁膜１７を形成する。その後、絶縁膜１７の内側にゲート電極１８を埋め込む。
（第７実施形態）
図１３に示すように、埋め込み電極２３は、すべてのトレンチ内に設けなくてもよい。図１３では、複数のトレンチを第１のトレンチｔ１と第２のトレンチｔ３とに分けて示す。
第１のトレンチｔ１は、ｎ＋形半導体層１００の表面から、ｐ形ベース層１３を貫通して、ｎ−形ベース層１２に達する。第１のトレンチｔの底面及び側壁には絶縁膜１７が形成されている。その絶縁膜１７の内側には、ゲート電極１８が埋め込まれている。ゲート電極１８は、第１のトレンチｔ１の側壁に形成されたゲート絶縁膜１７ａを介して、ｐ形ベース層１３に対向している。
第２のトレンチｔ３も、ｎ＋形半導体層１００の表面から、ｐ形ベース層１３を貫通して、ｎ−形ベース層１２に達する。第２のトレンチｔ３は、第１のトレンチｔ１よりも深い。
ｎ−形ベース層１２中には、選択的に埋め込み層１６が設けられている。埋め込み層１６は、第１のトレンチｔ１の底部のまわりには設けられていない。第２のトレンチｔ３の底部は、埋め込み層１６に達する。すなわち、埋め込み層１６は、第２のトレンチｔ３の底面および底面近くの側壁に隣接している。
第２のトレンチｔ３の底部には、埋め込み電極２３が設けられている。埋め込み電極２３の底面及び側面は、埋め込み層１６とオーミック接触している。
第２のトレンチｔ３内における埋め込み電極２３の上には、絶縁膜１７を介してゲート電極１８が設けられている。埋め込み電極２３より上の第２のトレンチｔ３の側壁には、ゲート絶縁膜１７ａが形成されている。第２のトレンチｔ３内のゲート電極１８は、ゲート絶縁膜１７ａを介在させて、ｐ形ベース層１３に対向している。
第６実施形態と同様、埋め込み電極２３の一部は上方に引き出されて、第２の主電極２２と接続されている。したがって、埋め込み電極２３とオーミック接触する埋め込み層１６は、埋め込み電極２３を通じて、第２の主電極２２と電気的に接続している。
したがって、アバランシェ電流（正孔電流）は、ｐ形の埋め込み層１６及びこの埋め込み層１６にオーミック接触する埋め込み電極２３を経由して第２の主電極２２へと流れる。これにより、素子破壊を回避できる。
第２のトレンチｔ３を第１のトレンチｔ１よりも深くすることで、埋め込み層１６及び埋め込み電極２３を第１のトレンチｔ１よりも深い位置に設けることができる。このため、トレンチ底部近傍で発生しやすいアバランシェ電流（正孔電流）を効果的に埋め込み層１６及び埋め込み電極２３を介して第２の主電極２２へと流すことができる。
隣り合うトレンチの両方に埋め込み層１６を設けた構造において、隣り合う埋め込み層１６間の間隔が狭くなる、もしくは隣り合う埋め込み層１６どうしがくっついてしまうと、オン状態における電子の縦方向の流れが妨げられる。
本実施形態では、埋め込み層１６及び埋め込み電極２３は、すべてのトレンチに対応して設けられず、選択された特定のトレンチ（第２のトレンチｔ３）の底部にのみ設けられる。したがって、隣り合うトレンチの両方に埋め込み層１６が形成されない設計が可能となる。これにより、電子の縦方向の流れを妨げることなく、トレンチ間隔を狭めることが可能になる。トレンチ間隔を狭くすることで、オン抵抗（オン電圧）を低減できる。
（第８実施形態）
次に、図１４は、第８実施形態に係る半導体装置の模式断面図である。
本実施形態においても、埋め込み層１６及び埋め込み電極３３を、すべてのトレンチに設けていない。図１４では、複数のトレンチを第１のトレンチｔ１と第２のトレンチｔ４とに分けて示す。
第２のトレンチｔ４も、ｎ＋形半導体層１００の表面から、ｐ形ベース層１３を貫通して、ｎ−形ベース層１２に達する。第２のトレンチｔ４は、第１のトレンチｔ１よりも深い。
ｎ−形ベース層１２中には、選択的に埋め込み層１６が設けられている。埋め込み層１６は、第１のトレンチｔ１の底部のまわりには設けられていない。第２のトレンチｔ４の底部は、埋め込み層１６に達する。埋め込み層１６は、第２のトレンチｔ４の底面に隣接している。また、埋め込み層１６は、第２のトレンチｔ４におけるｐ形ベース層１３よりも下の側壁に隣接している。
第２のトレンチｔ４内には、埋め込み電極３３が設けられている。埋め込み電極３３は、第２のトレンチｔ４の底部から開口部まで充填されている。埋め込み電極３３の底面及び側面は、埋め込み層１６とオーミック接触している。埋め込み電極３３は、不純物が添加され導電性を有する半導体材料（例えば多結晶シリコン）、あるいは金属材料からなる。
第２の主電極２２は、第２のトレンチｔ４の上にも設けられ、第２のトレンチｔ４内に充填された埋め込み電極３３の上端に接している。埋め込み電極３３とオーミック接触する埋め込み層１６は、埋め込み電極３３を通じて、第２の主電極２２と電気的に接続している。
ゲート電極１８は、第２のトレンチｔ４内には設けられていない。第２のトレンチｔ４に隣接するｎ＋形半導体層１００及びｐ形ベース層１３のそれぞれの側面は、埋め込み電極３３の側面に接している。
本実施形態においても、アバランシェ電流（正孔電流）は、ｐ形の埋め込み層１６及びこの埋め込み層１６にオーミック接触する埋め込み電極３３を経由して第２の主電極２２へと流れる。これにより、素子破壊を回避できる。さらに、ｐ形ベース層１３の側面が埋め込み電極３３に接しているため、アバランシェ電流（正孔電流）は、ｐ形ベース層１３及び埋め込み電極３３を経由して第２の主電極２２に流れることもできる。このため、より高い破壊耐量が得られる。
また、埋め込み層１６及び埋め込み電極３３は、すべてのトレンチに対応して設けられず、選択された特定のトレンチ（第２のトレンチｔ４）にのみ設けられる。したがって、隣り合うトレンチの両方に埋め込み層１６が形成されない設計が可能となる。これにより、電子の縦方向の流れを妨げることなく、トレンチ間隔を狭めることが可能になる。トレンチ間隔を狭くすることで、オン抵抗（オン電圧）を低減できる。
図１０〜１４に示される第６〜８実施形態の半導体装置における、ｐ＋形のコレクタ層１１をｎ＋形のドレイン層に置き換えてもよい。すなわち、縦型のＭＯＳＦＥＴにおいて、第６〜８実施形態に示す埋め込み層及び埋め込み電極を設けることで、高破壊耐量と低オン抵抗との両立が図れる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…コレクタ層、１２…ｎ−形ベース層、１３…ｐ形ベース層、１３ａ…チャネル領域、１３ｂ…コンタクト領域、１４…ｎ＋形半導体層、１６…埋め込み層、１７ａ…ゲート絶縁膜、１８…ゲート電極、２１…第１の主電極、２２…第２の主電極、２２ａ…表面電極、２２ｂ…埋め込み電極、２３，３３…埋め込み電極、４１…ドレイン層、１００…ｎ＋形半導体層

Claims (12)

  1. 第１の主電極と、
    前記第１の主電極上に設けられた第２導電形のコレクタ層と、
    前記コレクタ層上に設けられた第１導電形ベース層と、
    前記第１導電形ベース層上に設けられた第２導電形ベース層と、
    前記第２導電形ベース層上に設けられた第１導電形の第２の半導体層と、
    前記第２導電形ベース層よりも前記第２の半導体層側に位置する一端と、前記第２導電形ベース層よりも前記第１導電形ベース層側に位置する他端と、を有するゲート電極と、
    前記ゲート電極と前記第２導電形ベース層との間に設けられたゲート絶縁膜と、
    前記第２の半導体層上に設けられ、前記第２の半導体層と電気的に接続された第２の主電極と、
    を備え、
    前記第２導電形ベース層と前記第１導電形の前記第２の半導体層とのｐｎ接合に順方向バイアスが印加された状態で、前記第２導電形ベース層内の少数キャリアの密度が前記第２導電形ベース層の不純物濃度以下となるように、前記第１導電形の前記第２の半導体層の不純物濃度が設定されていることを特徴とする半導体装置。
  2. 前記第２の半導体層の最大不純物濃度が、前記第２導電形ベース層の最大不純物濃度の５倍以内であることを特徴とする請求項１記載の半導体装置。
  3. 前記第２の半導体層の最大不純物濃度が、前記第２導電形ベース層の最大不純物濃度の２倍以内であることを特徴とする請求項１記載の半導体装置。
  4. 前記第２の半導体層の最大不純物濃度が、１×１０ １８ ｃｍ −３ 以下であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 第１の主電極と、
    前記第１の主電極上に設けられた第２導電形のコレクタ層と、
    前記コレクタ層上に設けられた第１導電形ベース層と、
    前記第１導電形ベース層上に設けられた第２導電形ベース層と、
    前記第２導電形ベース層上に設けられた第１導電形の第２の半導体層と、
    前記第２導電形ベース層よりも前記第２の半導体層側に位置する一端と、前記第２導電形ベース層よりも前記第１導電形ベース層側に位置する他端と、を有するゲート電極と、
    前記ゲート電極と前記第２導電形ベース層との間に設けられたゲート絶縁膜と、
    前記第２の半導体層上に設けられ、前記第２の半導体層と電気的に接続された第２の主電極と、
    を備え、
    前記第２導電形ベース層と前記第１導電形の前記第２の半導体層とのｐｎ接合に順方向バイアスが印加された状態で、前記第２導電形ベース層内の少数キャリアの密度が前記第２導電形ベース層の不純物濃度以下となるように、前記第１導電形の前記第２の半導体層の総電荷量が設定されていることを特徴とする半導体装置。
  6. 前記第２の半導体層の総電荷量が、前記第２導電形ベース層の総電荷量の５倍以内であることを特徴とする請求項５記載の半導体装置。
  7. 前記第２の半導体層の総電荷量が、前記第２導電形ベース層の総電荷量の２倍以内であることを特徴とする請求項５記載の半導体装置。
  8. 前記第２の半導体層の単位面積あたりの電荷量が、１×１０ １４ ｃｍ −２ 以下であることを特徴とする請求項５〜７のいずれか１つに記載の半導体装置。
  9. 前記第２導電形ベース層は、
    前記第２の半導体層の下に重なったチャネル領域と、
    前記第２の半導体層で覆われずに、前記第２の主電極に接するコンタクト領域と、
    を有することを特徴とする請求項１〜８のいずれか１つに記載の半導体装置。
  10. 前記第２の主電極は、
    前記第２の半導体層上に設けられ、前記第２の半導体層の上面に接する表面電極と、
    隣り合う前記ゲート電極間に設けられ、前記第２の半導体層の側面及び前記第２導電形ベース層の側面に隣接する埋め込み電極と、
    を有することを特徴とする請求項１〜９のいずれか１つに記載の半導体装置。
  11. 前記第１導電形ベース層中に選択的に設けられた第２導電形の埋め込み層と、
    前記ゲート電極よりも前記コレクタ層側で前記埋め込み層に接して設けられ、前記第２の主電極と電気的に接続された埋め込み電極と、
    をさらに備えたことを特徴とする請求項１〜９のいずれか１つに記載の半導体装置。
  12. 前記第１導電形ベース層中に選択的に設けられた第２導電形の埋め込み層と、
    前記第２導電形ベース層よりも前記第２の半導体層側で前記第２の主電極に接する一端と、前記第２導電形ベース層よりも前記第１導電形ベース層側で前記埋め込み層に接する他端と、を有する埋め込み電極と、
    をさらに備えたことを特徴とする請求項１〜９のいずれか１つに記載の半導体装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5762689B2 (ja) * 2010-02-26 2015-08-12 株式会社東芝 半導体装置
JP5620421B2 (ja) 2012-02-28 2014-11-05 株式会社東芝 半導体装置
JP5644793B2 (ja) * 2012-03-02 2014-12-24 株式会社デンソー 半導体装置
JP2014060336A (ja) 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
JP6177154B2 (ja) * 2013-07-16 2017-08-09 株式会社東芝 半導体装置
JP2015176891A (ja) 2014-03-13 2015-10-05 株式会社東芝 半導体装置
JP6385755B2 (ja) * 2014-08-08 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN106558616B (zh) * 2015-09-24 2019-11-12 丰田合成株式会社 纵型场效应晶体管以及电力转换装置
CN105789288B (zh) * 2016-03-15 2019-05-03 江苏中科君芯科技有限公司 具有集成栅源电容的igbt器件
JP2018207057A (ja) * 2017-06-09 2018-12-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
KR20200075466A (ko) * 2018-12-18 2020-06-26 에스케이하이닉스 주식회사 3차원 구조의 반도체 장치 및 그 제조 방법
JP7200739B2 (ja) * 2019-02-21 2023-01-10 株式会社デンソー 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5493134A (en) * 1994-11-14 1996-02-20 North Carolina State University Bidirectional AC switching device with MOS-gated turn-on and turn-off control
JP2001168333A (ja) 1999-09-30 2001-06-22 Toshiba Corp トレンチゲート付き半導体装置
JP2001284584A (ja) 2000-03-30 2001-10-12 Toshiba Corp 半導体装置及びその製造方法
EP1170803A3 (en) * 2000-06-08 2002-10-09 Siliconix Incorporated Trench gate MOSFET and method of making the same
JP4024503B2 (ja) * 2001-09-19 2007-12-19 株式会社東芝 半導体装置及びその製造方法
JP2004022941A (ja) 2002-06-19 2004-01-22 Toshiba Corp 半導体装置
EP1760790B1 (en) * 2004-05-12 2019-04-03 Toyota Jidosha Kabushiki Kaisha Semiconductor device
GB0417749D0 (en) 2004-08-10 2004-09-08 Eco Semiconductors Ltd Improved bipolar MOSFET devices and methods for their use
JP4929621B2 (ja) * 2005-06-15 2012-05-09 富士電機株式会社 Ｍｏｓゲート型炭化珪素半導体装置
JP4609656B2 (ja) * 2005-12-14 2011-01-12 サンケン電気株式会社 トレンチ構造半導体装置
JP2009170532A (ja) * 2008-01-11 2009-07-30 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP4788734B2 (ja) * 2008-05-09 2011-10-05 トヨタ自動車株式会社 半導体装置
JP5353190B2 (ja) * 2008-11-04 2013-11-27 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法
US20100193835A1 (en) * 2009-02-05 2010-08-05 Force-Mos Technology Corporation Trench insulated gate bipolar transistor (GBT) with improved emitter-base contacts and metal schemes

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