JP4929621B2 - Mosゲート型炭化珪素半導体装置 - Google Patents
Mosゲート型炭化珪素半導体装置 Download PDFInfo
- Publication number
- JP4929621B2 JP4929621B2 JP2005174554A JP2005174554A JP4929621B2 JP 4929621 B2 JP4929621 B2 JP 4929621B2 JP 2005174554 A JP2005174554 A JP 2005174554A JP 2005174554 A JP2005174554 A JP 2005174554A JP 4929621 B2 JP4929621 B2 JP 4929621B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon carbide
- layer
- region
- silicon
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
電力用半導体装置においては、素子の高抵抗層であるドリフト層の抵抗は半導体基板の臨界電界強度の3乗の逆数とキャリア移動度の逆数のそれぞれに比例する関係を有し、この関係に沿ってそれぞれの値が大きくなるとドリフト層の抵抗は減少することが知られている。電力用半導体装置のオン抵抗は前記高抵抗ドリフト層の抵抗の比率が高いので、ドリフト層の抵抗が減少すると共に小さくなる。
しかし、前述の炭化珪素半導体装置は、具体例として炭化珪素MOSFETを例に挙げてさらに説明を加えると、たとえば、4H−SiC結晶を主要材料とするMOSFETでは、炭化珪素半導体基板表面に形成されるシリコン酸化膜をゲート酸化膜として用いるので、シリコン酸化膜と炭化珪素界面においてSiとCのバランスが崩れて界面準位密度が高くなり易く、チャネルにおけるキャリア移動度(以降、チャネル移動度と表す)が小さくなることが避けられない。チャネル移動度が小さくなると、チャネル抵抗が高くなってオン抵抗の大半を占めるようになり、炭化珪素MOSFETにとっては、その性能の限界がチャネル抵抗によって決まってしまうことが新たな問題として浮上するようになった。チャネル抵抗が高いことに対しては、たとえば、MOSゲート構造をトレンチゲート構造にして単位面積あたりのチャネル形成密度を増やすこと、あるいはMOSゲートを形成する炭化珪素基板の結晶面方位を、現在最も移動度が高い面として知られている(03−38)面とすることなどによって低減させる対策が考えられる。しかし、これらの対策は、いずれも前述した界面準位の高密度化を抑制してチャネル移動度を上げるという根本的な対策ではなく、チャネル移動度が十分に得られないままで、より好ましい面方位を選んでいくまたはチャネル形成密度を増加させるという対症療法的なものに過ぎないので、当面は良くても先を見通した場合、必ずしも充分な対策とは言えない。従って、炭化珪素MOSFETの今後の高性能化にあたっては、チャネル移動度自体の向上が必要不可欠な課題とされるべきである。
RCH=L/{WCOXμn(VG−VT)} ・・式(1)
この(1)式からチャネル抵抗RCHは、他の要因を一定とすると、電子の移動度μnの影響を大きく受け、電子の移動度μnを大きくすれば、チャネル抵抗RCHが小さくなることがわかる。以下にチャネル移動度向上に関連する公知文献例を紹介する。
非特許文献1の記載には、4H−SiCの各結晶面上にそれぞれMOS界面を形成し、それらのMOSFETの移動度を調査した結果、実効移動度(effective mobility)が、結晶面(0001)、(11−20)、(03−38)面でそれぞれ、3.8cm2/Vs、5.4cm2/Vs、10.6cm2/Vsであり、(0001)面より(11−20)面や(03−38)面上に形成されたMOSFETの移動度が高いことが開示されている。この理由として4Hあるいは6H−SiCの(0001)面はSi(111)面と、4Hあるいは6H−SiCの(11−20)面や4Hあるいは6H−SiCの(1−100)面はSi(110)面と、4H−SiC(03−38)面あるいは6H−SiC(01−14)面はSi(100)面と等価な面であるからと説明されており、Siでも前述と同様にして調べると、(100)面、(110)面、(111)面の順に移動度が高い。この理由として、原子の面密度が低いほど界面準位密度が下がり、その界面準位に捕獲される伝導電子が少なくなることや捕獲された電子からのクーロン散乱が少なくなることによると説明されている。
SiC―MOSFET(プレーナーゲート型MOSFET)で、SiCとシリコン酸化膜との界面準位密度を低くするために、SiC層の上にSi層をエピタキシャル成長させる発明の記載がある(特許文献2−要約)。
炭化珪素半導体装置(プレーナーゲート型MOSFET)で、ゲート絶縁膜の絶縁耐圧を低下させることなく、高チャネル移動度を得る発明の記載がある(特許文献3−要約)。
オン抵抗の低減と耐圧向上のために、SiCドレイン層に、ソース領域として、よりバンドギャップの小さいSiなどの層を形成する発明の記載がある(特許文献4−要約)。
特許文献3、4に記載の発明においては、炭化珪素結晶とシリコン結晶またはポリシリコンとを組み合わせた高耐圧のスイッチング素子であるが、そもそも炭化珪素結晶の中にp型領域を持たず、オフ状態を維持する機構およびオン状態を実現する機構とも、通常のMOSFETとは異なる。むしろ、ホットエレクトロントランジスタに近い動作原理である。すなわち、オフ状態において導通を妨げるものは、ヘテロ構造に起因するバンド構造の不連続性であり、前記特許文献3に記載の図7(b)の符号70で示すエネルギー障壁、あるいは前記特許文献4に記載の図2、図3他に示されたエネルギー障壁に頼るものである。これ以外に、導通を妨げるものはない。このような、ヘテロ界面におけるバンドの不連続性に起因するエネルギー障壁を使ってスイッチングする方式は、低容量のLSIやMPUなど高速動作を要求される電算機向けのスイッチング素子には向いているが、高耐圧デバイスには一般に不向きである。また、オン状態においては、前記特許文献3に記載の図7(c)や前記特許文献4に記載の図6に示されているように、トンネル効果を使って電流を流す仕組みになっている。一般に、トンネル効果を使って大電流を流すと、発熱および、伝導電子あるいは伝導正孔のもつ運動量によってトンネル障壁が破壊され、すなわちヘテロ界面が物理的に破壊されやすいことは良く知られている。なお、前記特許文献4に記載の図9にはp型領域20が見られるが、該領域の役割は、通常のMOSFETにおけるp型well領域の役割とはまったく違う。スイッチング動作の基本になる機構は前述のとおり、エネルギー障壁によるものであり、やはり、このようなスイッチングを電力用半導体で行うのは、破壊しやすいため適当ではなく、技術分野が異なると考えられる。
特許請求の範囲の請求項2記載の本発明によれば、前記他導電型単結晶シリコン半導体層が、晶態が4Hまたは6Hの炭化珪素半導体基板へのヘテロエピタキシャルシリコン成長により形成された層である請求項1記載のMOSゲート型炭化珪素半導体装置とすることが好ましい。
特許請求の範囲の請求項3記載の本発明によれば、前記他導電型単結晶シリコン半導体層がヘテロエピタキシャルシリコン成長により形成される前記炭化珪素半導体基板のトレンチの側壁の結晶の面方位は、前記炭化珪素半導体基板結晶の晶態が4Hである場合は(03−38)面であり、晶態が6Hである場合は(01−14)面である請求項1または2記載のMOSゲート型炭化珪素半導体装置とすることが好適である。
本発明にかかる実施例の説明に先立って、比較のため、まず、従来のトレンチゲート構造を持つ炭化珪素UMOSFET(トレンチゲート型MOSFET)について、その製造方法を簡単に説明する。前記炭化珪素UMOSFETのセル部分の断面図を図17に示す。n型低抵抗基板101上にn型ドリフト層102をエピタキシャル成長させ、さらにp型ベース領域104をエピタキシャル成長させる。その後、窒素(N)あるいは燐(P)などのイオン注入によりソース領域105を形成する。その後、Reactive Ion Etching法により、トレンチ108を形成し、そのトレンチ108を覆うようにゲート酸化膜110を形成し、そのゲート酸化膜110上にゲート電極111を堆積させて前記トレンチを埋める。このゲート電極111を層間絶縁膜117で覆った後、p型ベース層104とソース領域105にソース電極118が接触できるように層間絶縁膜117をエッチングして窓明けし、ソース電極118を形成する。最後にドレイン電極119をウェハ裏面に形成してnチャネル型炭化珪素UMOSFETが完成する。
以上述べたことを踏まえると、特に1〜2kV程度の耐圧を持つ電力用トランジスタにおいては、相対的にチャネル抵抗が無視できないためチャネル抵抗をセルの微細化により低減できることの意義が大きいことからも、UMOSFETを前記プレーナーゲート型MOSFETよりも、より好ましい実施形態であると考えられるので、本発明では、最良の実施形態としてUMOSFETを採り上げて、以下、具体的に説明する。
さらに、図1に示すp-ウエル領域4の形成とn+ソース領域5の形成と図2に示すトレンチ8の形成とを、必ずしもこの順序で実施する必要はない。これらの工程の順序は任意に入れ換えて実施して構わない。ただし、順序を入れ換える際、少なくともp-ウエル領域4はトレンチ8に先立って形成しておく方が、プロセス安定性が高い。以下、炭化珪素結晶の晶態が4Hの場合について、説明するが、晶態6Hを使っても構わない。その場合、面方位を示す指数を読み替えるだけでよい。
続いて、保護酸化膜6の表面領域にAlマスク7を厚さ0.5μmとなるようスパッタ成膜し(図1)、続いてフォトプロセスでAlをパターニングする(図示せず)。図2の半導体基板の要部断面図に示すように、このAlマスク7を用い、SF6とO2ガスを用いてICPプラズマエッチングを行い、トレンチ8を形成し、その後Alマスク7と保護酸化膜6を除去する。このとき、トレンチ8の側壁は(03−38)面またはこれと等価な面方位であることが望ましい。
ここで、単結晶シリコン層9の導電型はp型であり、不純物濃度は目標とするゲートしきい値電圧Vthに合わせて、およそ1×1016cm−3〜1×1017cm−3の範囲とするのが適当である。また、シリコン層9の膜厚は、後述するゲート酸化膜10を形成した後に、ゲート酸化膜10を介して、ゲートのオン状態におけるチャネル反転層をちょうど確保できる厚みとするのが適切である。厚すぎてもよくないし、薄すぎてもよくない。チャネル反転層の厚みは通常、10nm程度で、厚くても30nmを超えることはない。一方、ゲート酸化膜10の厚みは50〜100nmが一般的である。そこで、最も極端な2つの構成例を考える。ゲート酸化膜を熱酸化法で形成後に残るシリコン層9の厚みを反転層と同程度の厚みの10nmとし、ゲート絶縁膜の厚みを50nmで設計した場合、ゲート酸化前のシリコン層9の厚みは約35nmとなる。
次に、単結晶シリコン層9の表面領域を熱酸化し、ゲート酸化膜10を形成する。ゲート酸化膜10の厚みは、上記のように50〜100nmとするのが常識的である。このときの半導体基板の要部断面図を図4に示す。続いて、該ゲート酸化膜10の表面領域に、少なくともトレンチ8を埋め込むだけの厚さに、ドープされたポリシリコンゲート電極11をCVDなどによって全面堆積し、該ポリシリコンゲート電極11をおよそn+ソース領域5の表面と同じ程度の高さまでエッチバックして、トレンチ8以外の主表面上のゲート電極を除去する。エッチバック方法は、プラズマエッチャーやCDE(Chemical Dry Etching)によるドライエッチング、あるいは、酸化膜10をストッパとするCMP(Chemical Mechanical Polishing)によってもよい。前記エッチバック後の半導体基板の要部断面図を図5に示す。
ここで、後述するイオン打ち込み工程において単結晶シリコン層9の原子配列が破壊されないよう、主表面上のゲート酸化膜10を前述のようにエッチングで除去せずに、スクリーン酸化膜として残しておいてもよい。この場合は、図6に対応する半導体基板の要部断面図は図7のようになる。
次に、図示しないマスクを使って、イオン打ち込みを行い、図9に示すように、第二p+領域15を形成する。このとき、単結晶シリコン層9をp+型にするイオン種はB(ボロン)であり、炭化珪素n+型ソース領域5およびp-ウエル領域4を共にp+型にするイオン種はAlが一般的である。これら両方のイオンをそれぞれ、およそ1×1015cm−2のドーズ量で打ち込む必要がある。この工程は、シリコンと炭化珪素という異なる半導体材料に、それぞれ異なる不純物イオンを打ち込むので、工程が煩雑で工程数も増えてしまう。この問題を回避するため、図10に示すように前記第二p+領域15に相当する領域のトレンチ16を形成して、これをソースコンタクトに使用してもよい。
この実施例1では、前記図10に示すトレンチ型ソースコンタクト方式を採用したものとする。この後の工程はMOSFETの標準的で、周知の製造工程であるから、説明を省略する。最終的な仕上がりのUMOSFETの半導体基板の要部断面図は図12のようになる。
単結晶シリコン層9の役割は、オン状態においてn+型ソース領域5から電子電流を受け取り、ゲート酸化膜10に沿ってpベース領域4に形成されたnチャネル領域を介して、n型エピタキシャル層3およびn−型エピタキシャル層(ドリフト領域)2まで、高移動度を保ったまま電子電流を引き渡すことである。この場合、炭化珪素結晶表面における単結晶シリコン9のヘテロエピタキシー技術による形成工程が最も高度な技術を必要とする。炭化珪素結晶では、シリコン結晶の(100)面に相当する原子配列をもつ結晶面は(03−38)面と言われており、トレンチ8の側壁は(03−38)面またはこれと結晶学的に等価な面方位であることが望ましい。炭化珪素基板1の主面が(11−20)面であれば、トレンチ8の側壁を該(03−38)面およびこれと等価な面で構成することは可能である。
本発明においては、シリコンが使われる領域はソース領域からチャネル領域にかけてであり、これらの領域の電位変動は、通常使用時において約15V、サージ電圧が入っても約70V程度にとどまり、接地電位から100V以上乖離することはほとんどない。従って、一部の構造にシリコンを使ったからと言って、デバイス全体の耐圧が失われることにはならないのである。
ただし、6H−SiCの(01−14)面の表面に単結晶シリコン層9をヘテロエピタキシーによって形成する条件は、現在知られている限り可能であるとしても非常に狭いという報告がICSCRM99において中村等によりなされており、必ずしも、前記実施例1に記載のMOSゲート型炭化珪素半導体装置の製造方法が実生産(量産)においても問題なく、容易に実施できるとは言い難い面もある。つまり、前記SiC表面へ単結晶シリコン層をヘテロエピタキシーによって形成する条件を、実生産において耐えられる程度の条件とするには、さらにいっそうの改善が求められる必要性も無いとは言えない。その場合は、前記単結晶シリコン層9の代わりに以下に説明する実施例2に記載のアモルファスシリコン層9pを形成し、その後ポリシリコン層に変換させる方法を採用することが好ましい。
次に、図13に示すように、前記図2に示す製造工程段階の炭化珪素半導体基板の表面領域に対してp型アモルファスシリコン層9pをCVD法により形成する。このp型アモルファスシリコン層9pの不純物濃度および膜厚は、前記実施例1における単結晶シリコン層9の不純物濃度および膜厚に準拠する。次に、p型アモルファスシリコン層9pに対して、エキシマレーザーまたはパルス変調固体レーザーなどのレーザー光20を照射する。図14(A)または図14(B)に示すように、該レーザー光(幅広矢印、以下同じ)20を矢印方向21にスキャンする。その結果、アモルファスシリコン層9pはポリシリコン層9pに変換される。
図15(a)(b)に示すトレンチの要部斜視図に、トレンチ8内に形成されたアモルファスシリコン9pに対するレーザースキャンにより形成されたポリシリコン粒塊の良い例と悪い例を模式的に示す。図15(a)は、矢印で示す伝導電子経路21aと平行にポリシリコン粒塊が延びているから、移動度が大幅に落ちることなく、良い例である。しかし、図15(b)は伝導電子経路21aがポリシリコン粒塊の境界を横切らなければならないので、横切る際にキャリア電子が散乱を受け、移動度が落ちるので、悪い例である。
この後の工程は、前記実施例1における図4から図12までの工程に準拠し、前記実施例1における単結晶シリコン層9をポリシリコン層9pに読み替えればよい。なお、ポリシリコン層9pの表面領域を熱酸化してゲート酸化膜10を形成すると、該ゲート酸化膜10の耐圧および信頼性は当然ながら単結晶シリコン層を熱酸化した酸化膜に劣り、上回ることはない。従って、特にゲート酸化膜10の膜質を問題とする場合は、前記実施例1でも述べたように、ゲート酸化膜10をシリコンの熱酸化ではなく、HTO(High Temperature Oxide)膜などによる堆積型の酸化膜で形成することが好ましい。
2… n−型炭化珪素エピタキシャル層(ドリフト領域)
3… n型炭化珪素エピタキシャル層(n型バッファ領域)
4… p型炭化珪素エピタキシャル層(p-ウエル領域)
5… n+型炭化珪素エピタキシャル層(ソース領域)
6… 保護酸化膜
8… トレンチ
9… 単結晶シリコン層
9p… アモルファスシリコンまたはポリシリコン
10… ゲート酸化膜
11… ドープされたポリシリコンゲート電極
12… レジストマスク
13… イオンビーム(AsまたはPまたはSb)
14… n+シリコン領域
15… 第二p+領域
16… コンタクト用ソーストレンチ
17… 層間絶縁膜
18… ソース電極金属
19… ドレイン電極金属
20… レーザー光
21… レーザースキャン方向
21a… 伝導電子経路。
Claims (4)
- 一導電型の炭化珪素半導体基板表面の他導電型領域と、該他導電型領域表面に選択的に形成される一導電型の領域と、前記他導電型領域と一導電型の領域を貫通するトレンチと、該トレンチにゲート酸化膜を介して形成されるポリシリコンゲート電極を備えるMOSゲート型炭化珪素半導体装置において、前記トレンチの側壁の他導電型領域がチャネル反転層であり、前記トレンチの側壁に接する前記ゲート酸化膜と前記チャネル反転層表面との間に他導電型単結晶シリコン半導体層が形成されていることを特徴とするMOSゲート型炭化珪素半導体装置。
- 前記他導電型単結晶シリコン半導体層が、晶態が4Hまたは6Hの炭化珪素半導体基板へのヘテロエピタキシャルシリコン成長により形成された層であることを特徴とする請求項1記載のMOSゲート型炭化珪素半導体装置。
- 前記他導電型単結晶シリコン半導体層がヘテロエピタキシャルシリコン成長により形成される前記炭化珪素半導体基板のトレンチの側壁の結晶の面方位は、前記炭化珪素半導体基板結晶の晶態が4Hである場合は(03−38)面であり、晶態が6Hである場合は(01−14)面であることを特徴とする請求項1または2記載のMOSゲート型炭化珪素半導体装置。
- 前記他導電型単結晶シリコン半導体層表面の面方位が(100)面であることを特徴とする請求項1乃至3のいずれか一項に記載のMOSゲート型炭化珪素半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005174554A JP4929621B2 (ja) | 2005-06-15 | 2005-06-15 | Mosゲート型炭化珪素半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005174554A JP4929621B2 (ja) | 2005-06-15 | 2005-06-15 | Mosゲート型炭化珪素半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011276645A Division JP2012099834A (ja) | 2011-12-19 | 2011-12-19 | Mosゲート型炭化珪素半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006351743A JP2006351743A (ja) | 2006-12-28 |
JP4929621B2 true JP4929621B2 (ja) | 2012-05-09 |
Family
ID=37647284
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005174554A Expired - Fee Related JP4929621B2 (ja) | 2005-06-15 | 2005-06-15 | Mosゲート型炭化珪素半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4929621B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011138952A (ja) * | 2009-12-28 | 2011-07-14 | Ulvac Japan Ltd | SiCパワーMOSトランジスタとその製造方法 |
JP5707770B2 (ja) * | 2010-08-03 | 2015-04-30 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
JP5480084B2 (ja) * | 2010-09-24 | 2014-04-23 | 株式会社東芝 | 半導体装置 |
JP5637916B2 (ja) * | 2011-03-31 | 2014-12-10 | トヨタ自動車株式会社 | 半導体装置及びその製造方法 |
JP6242640B2 (ja) | 2013-09-20 | 2017-12-06 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP6335089B2 (ja) | 2014-10-03 | 2018-05-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
CN114242769B (zh) * | 2021-11-24 | 2022-08-26 | 深圳真茂佳半导体有限公司 | 超结梯形槽碳化硅mosfet器件及制作方法 |
CN115241051A (zh) * | 2022-07-28 | 2022-10-25 | 西安美科思半导体技术有限公司 | 一种碳化硅功率器件及其制备方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11121748A (ja) * | 1997-08-13 | 1999-04-30 | Matsushita Electric Ind Co Ltd | 半導体基板および半導体素子 |
JP2002100773A (ja) * | 2000-09-25 | 2002-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2003095797A (ja) * | 2001-09-26 | 2003-04-03 | Toshiba Corp | 単結晶材料の製造方法及び電子装置の製造方法 |
JP4141292B2 (ja) * | 2002-03-15 | 2008-08-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP4100070B2 (ja) * | 2002-07-05 | 2008-06-11 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
JP3580304B2 (ja) * | 2002-10-11 | 2004-10-20 | 日産自動車株式会社 | 炭化珪素半導体装置及びその製造方法 |
JP3573149B2 (ja) * | 2002-10-16 | 2004-10-06 | 日産自動車株式会社 | 炭化珪素半導体装置 |
JP2005019951A (ja) * | 2003-06-06 | 2005-01-20 | Japan Science & Technology Agency | SiC半導体装置の製造方法及びSiC半導体装置 |
-
2005
- 2005-06-15 JP JP2005174554A patent/JP4929621B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006351743A (ja) | 2006-12-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5017768B2 (ja) | 炭化珪素半導体素子 | |
JP5192615B2 (ja) | 炭化珪素半導体素子及びその製造方法 | |
JP5907940B2 (ja) | 半導体素子 | |
US7790557B2 (en) | Method of manufacturing silicon carbide semiconductor device | |
JP5668576B2 (ja) | 炭化珪素半導体装置 | |
JP5395309B2 (ja) | 半導体装置およびその製造方法 | |
JP5586887B2 (ja) | 半導体装置及びその製造方法 | |
JP4929621B2 (ja) | Mosゲート型炭化珪素半導体装置 | |
JP2018182335A (ja) | 絶縁ゲート型炭化珪素半導体装置及びその製造方法 | |
JP2017139499A (ja) | 炭化珪素半導体装置の製造方法 | |
JP4435847B2 (ja) | 半導体装置およびその製造方法 | |
WO2013001677A1 (ja) | 半導体装置とその製造方法 | |
US11961904B2 (en) | Semiconductor device including trench gate structure and buried shielding region and method of manufacturing | |
US9431246B2 (en) | Semiconductor device with low contact resistance SIC region | |
WO2010044226A1 (ja) | 半導体装置およびその製造方法 | |
JP4957005B2 (ja) | 炭化珪素半導体素子の製造方法 | |
JP2015065365A (ja) | 絶縁ゲート型炭化珪素半導体装置およびその製造方法 | |
WO2015015926A1 (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP5463725B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
US10020368B2 (en) | Silicon carbide semiconductor element and manufacturing method thereof | |
JP5098293B2 (ja) | ワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置およびその製造方法 | |
Singh et al. | Development of high-current 4H-SiC ACCUFET | |
JP3496509B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP2005244180A (ja) | 炭化けい素半導体素子の製造方法 | |
JP7166053B2 (ja) | 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080204 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080515 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111018 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111006 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111219 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120117 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120130 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4929621 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150224 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150224 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |