JP6242640B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
次世代のパワー半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、および熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
一方、ＳｉＣを用いたＭＯＳＦＥＴまたはＩＧＢＴには、チャネル抵抗が高いことに起因して、オン抵抗が高くなるという問題がある。
特許第３４６１２７４号公報
本発明が解決しようとする課題は、オン抵抗を低減できる半導体装置およびその製造方法を提供することにある。
実施形態の半導体装置は、第１導電型のＳｉＣの第１の領域と、第１導電型の不純物濃度が第１の領域よりも低い、第１導電型のＳｉＣの第２の領域と、第１の領域と第２の領域に挟まれる第２導電型の第３の領域と、第１、第２および第３の領域表面に設けられ、第３の領域上の膜厚が、第２の領域上の膜厚よりも厚く、第２の領域上に、膜厚が２ｎｍ以下の部分が存在するＳｉ層と、Ｓｉ層上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられるゲート電極と、を備える。
第１の実施形態の半導体装置を示す模式断面図である。 第１の実施形態の半導体装置のチャネル領域近傍の拡大模式図である。 第１の実施形態の作用および効果の説明図である。 第１の実施形態の作用および効果の説明図である。 第１の実施形態の作用および効果の説明図である。 第１の実施形態の作用および効果の説明図である。 第１の実施形態の作用および効果の説明図である。 第１の実施形態の作用および効果の説明図である。 第１の実施形態の作用および効果の説明図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第２の実施形態の半導体装置を示す模式断面図である。 第２の実施形態の半導体装置の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の製造方法を示す模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−および、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、第１導電型のＳｉＣの第１の領域と、第１導電型の不純物濃度が第１の領域よりも低い、第１導電型のＳｉＣの第２の領域と、第１の領域と第２の領域に挟まれる第２導電型の第３の領域と、第１、第２および第３の領域表面に連続して設けられ、第３の領域上の膜厚が、第２の領域上の膜厚よりも厚いＳｉ（シリコン）層と、Ｓｉ層上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられるゲート電極と、を備える。
図１は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。このＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００は、ｐチャネル領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。
ＭＯＳＦＥＴ１００は、第１導電型がｎ型、第２導電型がｐ型である。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型トランジスタである。また、ＭＯＳＦＥＴ１００は、キャリアを半導体基板の表面側のソース電極と、裏面側のドレイン電極との間で移動させる縦型トランジスタである。
このＭＯＳＦＥＴ１００は、第１と第２の面を備えるＳｉＣ基板（炭化珪素基板）１２を備えている。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。このＳｉＣ基板１２は、例えば、不純物濃度が１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板（ｎ基板）である。
第１の面が、例えばＳｉ面、すなわち、（０００１）面である。第１の面は、Ｓｉ面に対して、例えば、０．５度以上８度以下の範囲でオフセットしていてもかまわない。第１の面は、Ｃ面すなわち、（０００−１）面であってもかまわない。
このＳｉＣ基板１２の第１の面上には、例えば、ｎ型不純物の不純物濃度５×１０１５以上２×１０１６ｃｍ−３以下のｎ型のＳｉＣ層であるドリフト領域（第２の領域）１４が形成されている。ドリフト領域１４の膜厚は、例えば５〜２０μｍ程度である。
ドリフト領域１４の一部表面には、ｐ型不純物の不純物濃度が、例えば、５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下のｐ型のＳｉＣ領域であるｐチャネル領域（第３の領域）１６が形成されている。ｐチャネル領域１６の深さは、例えば０．６μｍ程度である。ｐチャネル領域１６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ｐチャネル領域１６の一部表面には、ｎ型不純物の不純物濃度が、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｎ＋型のＳｉＣ領域であるソース領域（第１の領域）１８が形成されている。ソース領域１８の深さは、ｐチャネル領域１６の深さよりも浅く、例えば０．３μｍ程度である。また、ドリフト領域１４のｎ型の不純物濃度は、ソース領域１８のｎ型の不純物濃度よりも低い。
また、ｐチャネル領域１６の一部表面であって、ソース領域１８の側方に、例えばｐ型不純物の不純物濃度１×１０１８以上１×１０２２ｃｍ−３以下のｐ＋型のＳｉＣ領域であるｐチャネルコンタクト領域２０が形成されている。ｐチャネルコンタクト領域２０の深さは、ｐチャネル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
ｎ＋型のソース領域（第１の領域）１８の表面、ｎ型のドリフト領域（第２の領域）１４の表面、および、ｐ型のｐチャネル領域（第３の領域）１６の表面に連続して、Ｓｉ（シリコン）層２２が設けられている。Ｓｉ層２２は、例えば、単結晶または多結晶である。
図２は、本実施形態の半導体装置のチャネル領域近傍の拡大模式図である。Ｓｉ層２２は、ｐチャネル領域（第３の領域）１６上の膜厚（図２中“ｔ２”）が、ドリフト領域（第２の領域）１４上の膜厚（図２中“ｔ１”）よりも厚い。
ここで、ｐチャネル領域１８のＳｉ層２２の膜厚（ｔ２）が、ドリフト領域１４上のＳｉ層２２の膜厚（ｔ１）よりも厚いとは、膜厚（ｔ２）の最大値が、膜厚（ｔ１）の最小値よりも大きいことを意味する。すなわち、Ｓｉ層２２の膜厚が均一ではなく、少なくともドリフト領域１４上に薄い領域が存在する。
そして、Ｓｉ層２２上には、ゲート絶縁膜２８が設けられている。ゲート絶縁膜２８は、例えば、シリコン酸化膜である。さらに、ゲート絶縁膜２８上には、ゲート電極３０が形成されている。ゲート電極３０には、例えばポリシリコン等が適用可能である。
ゲート電極３０上には、例えば、ＳｉＯ２膜で形成される層間絶縁膜３２が形成されている。ゲート電極下のソース領域（第１の領域）１８とドリフト領域（第２の領域）１４に挟まれるｐチャネル領域（第３の領域）１６がＭＯＳＦＥＴ１００のチャネル領域として機能する。
そして、ソース領域１８と、ｐチャネルコンタクト領域２０と電気的に接続される導電性の第１の電極（ソース・ｐウェル共通電極）２４を備えている。第１の電極（ソース・ｐウェル共通電極）２４は、例えば、Ｎｉ（ニッケル）のバリアメタル層２４ａと、バリアメタル層２４ａ上のＡｌのメタル層２４ｂとで構成される。Ｎｉのバリアメタル層２４ａとＡｌのメタル層２４ｂとは反応により合金を形成していてもよい。
また、ＳｉＣ基板１２の第２の面側には、導電性の第２の電極（ドレイン電極）３６が形成されている。第２の電極（ドレイン電極）３６は、例えば、Ｎｉである。
なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
以下、本実施形態の作用および効果について詳述する。図３から図９は、本実施形態の作用および効果の説明図である。
図３は、本実施形態とは異なり、Ｓｉ層２２の膜厚が均一なＭＯＳＦＥＴのチャネル領域近傍の拡大模式図である。図３中の矢印は電流経路、すなわち、キャリアの移動する経路を示す。この場合、Ｓｉ層がキャリアの流れるチャネルとなる。
Ｓｉ層２２とゲート絶縁膜２８、例えばシリコン酸化膜との界面は、ＳｉＣとゲート絶縁膜との界面と比較して、品質の高い界面が形成しやすい。したがって、Ｓｉ層２２をＳｉＣとゲート絶縁膜２８との間に設けることで、半導体／絶縁膜界面での移動度の低下等が抑制され、低いチャネル抵抗が実現できる。例えば、ＳｉＣがチャネルの場合の移動度が１００ｃｍ２／Ｖｓ以下であるのに対し、Ｓｉがチャネルの場合３００ｃｍ２／Ｖｓ以上の移動度が期待できる。
しかし、Ｓｉ層２２を設けた場合、Ｓｉ層２２からドリフト領域１４に電子が流れる際に、Ｓｉ層２２とドリフト領域１４間のＳｉ／ＳｉＣ界面の存在が問題となるおそれがある。
図４は、図３のＡＡ断面におけるバンド構造を示す図である。図４に示すように、Ｓｉ／ＳｉＣ界面に０．５ｅＶのエネルギー障壁が存在する。また、Ｓｉ／ＳｉＣ界面のＳｉＣ側に空乏層が存在する。このため、Ｓｉ層２２からドリフト領域１４への電子の流れが抑制され、ＭＯＳＦＥＴのオン抵抗が増大するおそれがある。
図５は、Ｓｉ層２２を薄膜化した場合の作用を示す図である。バルクＳｉＣおよび薄膜Ｓｉのバンド構造を示す。バルクＳｉＣおよび薄膜Ｓｉともにｎ型不純物濃度１×１０１６ｃｍ−３を仮定している。
Ｓｉを薄膜化することによる閉じ込め効果により、Ｓｉのフェルミレベル（Ｅｆ）が上昇する。Ｓｉのフェルミレベル（Ｅｆ）を、ＳｉＣのフェルミレベル（Ｅｆ）まで持ちあげることが出来れば、Ｓｉ／ＳｉＣ界面の空乏層が消失し、Ｓｉ層２２からドリフト領域１４に向けて電子が容易に流れることが期待される。
図６は、Ｓｉ層２２の膜厚と、フェルミレベルの変化量を示す図である。横軸がＳｉ層２２の膜厚、縦軸がＳｉのフェルミレベルと伝導帯下端のエネルギー（Ｅｃ）との差である。縦軸は、薄膜化によるフェルミレベルの上昇度合いを表す。図では、ｎ型の不純物濃度が、１×１０１５ｃｍ−３と、１×１０１６ｃｍ−３の場合を示す。
図６中、点線は、フェルミレベル上昇度合いの目標値である。具体的には、ＳｉＣのフェルミレベルとＳｉの伝導帯下端のエネルギー（Ｅｃ）との差の目標値である。この目標値が達成されれば、Ｓｉのフェルミレベル（Ｅｆ）と、ＳｉＣのフェルミレベル（Ｅｆ）が一致することになる。
図６から明らかなように、Ｓｉ層２２の膜厚が、２ｎｍ以下になれば、Ｓｉのフェルミレベル（Ｅｆ）と、ＳｉＣのフェルミレベル（Ｅｆ）が一致する。したがって、Ｓｉ／ＳｉＣ界面におけるオン抵抗を低減する観点から、ドリフト領域（第２の領域）１４上のＳｉ層２２に膜厚が２ｎｍ以下の部分が存在することが望ましい。
本実施形態では、Ｓｉ層２２の薄膜化により、Ｓｉ／ＳｉＣ界面での抵抗が低減され、オン抵抗を低減することが可能となる。しかし、Ｓｉ層２２を薄膜化すると、チャネル抵抗が上昇することにより、ＭＯＳＦＥＴのオン抵抗が増大するおそれがある。
図７は、Ｓｉ層中に反転層が形成された際の電子濃度の深さ依存性を示す図である。（１１１）面のＳｉで電子の面密度が５×１０１２ｃｍ−２となる場合を仮定している。なお、Ｓｉ／ＳｉＣのヘテロ界面は存在しないものとして計算している。
図７から明らかなように、ゲート絶縁膜２８とＳｉ層の界面から、深さ２μｍ近傍に電子密度のピークが存在する。そして、深さ５ｎｍ程度のところに変曲点が存在し、深さ１０ｎｍで電子密度がほぼゼロとなる。
図８は、Ｓｉ／ＳｉＣのヘテロ界面が存在する場合の電子分布とバンド構造の説明図である。Ｓｉ層２２の膜厚が薄すぎると、電子の移動が品質の悪いＳｉ／ＳｉＣ界面の影響をうけて移動度が低下し、チャネル抵抗が上昇するおそれがある。
したがって、Ｓｉ／ＳｉＣ界面の影響を回避する観点から、ｐチャネル領域（第３の領域）１６上のＳｉ層２２の膜厚は、５ｎｍ以上であることが望ましく、１０ｎｍ以上であることがより望ましい。
また、チャネル領域の浅い部分にＳｉ／ＳｉＣ界面が存在すると、この界面が強反転状態のバンドの曲りを妨げ、十分な電子が反転層に誘起されないおそれがある。
図９は、Ｓｉ層２２の表面ポテンシャルの深さ依存性を示す図である。反転層の電子面密度を１×１０１０ｃｍ−２から５×１０１２ｃｍ−２まで変化させて計算している。なお、Ｓｉ／ＳｉＣのヘテロ界面は存在しないものとして計算している。
図９から明らかなように、ゲート絶縁膜２８との界面から、深さ５ｎｍ以上の位置のポテンシャルは強反転状態では動かないことがわかる。したがって、Ｓｉ層２２の膜厚を５ｎｍ以上にすれば、バンドの曲りが品質の悪いＳｉ／ＳｉＣ界面の影響を受けず、十分な電子密度が実現できると考えられる。したがって、電子密度を高め、チャネル抵抗を低減する観点から、ｐチャネル領域（第３の領域）１６上のＳｉ層２２の膜厚は、５ｎｍ以上であることが望ましい。
また、ｐチャネル領域（第３の領域）１６上のＳｉ層２２の膜厚が１００ｎｍ以下であることが望ましい。これは、ｐチャネル領域（第３の領域）１６に形成される空乏層の厚さが、１００ｎｍ程度であるため、Ｓｉ層２２の膜厚が１００ｎｍを超えると、ＭＯＳＦＥＴ動作が出来ないおそれがあるからである。
また、Ｓｉ層２２とゲート絶縁膜２８との界面に、図１、図２に示すように、ｐチャネル領域（第３の領域）１６からドリフト領域（第２の領域）１４の方向に向けて、ｐチャネル領域（第３の領域）１６およびドリフト領域（第２の領域）１４とＳｉ層２２との界面に近づく傾斜部分があることが望ましい。Ｓｉ層２２の膜厚がなめらかに薄膜化することで、チャネル抵抗の増大が抑制されるからである。
また、ソース領域（第１の領域）１８とｐチャネル領域（第３の領域）１６との境界部で、Ｓｉ層２２の膜厚が最大であることが望ましい。この領域でのチャネル抵抗の低減が、ＭＯＳＦＥＴのオン抵抗の低減を実現する上で効果的だからである。
また、Ｓｉ層２２は、ｉ（ｉｎｔｒｉｎｓｉｃ）型またはｎ型であることが望ましい。これにより、チャネルの位置がＳｉ／ゲート絶縁膜界面から離れ、移動度が向上するからである。特に、ｎ型であることがより望ましい。
本実施形態によれば、ＳｉＣとゲート絶縁膜２８との間に、Ｓｉ層２２を設ける。そして、このＳｉ層２２をチャネルとすることで、電子の移動度を向上させる。さらに、Ｓｉ層２２を均一な膜厚とするのではなく、ドリフト領域（第２の領域）１４上の膜厚を薄くし、ｐチャネル領域（第３の領域）上の膜厚を厚くすることで、チャネル抵抗の低減と、Ｓｉ／ＳｉＣ界面の抵抗の低減を両立させる。よって、オン抵抗の低いＭＯＳＦＥＴを実現する。
次に、本実施形態の半導体装置の製造方法について説明する。
本実施形態の半導体装置の製造方法は、第１導電型のＳｉＣの第１の領域の表面、第１導電型の不純物濃度が第１の領域よりも低い第１導電型のＳｉＣの第２の領域の表面、および、第１の領域と第２の領域に挟まれる第２導電型のＳｉＣの第３の領域の表面に、連続するＳｉ層を形成し、第２の領域上のＳｉ層表面が露出するようにＳｉ層上にマスク材を形成し、マスク材をマスクに、Ｓｉ層を酸化し、マスク材を剥離し、Ｓｉ層表面にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成する。
図１０〜図１８は、本実施形態の半導体装置の製造方法を示す模式断面図である。
まず、ｎ型不純物としてＰ（リン）またはＮ（窒素）を不純物濃度５×１０１８ｃｍ−３程度含み、例えば、厚さ３００μｍであり、４Ｈ−ＳｉＣの低抵抗のｎ型のＳｉＣ基板１２を準備する。
次に、ＳｉＣ基板１２の第１の面上にエピタキシャル成長法により、ｎ型不純物として、例えばＮを不純物濃度１×１０１６ｃｍ−３程度含み、厚さが１０μｍ程度の高抵抗のｎ型のＳｉＣ層であるドリフト領域（第２の領域）１４をエピタキシャル成長させる。
その後、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ２の第１のマスク材４２を形成する。この第１のマスク材４２をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをドリフト領域１４にイオン注入しｐチャネル領域（第３の領域）１６を形成する（図１０）。
その後、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ２の第２のマスク材４４を形成する。この第２のマスク材４４をイオン注入マスクとして用いて、ｎ型不純物であるＮをｐチャネル領域（第３の領域）１６にイオン注入し、ソース領域（第１の領域）１８を形成する（図１１）。
ドリフト領域（第２の領域）１４のｎ型不純物濃度は、ソース領域（第１の領域）１８のｎ型の不純物濃度よりも低い。また、ｐ型のｐチャネル領域（第３の領域）１６は、ｎ型のソース領域（第１の領域）１８と、ｎ型のドリフト領域（第２の領域）１４に挟まれる。
その後、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ２の第３のマスク材４６を形成する。この第３のマスク材４６をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをｐチャネル領域（第３の領域）１６にイオン注入し、ｐチャネルコンタクト領域２０を形成する（図１２）。
次に、ｐ型不純物とｎ型不純物の活性化のためのアニールを行う。このアニールは、例えば、アルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１６００℃、加熱時間３０分といった条件が用いられる。この時、ＳｉＣ内部に導入された不純物の活性化は実現できるが、拡散は僅かである。
次に、ｎ型のソース領域（第１の領域）１８の表面、ｎ型のドリフト領域（第２の領域）１４の表面、および、ｐ型のｐチャネル領域（第３の領域）１６の表面に、連続するＳｉ層２２を形成する（図１３）。
Ｓｉ層２２は、例えば、アモルファスＳｉであり、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。アモルファスＳｉのＳｉ層２２は、例えば、アニール処理により、単結晶Ｓｉまたは多結晶Ｓｉに変換される。アモルファスＳｉにかえて、直接、単結晶Ｓｉまたは多結晶ＳｉをＣＶＤ法により形成してもかまわない。
次に、ｎ型のドリフト領域（第２の領域）１４上のＳｉ層２２表面が露出するように、Ｓｉ層２２上にマスク材４８を形成する（図１４）。マスク材４８は、例えば、シリコン窒化膜である。
次に、マスク材４８をマスクにＳｉ層２２を選択的に酸化し、シリコン酸化膜５０を形成する（図１５）。このプロセスは、いわゆるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）プロセスである。ｎ型のドリフト領域（第２の領域）１４上のＳｉ層２２を酸化することにより、この領域のＳｉ層２２を選択的に薄膜化する。ｎ型のドリフト領域（第２の領域）１４上のＳｉ層２２に膜厚が２ｎｍ以下の部分を形成することが望ましい。
なお、Ｓｉ層２２の酸化の際に、一部のＳｉ層２２を酸化しきることによって、シリコン酸化膜５０の一部がドリフト領域（第２の領域）１４に接してもかまわない。
次に、例えば、フッ酸系のウェットエッチングにより、シリコン酸化膜５０を剥離する（図１６）。
なお、シリコン酸化膜５０を剥離せず、そのまま残すことも可能である。この場合、ｎ型のドリフト領域（第２の領域）１４上のゲート絶縁膜２８の膜厚が、ｐチャネル領域（第３の領域）１６上のゲート絶縁膜２８の膜厚よりも厚いＭＯＳＦＥＴが形成される。したがって、ＭＯＳＦＥＴのオフ時のゲートリーク電流を抑制することが可能となる。
次に、Ｓｉ層２２の表面にゲート絶縁膜２８を形成する（図１７）。ゲート絶縁膜２８は、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。
次に、ゲート絶縁膜２８上に、例えば、ポリシリコンのゲート電極３０を形成する。そして、ゲート電極３０上に、例えば、ＳｉＯ２膜の層間絶縁膜３２が形成される（図１８）。
その後、ソース領域１８と、ｐチャネルコンタクト領域２０とに電気的に接続される導電性の第１の電極（ソース・ｐウェル共通電極）２４が形成される。第１の電極（ソース・ｐウェル共通電極）２４は、例えば、Ｎｉ（ニッケル）とＡｌのスパッタにより形成される。第１の電極２４形成の際に、Ｓｉ層２２は、あらかじめエッチング等に除去しておいてもかまわない。あるいは、第１の電極をシリサイド化により形成する際に、Ｓｉ層２２を含めてシリサイド化してもかまわない。
次に、ｎ−ＳｉＣ基板１２の第２の面側に、導電性の第２の電極（ドレイン電極）３６が形成される。第２の電極（ドレイン電極）３６は、例えば、Ｎｉのスパッタにより形成される。
その後、第１の電極２４と第２の電極３６のコンタクト抵抗を低減するために、低温でのアニールが行われる。アニールは、例えば、アルゴンガス雰囲気で、４００℃で行われる。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
本実施形態の形態によれば、Ｓｉ層２２の膜厚を領域毎に最適化することにより、オン抵抗の低いＭＯＳＦＥＴが実現される。
（第２の実施形態）
本実施形態は、トレンチ型の縦型トランジスタである点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
図１９は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ２００は、ｐチャネル領域がトレンチの側面に形成される。トレンチ型の縦型トランジスタである。
このＭＯＳＦＥＴ２００は、第１と第２の面を備えるＳｉＣ基板（炭化珪素基板）１２を備えている。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。このＳｉＣ基板１２は、例えば、不純物濃度が１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板（ｎ基板）である。
第１の面が、例えばＳｉ面、すなわち、（０００１）面である。第１の面は、Ｓｉ面に対して、例えば、０．５度以上８度以下の範囲でオフセットしていてもかまわない。第１の面は、Ｃ面すなわち、（０００−１）面であってもかまわない。
このＳｉＣ基板１２の第１の面上には、例えば、ｎ型不純物の不純物濃度５×１０１５以上２×１０１６ｃｍ−３以下のｎ型のＳｉＣ層であるドリフト領域（第２の領域）１４が形成されている。ドリフト領域１４の膜厚は、例えば５〜２０μｍ程度である。
ドリフト領域１４上には、ｐ型不純物の不純物濃度が、例えば、５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下のｐ型のＳｉＣ領域であるｐチャネル領域（第３の領域）１６が形成されている。ｐチャネル領域１６の深さは、例えば０．６μｍ程度である。ｐチャネル領域１６は、ＭＯＳＦＥＴ２００のチャネル領域として機能する。
ｐチャネル領域１６の一部表面には、ｎ型不純物の不純物濃度が、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のソース領域（第１の領域）１８が形成されている。ソース領域１８の深さは、ｐチャネル領域１６の深さよりも浅く、例えば０．３μｍ程度である。また、ドリフト領域１４のｎ型の不純物濃度は、ソース領域１８のｎ型の不純物濃度よりも低い。
また、ｐチャネル領域１６の一部表面であって、ソース領域１８の側方に、例えばｐ型不純物の不純物濃度１×１０１８以上１×１０２２ｃｍ−３以下のｐ＋型のＳｉＣ領域であるｐチャネルコンタクト領域２０が形成されている。ｐチャネルコンタクト領域２０の深さは、ｐチャネル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
ソース領域（第１の領域）１８およびｐチャネル領域（第３の領域）１６を貫通し、ドリフト領域（第２の領域）１４に達するトレンチ５５が設けられている。トレンチ５５の内面のｎ＋型のソース領域（第１の領域）１８の表面、ｎ型のドリフト領域（第２の領域）１４の表面、および、ｐ型のｐチャネル領域（第３の領域）１６の表面に連続して、Ｓｉ（シリコン）層２２が設けられている。Ｓｉ層２２は、例えば、単結晶または多結晶である。
そして、Ｓｉ層２２は、ｐチャネル領域（第３の領域）１６上の膜厚が、ドリフト領域（第２の領域）１４上の膜厚よりも厚い。
ここで、ｐチャネル領域１８のＳｉ層２２の膜厚が、ドリフト領域１４上のＳｉ層２２の膜厚よりも厚いとは、膜厚の最大値が、膜厚の最小値よりも大きいことを意味する。すなわち、Ｓｉ層２２の膜厚が均一ではなく、少なくともドリフト領域１４上に薄い領域が存在する。
トレンチ５５底部のＳｉ層２２上には、埋め込み酸化膜６０が設けられている。この埋め込み酸化膜６０がトレンチ底部での電界集中を緩和し、ＭＯＳＦＥＴ２００の信頼性を向上させる。
そして、Ｓｉ層２２上には、ゲート絶縁膜２８が設けられている。ゲート絶縁膜２８は、例えば、シリコン酸化膜である。さらに、ゲート絶縁膜２８上には、ゲート電極３０が形成されている。ゲート電極３０には、例えばポリシリコン等が適用可能である。
ゲート電極３０上には、例えば、ＳｉＯ２膜で形成される層間絶縁膜３２が形成されている。ゲート電極下のソース領域１８とドリフト領域１４に挟まれるｐチャネル領域１６がＭＯＳＦＥＴ２００のチャネル領域として機能する。
そして、ソース領域１８と、ｐチャネルコンタクト領域２０と電気的に接続される導電性の第１の電極（ソース・ｐウェル共通電極）２４を備えている。第１の電極（ソース・ｐウェル共通電極）２４は、例えば、Ｎｉ（ニッケル）のバリアメタル層２４ａと、バリアメタル層２４ａ上のＡｌのメタル層２４ｂとで構成される。Ｎｉのバリアメタル層２４ａとＡｌのメタル層２４ｂとは反応により合金を形成していてもよい。
また、ＳｉＣ基板１２の第２の面側には、導電性の第２の電極（ドレイン電極）３６が形成されている。第２の電極（ドレイン電極）３６は、例えば、Ｎｉである。
次に、本実施形態の半導体装置の製造方法について説明する。
図２０〜図２５は、本実施形態の半導体装置の製造方法を示す模式断面図である。
まず、ｎ型不純物としてＰ（リン）またはＮ（窒素）を不純物濃度５×１０１８ｃｍ−３程度含み、例えば、厚さ３００μｍであり、４Ｈ−ＳｉＣの低抵抗のｎ型のＳｉＣ基板１２を準備する。
次に、ＳｉＣ基板１２の第１の面上にエピタキシャル成長法により、ｎ型不純物として、例えばＮを不純物濃度１×１０１６ｃｍ−３程度含み、厚さが１０μｍ程度の高抵抗のｎ型のＳｉＣ層であるドリフト領域（第２の領域）１４をエピタキシャル成長させる。
その後、ｐ型不純物であるＡｌをドリフト領域１４にイオン注入し、ｐ型のＳｉＣ領域であるｐチャネル領域（第３の領域）１６を形成する。
その後、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ２のマスク材を形成する。このマスク材をイオン注入マスクとして用いて、ｎ型不純物であるＮをｐチャネル領域１６にイオン注入し、第ｎ型のＳｉＣ領域であるソース領域（第１の領域）１８を形成する。
ドリフト領域（第２の領域）１４のｎ型不純物濃度は、ソース領域（第１の領域）１８のｎ型の不純物濃度よりも低い。また、ｐ型のｐチャネル領域（第３の領域）１６は、ｎ型のソース領域（第１の領域）１８と、ｎ型のドリフト領域（第２の領域）１４に挟まれる。
その後、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ２のマスク材を形成する。このマスク材をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをｐチャネル領域（第３の領域）１６にイオン注入し、ｐチャネルコンタクト領域２０を形成する（図２０）。
次に、ｐ型不純物とｎ型不純物の活性化のためのアニールを行う。このアニールは、例えば、アルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１６００℃、加熱時間３０分といった条件が用いられる。この時、ＳｉＣ内部に導入された不純物の活性化は実現できるが、拡散は僅かである。
次に、ソース領域（第１の領域）１８およびｐチャネル領域（第３の領域）１６を貫通し、ドリフト領域（第２の領域）１４に達するトレンチ５５を、マスク材６２をマスクに、ドライエッチングにより形成する（図２１）。
次に、トレンチ５５内面のｎ型のソース領域（第１の領域）１８の表面、ｎ型のドリフト領域（第２の領域）１４の表面、および、ｐ型のｐチャネル領域（第３の領域）１６の表面に、連続する第１のＳｉ層２２ａを形成する。第１のＳｉ層２２ａは、例えば、アモルファスＳｉであり、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。その後、トレンチ５５にシリコン酸化膜を埋め込む。その後、シリコン酸化膜をエッチバックし、埋め込み酸化膜６０を形成する（図２２）。
その後、第１のＳｉ層２２ａ上に第２のＳｉ層２２ｂを形成する（図２３）。第２のＳｉ層２２ａは、例えば、アモルファスＳｉである。アモルファスＳｉの第１および第２のＳｉ層２２ａ、２２ｂは、例えば、アニール処理により、単結晶Ｓｉまたは多結晶Ｓｉに変換され一体化してＳｉ層２２となる。
そして、Ｓｉ層２２をエッチバックして、トレンチ５５内のみに残存させる（図２４）。そして、マスク材６２を剥離する。
次に、Ｓｉ層２２の表面にゲート絶縁膜２８を形成する（図２５）。ゲート絶縁膜２８は、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。
次に、ゲート絶縁膜２８上に、例えば、ポリシリコンのゲート電極３０を形成する。そして、ゲート電極３０上に、例えば、ＳｉＯ２膜の層間絶縁膜３２が形成される。
その後、ソース領域１８と、ｐチャネルコンタクト領域２０とに電気的に接続される導電性の第１の電極（ソース・ｐウェル共通電極）２４が形成される。第１の電極（ソース・ｐウェル共通電極）２４は、例えば、Ｎｉ（ニッケル）とＡｌのスパッタにより形成される。第１の電極２４形成の際に、Ｓｉ層２２は、あらかじめエッチング等に除去しておいてもかまわない。あるいは、第１の電極をシリサイド化により形成する際に、Ｓｉ層２２を含めてシリサイド化してもかまわない。
次に、ｎ−ＳｉＣ基板１２の第２の面側に、導電性の第２の電極（ドレイン電極）３６が形成される。第２の電極（ドレイン電極）３６は、例えば、Ｎｉのスパッタにより形成される。
その後、第１の電極２４と第２の電極３６のコンタクト抵抗を低減するために、低温でのアニールが行われる。アニールは、例えば、アルゴンガス雰囲気で、４００℃で行われる。
以上の製造方法により、図１９に示すＭＯＳＦＥＴ２００が形成される。
本実施形態の形態によれば、Ｓｉ層２２の膜厚を領域毎に最適化することにより、オン抵抗の低いＭＯＳＦＥＴが実現される。また、本実施形態によれば、トレンチ型とすることにより、大電流を流すことが可能なＭＯＳＦＥＴが実現される。
以上、実施形態では、４Ｈ−ＳｉＣのＳｉ面を例に説明したが、本発明は、Ｃ面、Ａ面、Ｍ面等、その他の面方位でも発現される。また、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、実施形態では、電子をキャリアとするｎチャネル型トランジスタを例に説明したが、本発明を、ホールをキャリアとするｐチャネルトランジスタに適用することも可能である。また、ＭＯＳＦＥＴ以外のデバイス、例えば、縦型ＩＧＢＴ等にも本発明を適用することが可能である。
また、実施形態では、Ｓｉをチャネルに用いる場合を例に説明したが、Ｓｉに代えてカーボン系の材料、例えば、グラフェン、ナノチューブ、ダイヤモンドを適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１４ ドリフト領域（第２の領域）
１６ ｐチャネル領域（第３の領域）
１８ ソース領域（第１の領域）
２２ Ｓｉ層
２８ ゲート絶縁膜
３０ ゲート電極
１００ ＭＯＳＦＥＴ
２００ ＭＯＳＦＥＴ

Claims (10)

  1. 第１導電型のＳｉＣの第１の領域と、
    第１導電型の不純物濃度が前記第１の領域よりも低い、第１導電型のＳｉＣの第２の領域と、
    前記第１の領域と前記第２の領域に挟まれる第２導電型の第３の領域と、
    前記第１、第２および第３の領域の表面に設けられ、前記第３の領域上の膜厚が、前記第２の領域上の膜厚よりも厚く、前記第２の領域上に、膜厚が２ｎｍ以下の部分が存在するＳｉ層と、
    前記Ｓｉ層上に設けられるゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられるゲート電極と、
    を備えることを特徴とする半導体装置。
  2. 前記第３の領域上の前記Ｓｉ層に膜厚が５ｎｍ以上の部分が存在することを特徴とする請求項１記載の半導体装置。
  3. 前記Ｓｉ層と前記ゲート絶縁膜との界面に、前記第３の領域から前記第２の領域の方向に向けて、前記第３の領域および前記第２の領域と前記Ｓｉ層との界面に近づく傾斜部分があることを特徴とする請求項１又は請求項２いずれか一項記載の半導体装置。
  4. 前記Ｓｉ層は第１導電型であることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第３の領域上の前記Ｓｉ層に膜厚が１０ｎｍ以上の部分が存在することを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第３の領域上の前記Ｓｉ層の膜厚が１００ｎｍ以下であることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第１の領域と前記第３の領域との境界部で、前記Ｓｉ層の膜厚が最大であることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第２の領域上の前記ゲート絶縁膜の膜厚が、前記第３の領域上の前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 第１導電型のＳｉＣの第１の領域の表面、第１導電型の不純物濃度が前記第１の領域よりも低い第１導電型のＳｉＣの第２の領域の表面、および、前記第１の領域と前記第２の領域に挟まれる第２導電型のＳｉＣの第３の領域の表面に、Ｓｉ層を形成し、
    前記第２の領域上の前記Ｓｉ層表面が露出するように、前記Ｓｉ層上にマスク材を形成し、
    前記マスク材をマスクに、前記Ｓｉ層を酸化することにより、前記第２の領域上の前記Ｓｉ層に膜厚が２ｎｍ以下の部分を形成し、
    前記マスク材を剥離し、
    前記Ｓｉ層表面にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法。
  10. 前記第１、第２および第３の領域表面に形成する前記Ｓｉ層の膜厚が５ｎｍ以上であることを特徴とする請求項９記載の半導体装置の製造方法。
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