WO2010116575A1 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- WO2010116575A1 WO2010116575A1 PCT/JP2010/000043 JP2010000043W WO2010116575A1 WO 2010116575 A1 WO2010116575 A1 WO 2010116575A1 JP 2010000043 W JP2010000043 W JP 2010000043W WO 2010116575 A1 WO2010116575 A1 WO 2010116575A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- silicon carbide
- electrode
- region
- insulating film
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 238000000034 method Methods 0.000 title claims abstract description 60
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 294
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 293
- 239000000758 substrate Substances 0.000 claims abstract description 83
- 239000010410 layer Substances 0.000 claims abstract description 74
- 239000011229 interlayer Substances 0.000 claims abstract description 57
- 229910052751 metal Inorganic materials 0.000 claims abstract description 56
- 239000002184 metal Substances 0.000 claims abstract description 54
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 33
- 229910052759 nickel Inorganic materials 0.000 claims abstract description 28
- 229910052750 molybdenum Inorganic materials 0.000 claims abstract description 26
- 229910052715 tantalum Inorganic materials 0.000 claims abstract description 26
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 claims description 55
- 239000012535 impurity Substances 0.000 claims description 50
- 238000005468 ion implantation Methods 0.000 claims description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 238000009751 slip forming Methods 0.000 claims description 10
- 239000012212 insulator Substances 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 31
- 239000010936 titanium Substances 0.000 description 31
- 230000008569 process Effects 0.000 description 27
- 229910052782 aluminium Inorganic materials 0.000 description 11
- 239000000463 material Substances 0.000 description 9
- 230000009467 reduction Effects 0.000 description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 150000002500 ions Chemical group 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 230000009257 reactivity Effects 0.000 description 3
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 2
- 229910005883 NiSi Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
- H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
- H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/0485—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Abstract
SiCを用いた微細化可能で、超低オン抵抗、かつ信頼性にも優れた半導体装置および半導体装置の製造方法を提供する。炭化珪素基板と、その第1の主面の第1導電型の第1の炭化珪素層と、この表面の第2導電型の第1の炭化珪素領域と、この表面の第1導電型の第2の炭化珪素領域と、その下部の第2導電型の第3の炭化珪素領域と、第2の炭化珪素領域を貫通し、第3の炭化珪素領域に達するトレンチと、ゲート絶縁膜と、ゲート電極と、ゲート電極を被覆する層間絶縁膜と、トレンチ側面の第2の炭化珪素領域上および層間絶縁膜上に形成されたNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極と、トレンチ底部の第3の炭化珪素領域上および第1の電極上に形成されたAlを含有する第2の電極と、第2の電極上の第1の主電極と、炭化珪素基板の第2の主面に形成された第2の主電極と、を有する半導体装置。
Description
本発明は、炭化珪素(SiC)を用いた高耐圧半導体装置に関する。
次世代のパワー半導体デバイス材料として炭化珪素(以下、SiCとも記述する)が期待されている。SiCはSiと比較して、バンドギャップが3倍、破壊電界強度が約10倍、及び熱伝導率が約3倍と優れた物性を有する。この特性を活用すれば超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
このような、SiCの特性を利用した高耐圧半導体装置は種々存在する。その一つとして、pウェルとソース領域をイオン注入で形成する、Double Implantation MOSFET (以下、DIMOSFETと称する)が知られている。
DIMOSFETは、イオン注入法により精度良くチャネル形成できるプレーナプロセスを用いるため製造が容易である。また、ゲート駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適した優れた素子である。
しかしながら、SiCではソースコンタクト領域上およびpウェルコンタクト領域上と電極の間のコンタクト抵抗がSiに比較して非常に高いことが知られている。これを解決するための方法として,pウェルコンタクト領域にはTi(チタン)/Al(アルミニウム)を積層し、ソースコンタクト領域にはNi(ニッケル)を蒸着したのち1000℃程度まで加熱する方法が知られている.
しかし、この方法を用いるとソースコンタクト領域とpウェルコンタクト領域に対して2回のパターニングを行わなければならない。これに加えて、パターニングの合わせずれを考慮する必要があるなどセルサイズ増大の原因となる。MOSFETの特性オン抵抗を低減させるためにはセルサイズの微細化が必要である。
また、特許文献1には、基板に設けられたコンタクト用トレンチの底面のP+コンタクト領域と、側面のN+型ソース領域で異なる材質でコンタクトを形成する方法が開示されている。
以上に述べたように、従来のDIMOSFETでは、コンタクト抵抗を下げるためにソースコンタクト領域上、pウェルコンタクト領域上にそれぞれ異なる金属を成膜する必要がある。しかしながら、このように2つのコンタクト領域に異なる金属をつけるためには、マスクとの合わせずれを考慮し、コンタクト領域面積を設計する上でマージンを大きくとる必要が生じる。このことがセルサイズ微細化の妨げとなっている。
一方、高温下で使用されるSiC半導体装置では、特にAlをコンタクト電極材料として用いた場合、Alとシリコン酸化膜等の層間絶縁膜が反応し、コンタクト電極と配線間のショートが生ずる等の信頼性不良が問題となりうる。
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、SiCを用いた微細化可能で、超低オン抵抗、かつ信頼性にも優れた半導体装置および半導体装置の製造方法を提供することにある。
本発明の第1の態様の半導体装置は、第1と第2の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第1の主面に設けられた第1導電型の第1の炭化珪素層と、前記第1の炭化珪素層の表面に形成された第2導電型の第1の炭化珪素領域と、前記第1の炭化珪素領域の表面に形成された第1導電型の第2の炭化珪素領域と、前記第2の炭化珪素領域の下部に形成された第2導電型の第3の炭化珪素領域と、前記第2の炭化珪素領域を貫通し、前記第3の炭化珪素領域に達するように形成されたトレンチと、前記第2の炭化珪素領域、前記第1の炭化珪素領域、および前記第1の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を被覆する層間絶縁膜と、前記トレンチ側面の前記第2の炭化珪素領域上および前記層間絶縁膜上に形成されたNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極と、前記トレンチ底部の前記第3の炭化珪素領域上および前記第1の電極上に形成されたAlを含有する第2の電極と、前記第2の電極上に形成された第1の主電極と、前記炭化珪素基板の前記第2の主面に形成された第2の主電極と、を具備することを特徴とする。
本発明の第2の態様の半導体装置は、第1と第2の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第1の主面に設けられた第1導電型の第1の炭化珪素層と、前記第1の炭化珪素層の表面に形成された第2導電型の第1の炭化珪素領域と、前記第1の炭化珪素領域の表面に形成された第1導電型の第2の炭化珪素領域と、前記第1の炭化珪素領域の内部に選択的に形成された第2導電型の第3の炭化珪素領域と、前記第2の炭化珪素領域および第1の炭化珪素領域を貫通し、前記第1の炭化珪素層に達するように形成された第1のトレンチと、前記第1のトレンチ底部に形成された絶縁物と、前記第1のトレンチ側面において、前記第2の炭化珪素領域、前記第1の炭化珪素領域および前記第1の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を被覆する層間絶縁膜と、前記第2の炭化珪素領域を貫通し、前記第3の炭化珪素領域に達するように形成された第2のトレンチと、前記第2のトレンチ側面の前記第2の炭化珪素領域上および前記層間絶縁膜上に形成されたNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極と、前記第2のトレンチ底部の前記第3の炭化珪素領域上および前記第1の電極上に形成されたAlを含有する第2の電極と、前記第2の電極上に形成された第1の主電極と、前記炭化珪素基板の前記第2の主面に形成された第2の主電極と、を具備することを特徴とする。
本発明の第3の態様の半導体装置の製造方法は、炭化珪素基板の第1の主面に第1導電型の第1の炭化珪素層を形成し、前記第1の炭化珪素層の上面に第1のイオン注入マスクを形成し、前記第1のイオン注入マスクを用いて、第2導電型不純物を前記第1の炭化珪素層にイオン注入し、第1の炭化珪素領域を形成し、前記第1の炭化珪素層の上面に第2のイオン注入マスクを形成し、前記第2のイオン注入マスクを用いて、第1導電型不純物を前記第1の炭化珪素層にイオン注入し、第2の炭化珪素領域を形成し、前記第2のイオン注入マスクを用いて、第2導電型不純物を前記第1の炭化珪素層にイオン注入し、第3の炭化珪素領域を形成し、前記第2の炭化珪素領域、前記第1の炭化珪素領域および、前記第1の炭化珪素層の表面に連続的にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記第2の炭化珪素領域を貫通し、前記第3の炭化珪素領域に達するトレンチを形成し、前記トレンチ側面の前記第2の炭化珪素領域上にNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極を形成し、前記トレンチ底部の前記第3の炭化珪素領域上にAlを含有する第2の電極を形成し、前記第2の電極上に第1の主電極を形成し、前記炭化珪素基板の前記第2の主面に第2の主電極を形成する、
ことを特徴とする。
ことを特徴とする。
本発明の第4の態様の半導体装置の製造方法は、炭化珪素基板の第1の主面に第1導電型の第1の炭化珪素層を形成し、前記第1の炭化珪素層表面に第2導電型の第1の炭化珪素領域を形成し、前記第1の炭化珪素領域表面に第1導電型の第2の炭化珪素領域を形成し、前記第1の炭化珪素領域の内部に選択的に第2導電型の第3の炭化珪素領域を形成し、前記第2の炭化珪素領域および前記第1の炭化珪素領域を貫通し、前記第1の炭化珪素層に達する第1のトレンチを形成し、前記第1のトレンチ底部に絶縁物を形成し、前記第1のトレンチ側面の、前記第2の炭化珪素領域、前記第1の炭化珪素領域および、前記第1の炭化珪素層の表面に連続的にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記第2の炭化珪素領域を貫通し、前記第3の炭化珪素領域に達する第2のトレンチを形成し、前記第2のトレンチ側面の前記第2の炭化珪素領域上にNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極を形成し、前記第2のトレンチ底部の前記第3の炭化珪素領域上にAlを含有する第2の電極を形成し、前記第2の電極上に第1の主電極を形成し、前記炭化珪素基板の前記第2の主面に第2の主電極を形成する、ことを特徴とする。
本発明によれば、SiCを用いた微細化可能で、超低オン抵抗、かつ信頼性にも優れた半導体装置および半導体装置の製造方法を提供することが可能となる。
以下、図面を参照しつつ本発明の実施の形態を説明する。なお、本明細書において金属元素(例えば、NiやAl)を含有する電極とは、金属単体の電極、金属合金の電極、金属半導体化合物の電極あるいはこれらが複合した電極を包括する概念とする。また、本明細書中、ある金属元素を主成分とする電極とは、その金属元素の含有量がその他の元素の含有量よりも多いことを意味する。
(第1の実施の形態)
本実施の形態の半導体装置は、第1と第2の主面を有する炭化珪素基板と、炭化珪素基板の第1の主面に設けられた第1導電型の第1の炭化珪素層と、第1の炭化珪素層の表面に形成された第2導電型の第1の炭化珪素領域と、第1の炭化珪素領域の表面に形成された第1導電型の第2の炭化珪素領域と、第2の炭化珪素領域の下部に形成された第2導電型の第3の炭化珪素領域と、を備えている。そして、第2の炭化珪素領域を貫通し、第3の炭化珪素領域に達するように形成されたトレンチと、第2の炭化珪素領域、第1の炭化珪素領域、および第1の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を被覆する層間絶縁膜と、を備えている。さらに、トレンチ側面の第2の炭化珪素領域上および層間絶縁膜上に形成されたNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極と、トレンチ底部の第3の炭化珪素領域上および第1の電極上に形成されたAlを含有する第2の電極と、第2の電極上に形成された第1の主電極と、炭化珪素基板の第2の主面に形成された第2の主電極と、を備えている。
本実施の形態の半導体装置は、第1と第2の主面を有する炭化珪素基板と、炭化珪素基板の第1の主面に設けられた第1導電型の第1の炭化珪素層と、第1の炭化珪素層の表面に形成された第2導電型の第1の炭化珪素領域と、第1の炭化珪素領域の表面に形成された第1導電型の第2の炭化珪素領域と、第2の炭化珪素領域の下部に形成された第2導電型の第3の炭化珪素領域と、を備えている。そして、第2の炭化珪素領域を貫通し、第3の炭化珪素領域に達するように形成されたトレンチと、第2の炭化珪素領域、第1の炭化珪素領域、および第1の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を被覆する層間絶縁膜と、を備えている。さらに、トレンチ側面の第2の炭化珪素領域上および層間絶縁膜上に形成されたNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極と、トレンチ底部の第3の炭化珪素領域上および第1の電極上に形成されたAlを含有する第2の電極と、第2の電極上に形成された第1の主電極と、炭化珪素基板の第2の主面に形成された第2の主電極と、を備えている。
図1は、本実施の形態の半導体装置であるMOSFETの構成を示す断面図である。このMOSFET100は、第1と第2の主面を有するSiC基板(炭化珪素基板)12を備えている。図1においては、第1の主面とは図の上側の面であり、第2の主面とは図の下側の面である。このSiC基板12は、不純物濃度5×1018~1×1019cm-3程度の、例えばN(窒素)をn型不純物として含む六方晶SiC基板(n+基板)である。
このSiC基板12の第1の主面上には、n型不純物の不純物濃度5×1015~2×1016cm-3程度のn型の第1のSiC層(n-層)14が形成されている。n-層14の膜厚は、例えば5~10μm程度である。
n-層14の一部表面には、p型不純物の不純物濃度1×1017~5×1017cm-3程度のp型の第1のSiC領域(pウェル領域)16が形成されている。pウェル領域16の深さは、例えば0.9μm程度である。
第1のSiC領域(pウェル領域)16の一部表面には、n型不純物の不純物濃度1×1020程度のn型の第2のSiC領域(ソース領域)18が形成されている。ソース領域18の深さは、例えば0.6μm程度である
第2のSiC領域(ソース領域)18の下部には、p型不純物の不純物濃度1×1019~1×1020cm-3程度のp型の第3のSiC領域(pウェルコンタクト領域)20が形成されている。
さらに、第2のSiC領域(ソース領域)18、第1のSiC領域(pウェル領域)16、および第1のSiC層(n-層)14の表面に連続的に、これらの領域および層を跨ぐように形成されたゲート絶縁膜28を有している。ゲート絶縁膜28には、例えばSi酸化膜やhigh-k絶縁膜が適用可能である。
そして、ゲート絶縁膜28上には、ゲート電極30が形成されている。ゲート電極30には、例えばポリシリコン等が適用可能である。ゲート電極上には、例えば、シリコン酸化膜で形成される層間絶縁膜32が形成されている。
そして、第2のSiC領域(ソース領域)18を貫通し、第3のSiC領域(pウェルコンタクト領域)20に達するトレンチ22が形成されている。そして、トレンチ22側面のソース領域18上および層間絶縁膜32上に形成されたNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極(ソースコンタクト電極)24を備えている。さらに、トレンチ22底部のpウェルコンタクト領域20上およびトレンチ側面では第1の電極24上に形成された金属元素としてAlを含有する第2の電極(pウェルコンタクト電極)26と、を備えている。
第1の電極24は、例えば厚さ50nm程度の、Ni、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する電極である。例えば、NiSi、TiN、TaNである。これらの金属元素を主成分とする電極は、電子に対するショットキー障壁高さが低く、低抵抗を実現できる。
また、第2の電極26は、例えば厚さ100nm程度の、Ti(チタン)/Al(アルミニウム)を積層した電極である。第2の電極26はTiとAlを主成分とする電極が、正孔に対するショットキー障壁高さが低く、低抵抗を実現できるため好ましい。しかし、Alのみを主成分とする電極あるいは、AlSi等の電極であっても構わない。
そして、第1の電極24と第2の電極26上には、第1の主電極(ソース・pウェル共通電極)34が形成されている。また、SiC基板12の第2の主面上には、第2の主電極(ドレイン電極)36が形成されている。
なお、本実施の形態において、n型不純物は例えば、P(リン)が好ましいが、N(窒素)、またはAs(ヒ素)等を適用することも可能である。また、p型不純物は例えば、Al(アルミニウム)が好ましいが、B(ボロン)等を適用することも可能である。
本実施の形態のMOSFET100は、ソースコンタクト電極とpウェルコンタクト電極をトレンチ内に有する上記構成を備えることにより、コンタクト抵抗の低減とセルサイズの微細化が同時に実現できる。したがって、本実施の形態によれば、超低オン抵抗で、駆動能力の高いMOSFETが実現可能である。
従来、ソースコンタクト電極とpウェルコンタクト電極は、デバイス表面側、すなわち図1でゲート絶縁膜が形成される面と同一の面上のソース領域とpウェル領域にそれぞれ形成されていた。このため、平面的に見たセルサイズに占めるコンタクト電極を形成するための領域の割合が高く、微細化の妨げとなっていた。そして、コンタクト抵抗を低減させるためには平面的なコンタクト面積の拡大が必要であり、コンタクト抵抗とセルサイズがトレードオフの関係にあった。
さらに、ソースコンタクト電極とpウェルコンタクト電極とのそれぞれに適した電極材料を適用しようとすると、リソグラフィーの合わせ余裕等の加工上のマージンが必要となりさらにセルサイズが大きくなることが必須であった。
本実施の形態のMOSFET100においては、ソースコンタクト電極24とpウェルコンタクト電極26が同一のトレンチ22内に形成されている。そして、ソースコンタクト電極24は、トレンチ22の側面部に形成されている。このため、平面的に見たセルサイズに占める、ソースコンタクト電極24を形成するための領域の割合は極めて小さくほぼゼロに等しい。このため、セルサイズの微細化が実現できる。
セルサイズを微細化することで、平面的に見たデバイス単位面積当たりのチャネル領域が増大し、デバイスの単位面積当たりのチャネルのオン抵抗を低減できる。
そして、本実施の形態のMOSFET100は、pウェルコンタクト電極26には、正孔に対するショットキー障壁高さが低くなる材料、ソースコンタクト電極24には、電子に対するショットキー障壁高さが低くなる材料が用いられる。したがって、MOSFETの駆動能力の向上と安定な動作の実現が可能となる。
さらに、本実施の形態のMOSFET100は、Alを含有する第2の電極26と層間絶縁膜32との間に、Ni、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極24が介在するよう構成されている。SiCを用いた半導体装置は、200℃以上の高温での動作が可能である。一方、このような高温の動作環境では、層間絶縁膜と電極との反応が進み、電極間ショート等の信頼性不良が生ずることが懸念される。特に、電極にAlを含む材料を用い、層間絶縁膜にSiを含有するシリコン酸化膜等を用いると、Alのシリサイド化が進行し、信頼性不良の懸念が増長される。
MOSFET100は、層間絶縁膜と反応性の高いAlを含む電極が、直接、層間絶縁膜に接することをできるだけ排除するために、層間絶縁膜とAlを含む電極との間に、層間絶縁膜との反応性がAlより低いNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含む電極を介在させる。これにより、Alと層間絶縁膜との反応を防止し、信頼性不良の発生を抑制する。したがって、信頼性に優れた半導体装置が実現可能となる。具体的には、例えば、ゲート電極30と第1の主電極34間の層間絶縁膜32の耐圧に関する信頼性不良が発生することが抑制される。
図2は、従来技術と本実施の形態でのチャネル抵抗の低減効果の一例を示す図である。横軸は、セルサイズをセルの一辺の長さ(図1中のX)で示す。縦軸は、デバイス表面における1平方センチメートルあたりのチャネル抵抗を示す。測定は図中に記載した条件で行っている。
この例では従来技術のセルサイズが12μmである。そして、12μm中コンタクトを形成するための領域が6.6μmである。この場合、コンタクト電極は単一の材料で形成することを前提としている。本実施の形態によれば、トレンチを形成することでコンタクトを形成するための領域を従来技術の6.6μmから3.4μmに縮小でき、セルサイズを8.8μmに微細化できる。この結果、図2に示すように、チャネル抵抗を従来技術から17%低減することが可能となる。
なお、従来技術において、本実施の形態のようにソースコンタクト電極24とpウェルコンタクト電極26に異なる材料を適用するとセルサイズは13μmに拡大する。この場合と、本実施の形態とを比較すると更にチャネル抵抗の低減幅は大きくなる。
本実施の形態によれば、ソース領域18の深さとトレンチ22の深さを深くすることにより、セルサイズを大きくすることなくソースコンタクト電極24の界面の面積が拡大でき、所望の低抵抗コンタクトを実現することが可能である。
次に本実施の形態の半導体装置の製造方法について説明する。図3~図10は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
図3に示すように、n型不純物としてPまたはNを不純物濃度1×1019cm-3程度含み、厚さ300μmであり、六方晶系の結晶格子を有する低抵抗のSiC基板12を準備する。そして、SiC基板12上にエピタキシャル成長法により、n型不純物としてNを不純物濃度5×1015cm-3程度含み、厚さが10μm程度の高抵抗のSiC層14を成長させる。
次に、図4に示すように、SiC層14の上面にSiO240aをパターニングし、第1のイオン注入マスクを形成する。この第1のイオン注入マスクを用いて、p型不純物であるAlをSiC層14にイオン注入し、pウェル領域16を形成する。
次に図5に示すように、SiC層14の上面にSiO240bをパターニングし、第2のイオン注入マスクを形成する。この第2のイオン注入マスクを用いて、n型不純物であるPをSiC層14にイオン注入し、ソース領域18を形成する。さらに、この同じ第2のイオン注入マスクを用いてp型不純物であるAlをSiC層14にイオン注入し、pウェルコンタクト領域20を形成する。この後、例えば1600℃程度の熱処理によりイオン注入した不純物を活性化する。
このように、本実施の形態では、従来、別個のイオン注入マスクで行う必要があったソース領域18とpウェルコンタクト領域20の形成を、同一のイオン注入マスクで形成する。したがって、製造工程の簡略化が実現できる。
次に、図6に示すように、ソース領域18、pウェル領域16、SiC層14の表面に連続的にゲート絶縁膜28を形成する。ゲート絶縁膜28の形成には、例えば、熱酸化法あるいはCVD法等を用いる。その後、ゲート絶縁膜28上にポリシリコン膜を成膜したのち、リソグラフィーおよびRIE法によりパターニングしゲート電極30を形成する。
その後、ゲート電極30上に層間絶縁膜32を堆積する。その後、層間絶縁膜32をレジスト40cをマスクにRIE法によりパターニングする。さらに、同一のレジストマスクを用いて、ソース領域18を貫通し、pウェルコンタクト領域20に達するトレンチ22を、例えばRIE法により形成する。
次に、図7に示すように、例えば、蒸着法やスパッタ法によりNiの金属膜24aを堆積する。その後、例えば、RIE法などの異方性エッチングを行い、トレンチ22底部の金属膜24aを除去する。
その後、図8に示すように、例えば、スパッタ法により、例えば、TiとAlの金属膜26aを堆積する。
そして、図9に示すように、レジスト40cを剥離することで、不要な金属膜をリフトオフする。
このようにして、図9に示すように、トレンチ22側面のソース領域18上および層間絶縁膜32の側面に、Ni、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極(ソースコンタクト電極)24を形成し、トレンチ22底部のpウェルコンタクト領域20上およびトレンチ22側面の第1の電極24上にAlを含有する第2の電極(pウェルコンタクト電極)26を形成する。
次に、SiC基板12の第2の主面側、すなわち裏面側に、例えば、Niの金属膜を蒸着し、第2の主電極36を形成する。第2の主電極36はドレイン電極である。例えば950℃程度の熱処理を行い、Niの金属膜とSiC基板12を反応させる。同時に、金属膜24a、26aと、ソース領域18、pウェルコンタクト領域20のSiCを反応させる。
次に、図10に示すように、pウェルコンタクト電極26とソースコンタクト電極24上に、例えば、スパッタ法によりAlの金属膜を成膜し第1の主電極34を形成する。第1の主電極34は、ソース・pウェル共通電極である。このようにして、図1に示すMOSFET100が形成される。
本実施の形態の半導体装置の製造方法によれば、超低オン抵抗で、駆動能力が高く、かつ信頼性に優れたMOSFETを、簡易な工程で製造することが可能となる。
(第2の実施の形態)
本実施の形態の半導体装置は、第1の実施の形態のSiC基板がn型であるのに対し、p型でありIGBT(Insulated Gate Bipolar Transistor)を構成する。SiC基板の不純物タイプが異なる点以外は第1の実施の形態と同様であるので、重複する記載を省略する。
本実施の形態の半導体装置は、第1の実施の形態のSiC基板がn型であるのに対し、p型でありIGBT(Insulated Gate Bipolar Transistor)を構成する。SiC基板の不純物タイプが異なる点以外は第1の実施の形態と同様であるので、重複する記載を省略する。
図11は、本実施の形態の半導体装置であるIGBTの構成を示す断面図である。このIGBT200は、第1と第2の主面を有するSiC基板(炭化珪素基板)52を備えている。図11においては、第1の主面とは図の上側の面であり、第2の主面とは図の下側の面である。このSiC基板52は、不純物濃度5×1018~1×1019cm-3程度の、例えばAlをp型不純物として含む六方晶SiC基板(p+基板)である。
本実施の形態のIGBT200は、ソースコンタクト電極とpウェルコンタクト電極をトレンチ内に有する上記構成を備えることにより、コンタクト抵抗とセルサイズの微細化が同時に実現できる。したがって、本実施の形態によれば、超低オン抵抗で、駆動能力が高く、かつ信頼性に優れたIGBTが実現可能である。
また、本実施の形態の半導体装置の製造方法は、準備するSiC基板が、例えばAlをp型不純物として含む六方晶SiC基板(p+基板)であること以外は第1の実施の形態と同様である。したがって、本実施の形態の半導体装置の製造方法によれば、超低オン抵抗で、駆動能力が高く、かつ信頼性に優れたIGBTを、簡易な工程で製造することが可能となる。
(第3の実施の形態)
本実施の形態の半導体装置は、第1と第2の主面を有する炭化珪素基板と、炭化珪素基板の第1の主面に設けられた第1導電型の第1の炭化珪素層と、第1の炭化珪素層の表面に形成された第2導電型の第1の炭化珪素領域と、第1の炭化珪素領域の表面に形成された第1導電型の第2の炭化珪素領域と、第1の炭化珪素領域の内部に選択的に形成された第2導電型の第3の炭化珪素領域と、を備えている。そして、第2の炭化珪素領域および第1の炭化珪素領域を貫通し、第1の炭化珪素層に達するように形成された第1のトレンチと、第1のトレンチ底部に形成された絶縁物と、第1のトレンチ側面において、第2の炭化珪素領域、第1の炭化珪素領域および第1の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、記ゲート電極を被覆する層間絶縁膜と、を備えている。さらに、第2の炭化珪素領域を貫通し、第3の炭化珪素領域に達するように形成された第2のトレンチと、第2のトレンチ側面の第2の炭化珪素領域上および層間絶縁膜上に形成されたNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極と、第2のトレンチ底部の第3の炭化珪素領域上および第1の電極上に形成されたAlを含有する第2の電極と、第2の電極上に形成された第1の主電極と、炭化珪素基板の第2の主面に形成された第2の主電極と、を備えている。
本実施の形態の半導体装置は、第1と第2の主面を有する炭化珪素基板と、炭化珪素基板の第1の主面に設けられた第1導電型の第1の炭化珪素層と、第1の炭化珪素層の表面に形成された第2導電型の第1の炭化珪素領域と、第1の炭化珪素領域の表面に形成された第1導電型の第2の炭化珪素領域と、第1の炭化珪素領域の内部に選択的に形成された第2導電型の第3の炭化珪素領域と、を備えている。そして、第2の炭化珪素領域および第1の炭化珪素領域を貫通し、第1の炭化珪素層に達するように形成された第1のトレンチと、第1のトレンチ底部に形成された絶縁物と、第1のトレンチ側面において、第2の炭化珪素領域、第1の炭化珪素領域および第1の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、記ゲート電極を被覆する層間絶縁膜と、を備えている。さらに、第2の炭化珪素領域を貫通し、第3の炭化珪素領域に達するように形成された第2のトレンチと、第2のトレンチ側面の第2の炭化珪素領域上および層間絶縁膜上に形成されたNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極と、第2のトレンチ底部の第3の炭化珪素領域上および第1の電極上に形成されたAlを含有する第2の電極と、第2の電極上に形成された第1の主電極と、炭化珪素基板の第2の主面に形成された第2の主電極と、を備えている。
本実施の形態の半導体装置は、トレンチの側面をチャネル領域とするいわゆるトレンチMOSFETである。ソースコンタクト電極とpウェルコンタクト電極をトレンチ内に有する構成については、第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記載を省略する。
図12は、本実施の形態の半導体装置であるMOSFETの構成を示す断面図である。このMOSFET300は、第1と第2の主面を有するSiC基板(炭化珪素基板)12を備えている。図1においては、第1の主面とは図の上側の面であり、第2の主面とは図の下側の面である。このSiC基板12は、不純物濃度5×1018~1×1019cm-3程度の、例えばN(窒素)をn型不純物として含む六方晶SiC基板(n+基板)である。
このSiC基板12の第1の主面上には、n型不純物の不純物濃度5×1015~2×1016cm-3程度のn型の第1のSiC層(n-層)14が形成されている。n-層14の膜厚は、例えば5~10μm程度である。
n-層14の表面には、p型不純物の不純物濃度1×1017~5×1017cm-3程度のp型の第1のSiC領域(pウェル領域)16が形成されている。pウェル領域16の深さは、例えば0.9μm程度である
第1のSiC領域(pウェル領域)16の一部表面には、n型不純物の不純物濃度1×1020程度のn型の第2のSiC領域(ソース領域)18が形成されている。ソース領域18の深さは、例えば0.3μm程度である
pウェル領域16の内部には、p型不純物の不純物濃度1×1019~1×1020cm-3程度のp型の第3のSiC領域(pウェルコンタクト領域)20が選択的に形成されている。
そして、ソース領域18およびpウェル領域16を貫通し、n-層14に達するように第1のトレンチ62形成されている。この第1のトレンチ62底部には、例えばSi酸化物の絶縁物64が形成されている。
そして、第1のトレンチ62側面において、ゲート絶縁膜68が、ソース領域18、pウェル領域16およびn-層14の表面に連続的に形成されている。ゲート絶縁膜68には、例えばSi酸化膜やhigh-k絶縁膜が適用可能である。
ゲート絶縁膜68上には、ゲート電極70が形成されている。ゲート電極70には、例えばポリシリコン等が適用可能である。ゲート電極70上には、ゲート電極70を被覆する、たとえばシリコン酸化膜の層間絶縁膜72が形成されている。
そして、第2のSiC領域(ソース領域)18を貫通し、第3のSiC領域(pウェルコンタクト領域)20に達する第2のトレンチ82が形成されている。そして、第2のトレンチ82側面のソース領域18上および層間絶縁膜72上に形成されたNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極(ソースコンタクト電極)24と、第2のトレンチ82底部のpウェルコンタクト領域20上に形成されたAlを含有する第2の電極(pウェルコンタクト電極)26と、を備えている。
第1の電極(ソースコンタクト電極)24は、例えば厚さ50nm程度の、Ni、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する電極である。例えば、NiSi、TiN、TaNである。これらの金属元素を主成分とする金属電極は、電子に対するショットキー障壁高さが低く、低抵抗を実現できる。
また、第2の電極26は、例えば厚さ100nm程度の、例えば厚さ100nm程度の、Ti(チタン)/Al(アルミニウム)を積層した電極である。第2の電極(pウェルコンタクト電極)26はTiとAlを主成分とする金属電極が、正孔に対するショットキー障壁高さが低く、低抵抗を実現できるため好ましい。しかし、Alのみを主成分とする電極あるいは、AlSi等の電極であっても構わない。
そして、第1の電極24と第2の電極26上には、第1の主電極(ソース・pウェル共通電極)34が形成されている。また、SiC基板12の第2の主面上には、第2の主電極(ドレイン電極)36が形成されている。
本実施の形態のMOSFET300は、第1の実施の形態のMOSFETと同様にソースコンタクト電極とpウェルコンタクト電極をトレンチ内に有する上記構成を備えることにより、コンタクト抵抗とセルサイズの微細化、および信頼性の向上が同時に実現できる。そして、第1の実施の形態に加えて、トレンチMOSFETの構造とすることで、さらにセルサイズの微細化を図ることが可能である。また、信頼性の向上も可能である。したがって、本実施の形態によれば、さらに超低オン抵抗で、駆動能力が高く、かつ信頼性に優れたMOSFETが実現可能である。
本実施の形態のMOSFET300は、トレンチMOSFETである。従来技術のトレンチMOSFETでは、ゲート絶縁膜およびゲート電極をトレンチ内に設けることで、平面的に見たセルサイズに占めるゲート構造の割合を減少させ、セルサイズの微細化を図っている。もっとも、このために、平面的に見たセルサイズに占めるコンタクト電極を形成するための領域の割合が極めて高くなっていた。
したがって、トレンチMOSFETにおいて、ソースコンタクト電極とpウェルコンタクト電極をトレンチ内に設ける本実施の形態の構成はセルサイズの削減に大きく寄与することになる。よって、デバイスの単位面積当たりのチャネルのオン抵抗の低減にも大きく寄与することになる。
図13は、従来技術と本実施の形態でのチャネル抵抗の低減効果の一例を示す図である。横軸は、セルサイズを図12の断面での長さ(図中X)で示す。縦軸は、表面における1平方センチメートルあたりのチャネル抵抗を示す。測定は図中に記載した条件で行っている。
この例では従来技術のトレンチMOSFETのセルサイズが7.6μmである。そして、7.6μm中コンタクトを形成するための領域が6.6μmである。この場合、コンタクト電極は単一の材料で形成することを前提としている。本実施の形態によれば、トレンチを形成することでコンタクトを形成するための領域を従来技術の6.6μmから3.4μmに縮小でき、セルサイズを4.5μmに微細化できる。この結果、図13に示すように、チャネル抵抗を従来技術から45%低減することが可能となる。
なお、従来技術で本実施の形態のように、ソースコンタクト電極24とpウェルコンタクト電極26に異なる材料を適用するとセルサイズは8.6μmに拡大する。この場合と、本実施の形態とを比較すると更にチャネル抵抗の低減幅は大きくなる。
次に本実施の形態の半導体装置の製造方法について説明する。図14~図20は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
図14に示すように、n型不純物としてP(リン)またはN(窒素)を不純物濃度1×1019cm-3程度含む、厚さ300μmであり、六方晶系の結晶格子を有する低抵抗のSiC基板12を準備する。そして、SiC基板12上にエピタキシャル成長法により、n型不純物としてNを不純物濃度1×1016cm-3程度含み、厚さが10μm程度の高抵抗のSiC層14を成長させる。
次に、図15に示すように、SiC層14の全面に、p型不純物であるAlをイオン注入し、pウェル領域16を形成する。なお、p型SiCをエピタキシャル成長することによって、pウェル領域16を形成することも可能である。次に、SiC層14の上面にSiO2(不図示)をパターニングし、イオン注入マスクを形成する。このイオン注入マスクを用いて、n型不純物であるPをSiC層14にイオン注入し、ソース領域18を形成する。さらに、SiC層14の上面にSiO240dをパターニングし、イオン注入マスクを形成する。このイオン注入マスクを用いてp型不純物であるAlをSiC層14にイオン注入し、pウェルコンタクト領域20を形成する。この後、例えば1600℃程度の熱処理によりイオン注入した不純物を活性化する。
次に、図16に示すように、SiC層14の上面にレジスト40eをパターニングし、トレンチエッチングマスクを形成する。そして、このマスクを用いて、ソース領域18およびpウェル領域16を貫通し、n-層14に達する第1のトレンチ62を、例えばRIE法により形成する。
次に、図17に示すようにレジスト40eを剥離する。そして、第1のトレンチ62底部に絶縁物64を形成する。そして、第1のトレンチ62側面の、ソース領域18、pウェル領域16および、n-層14の表面に連続的にゲート絶縁膜68を形成する。ゲート絶縁膜68の形成には、例えば、熱酸化法あるいはCVD法等を用いる。その後、ゲート絶縁膜68上にポリシリコン膜を成膜したのち、CMP等で第1のトレンチ62内にのみポリシリコン膜を残しゲート電極70を形成する。
その後、ゲート電極30上に、例えば、シリコン酸化膜の層間絶縁膜72を堆積する。その後、層間絶縁膜72をレジスト40fをマスクにRIE法によりパターニングする。さらに、同一のレジストマスクを用いて、ソース領域18を貫通し、pウェルコンタクト領域20に達する第2のトレンチ82を、例えばRIE法により形成する。
次に、図18に示すように、例えば、蒸着法やスパッタ法によりNiの金属膜24aを堆積する。その後、例えば、RIE法などの異方性エッチングを行い、第2のトレンチ82底部の金属膜24aを除去する。
その後、図19に示すように、例えば、スパッタ法により、例えば、TiとAlの金属膜26aを堆積する。
そして、図20に示すように、レジスト40fを剥離することで、不要な金属膜をリフトオフする。
このようにして、第2のトレンチ82側面のソース領域18上および層間絶縁膜72の側面にNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極24を形成し、第2のトレンチ82底部のpウェルコンタクト領域20上および第2のトレンチ82側面の第1の電極24上にAlを含有する第1の電極24を形成する。
次に、SiC基板12の第2の主面側、すなわち裏面側に、例えば、Niの金属膜を蒸着し、第2の主電極36を形成する。第2の主電極36はドレイン電極である。例えば950℃程度の熱処理を行い、Niの金属膜とSiC基板12を反応させる。同時に、金属膜24a、26aと、ソース領域18、pウェルコンタクト領域20のSiCを反応させる。
次に、第1の電極24と第2の電極26上に、例えば、スパッタ法によりAlの金属膜を成膜し第1の主電極34を形成する。第1の主電極34は、ソース・pウェル共通電極である。このようにして、図12に示すMOSFET300が形成される。
本実施の形態の半導体装置の製造方法によれば、超低オン抵抗で、駆動能力が高く、かつ信頼性に優れたMOSFETを、簡易な工程で製造することが可能となる。
(第4の実施の形態)
本実施の形態の半導体装置は、第3の実施の形態のSiC基板がn型であるのに対し、p型でありIGBT(Insulated Gate Bipolar Transistor)を構成する。SiC基板の不純物タイプが異なる点以外は第3の実施の形態と同様であるので、重複する記載を省略する。
本実施の形態の半導体装置は、第3の実施の形態のSiC基板がn型であるのに対し、p型でありIGBT(Insulated Gate Bipolar Transistor)を構成する。SiC基板の不純物タイプが異なる点以外は第3の実施の形態と同様であるので、重複する記載を省略する。
図21は、本実施の形態の半導体装置であるIGBTの構成を示す断面図である。このIGBT400は、第1と第2の主面を有するSiC基板(炭化珪素基板)52を備えている。図21においては、第1の主面とは図の上側の面であり、第2の主面とは図の下側の面である。このSiC基板52は、不純物濃度5×1018~1×1019cm-3程度の、例えばAlをp型不純物として含む六方晶SiC基板(p+基板)である。
本実施の形態のIGBT400は、ソースコンタクト電極とpウェルコンタクト電極をトレンチ内に有する上記構成を備えることにより、コンタクト抵抗とセルサイズの微細化が同時に実現できる。そして、トレンチMOSFETの構造とすることで、第2の実施の形態のIGBTに比べ、さらにセルサイズの微細化を図ることが可能である。したがって、本実施の形態によれば、超低オン抵抗で、、駆動能力が高く、かつ信頼性に優れたIGBTが実現可能である。
また、本実施の形態の半導体装置の製造方法は、準備するSiC基板が、例えばAlをp型不純物として含む六方晶SiC基板(p+基板)であること以外は第3の実施の形態と同様である。したがって、本実施の形態の半導体装置の製造方法によれば、超低オン抵抗で、駆動能力が高く、かつ信頼性に優れたIGBTを、簡易な工程で製造することが可能となる。
(第5の実施の形態)
本実施の形態の半導体装置は、シリコン酸化膜の層間絶縁膜と第1の電極との間にシリコン窒化膜で形成される側壁絶縁膜が挟まれること以外は第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記載を省略する。
本実施の形態の半導体装置は、シリコン酸化膜の層間絶縁膜と第1の電極との間にシリコン窒化膜で形成される側壁絶縁膜が挟まれること以外は第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記載を省略する。
図22は、本実施の形態の半導体装置であるMOSFETの構成を示す断面図である。このMOSFET500は、Ni、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極(ソースコンタクト電極)24と層間絶縁膜32との間にシリコン窒化膜で形成される側壁絶縁膜90が挟まれている。
第1の電極24や第2の電極26に含まれるNi、Ti、Ta、MoおよびWからなる群から選択される金属元素やAlとの反応性はシリコン酸化膜に比べてシリコン窒化膜の方が低い。したがって、本実施の形態によれば、Ni、Ti、Ta、MoおよびWからなる群から選択される金属元素あるいはAlと層間絶縁膜32との反応が抑制され、第1の実施の形態よりもさらに信頼性に優れた半導体装置の実現が可能になる。
図23~25は本実施の形態の半導体装置の製造方法を示す工程断面図である。図を参照しつつ、特に、第1の実施の形態の製造方法と異なる点を主に説明する。本実施の形態においては、層間絶縁膜32と第1の電極24との間にシリコン窒化膜で形成される側壁絶縁膜90を形成する点で、第1の実施の形態と相違する。
図23に示すように、ゲート電極30上に層間絶縁膜32を堆積し、層間絶縁膜32をレジスト40cをマスクにRIE法によりパターニングするまでは、第1の実施の形態と同様である。
次に、図24に示すように、例えば、スパッタ法によりシリコン窒化膜を堆積した後、RIE法により層間絶縁膜32の側壁にシリコン窒化膜を残し、シリコン窒化膜で形成される側壁絶縁膜90を形成する。
次に、図25に示すように、レジスト40cおよび側壁絶縁膜90をマスクとして、ソース領域18を貫通し、pウェルコンタクト領域20に達するトレンチ22を、例えばRIE法により形成する。
その後は、第1の実施の形態と同様の製造方法を適用することにより、MOSFET500を製造することが可能である。
(第6の実施の形態)
本実施の形態の半導体装置は、シリコン酸化膜の層間絶縁膜と第1の電極との間にシリコン窒化膜で形成される側壁絶縁膜が挟まれること以外は第3の実施の形態と同様である。したがって、第3の実施の形態と重複する内容については記載を省略する。
本実施の形態の半導体装置は、シリコン酸化膜の層間絶縁膜と第1の電極との間にシリコン窒化膜で形成される側壁絶縁膜が挟まれること以外は第3の実施の形態と同様である。したがって、第3の実施の形態と重複する内容については記載を省略する。
図26は、本実施の形態の半導体装置であるMOSFETの構成を示す断面図である。このMOSFET600は、Ni、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極(ソースコンタクト電極)24と層間絶縁膜72との間にシリコン窒化膜で形成される側壁絶縁膜90が挟まれている。
第1の電極24や第2の電極26に含まれるNi、Ti、Ta、MoおよびWからなる群から選択される金属元素やAlとの反応性はシリコン酸化膜に比べてシリコン窒化膜の方が低い。したがって、本実施の形態によれば、Ni、Ti、Ta、MoおよびWからなる群から選択される金属元素あるいはAlと層間絶縁膜72との反応が抑制され、第3の実施の形態よりもさらに信頼性に優れた半導体装置の実現が可能になる。
第3の実施の形態のMOSFETの製造方法において、第5の実施の形態で説明したと同様な、側壁絶縁膜90の形成工程を追加することにより、図26に示すMOSFET600の製造が可能となる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
例えば、実施の形態においては、電子をキャリアとするn型MOSFET、n型IGBTについて説明したが、本発明は、正孔をキャリアとするp型MOSFET、p型IGBTにも適用可能である。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
12 SiC基板(炭化珪素基板)
14 第1のSiC層(n-層)
16 第1のSiC領域(pウェル領域)
18 第2のSiC領域(ソース領域)
20 第3のSiC領域(pウェルコンタクト領域)
22 トレンチ
24 第1の電極(ソースコンタクト電極)
24a Ni、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する金属膜
26 第2の電極(pウェルコンタクト電極)
26a Alを含有する金属膜
28 ゲート絶縁膜
30 ゲート電極
32 層間絶縁膜
34 第1の主電極
36 第2の主電極
40a~f レジスト
52 SiC基板
62 第1のトレンチ
64 絶縁物
68 ゲート絶縁膜
70 ゲート電極
72 層間絶縁膜
82 第2のトレンチ
90 側壁絶縁膜
100 MOSFET
200 IGBT
300 MOSFET
400 IGBT
500 MOSFET
600 MOSFET
14 第1のSiC層(n-層)
16 第1のSiC領域(pウェル領域)
18 第2のSiC領域(ソース領域)
20 第3のSiC領域(pウェルコンタクト領域)
22 トレンチ
24 第1の電極(ソースコンタクト電極)
24a Ni、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する金属膜
26 第2の電極(pウェルコンタクト電極)
26a Alを含有する金属膜
28 ゲート絶縁膜
30 ゲート電極
32 層間絶縁膜
34 第1の主電極
36 第2の主電極
40a~f レジスト
52 SiC基板
62 第1のトレンチ
64 絶縁物
68 ゲート絶縁膜
70 ゲート電極
72 層間絶縁膜
82 第2のトレンチ
90 側壁絶縁膜
100 MOSFET
200 IGBT
300 MOSFET
400 IGBT
500 MOSFET
600 MOSFET
Claims (20)
- 第1と第2の主面を有する炭化珪素基板と、
前記炭化珪素基板の前記第1の主面に設けられた第1導電型の第1の炭化珪素層と、
前記第1の炭化珪素層の表面に形成された第2導電型の第1の炭化珪素領域と、
前記第1の炭化珪素領域の表面に形成された第1導電型の第2の炭化珪素領域と、
前記第2の炭化珪素領域の下部に形成された第2導電型の第3の炭化珪素領域と、
前記第2の炭化珪素領域を貫通し、前記第3の炭化珪素領域に達するように形成されたトレンチと、
前記第2の炭化珪素領域、前記第1の炭化珪素領域、および前記第1の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を被覆する層間絶縁膜と、
前記トレンチ側面の前記第2の炭化珪素領域上および前記層間絶縁膜上に形成されたNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極と、
前記トレンチ底部の前記第3の炭化珪素領域上および前記第1の電極上に形成されたAlを含有する第2の電極と、
前記第2の電極上に形成された第1の主電極と、
前記炭化珪素基板の前記第2の主面に形成された第2の主電極と、
を具備することを特徴とする半導体装置。 - 前記層間絶縁膜がシリコン酸化膜であることを特徴とする請求項1記載の半導体装置。
- 前記層間絶縁膜と前記第1の電極との間にシリコン窒化膜で形成される側壁絶縁膜が挟まれることを特徴とする請求項2記載の半導体装置。
- 前記炭化珪素基板が第1導電型であり、MOSFETを構成することを特徴とする請求項1記載の半導体装置。
- 前記炭化珪素基板が第2導電型であり、IGBTを構成することを特徴とする請求項1記載の半導体装置。
- 第1と第2の主面を有する炭化珪素基板と、
前記炭化珪素基板の前記第1の主面に設けられた第1導電型の第1の炭化珪素層と、
前記第1の炭化珪素層の表面に形成された第2導電型の第1の炭化珪素領域と、
前記第1の炭化珪素領域の表面に形成された第1導電型の第2の炭化珪素領域と、
前記第1の炭化珪素領域の内部に選択的に形成された第2導電型の第3の炭化珪素領域と、
前記第2の炭化珪素領域および第1の炭化珪素領域を貫通し、前記第1の炭化珪素層に達するように形成された第1のトレンチと、
前記第1のトレンチ底部に形成された絶縁物と、
前記第1のトレンチ側面において、前記第2の炭化珪素領域、前記第1の炭化珪素領域および前記第1の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を被覆する層間絶縁膜と、
前記第2の炭化珪素領域を貫通し、前記第3の炭化珪素領域に達するように形成された第2のトレンチと、
前記第2のトレンチ側面の前記第2の炭化珪素領域上および前記層間絶縁膜上に形成されたNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極と、
前記第2のトレンチ底部の前記第3の炭化珪素領域上および前記第1の電極上に形成されたAlを含有する第2の電極と、
前記第2の電極上に形成された第1の主電極と、
前記炭化珪素基板の前記第2の主面に形成された第2の主電極と、
を具備することを特徴とする半導体装置。 - 前記層間絶縁膜がシリコン酸化膜であることを特徴とする請求項6記載の半導体装置。
- 前記層間絶縁膜と前記第1の電極との間にシリコン窒化膜で形成される側壁絶縁膜が挟まれることを特徴とする請求項7記載の半導体装置。
- 前記炭化珪素基板が第1導電型であり、MOSFETを構成することを特徴とする請求項6記載の半導体装置。
- 前記炭化珪素基板が第2導電型であり、IGBTを構成することを特徴とする請求項6記載の半導体装置。
- 炭化珪素基板の第1の主面に第1導電型の第1の炭化珪素層を形成し、
前記第1の炭化珪素層の上面に第1のイオン注入マスクを形成し、
前記第1のイオン注入マスクを用いて、第2導電型不純物を前記第1の炭化珪素層にイオン注入し、第1の炭化珪素領域を形成し、
前記第1の炭化珪素層の上面に第2のイオン注入マスクを形成し、前記第2のイオン注入マスクを用いて、第1導電型不純物を前記第1の炭化珪素層にイオン注入し、第2の炭化珪素領域を形成し、
前記第2のイオン注入マスクを用いて、第2導電型不純物を前記第1の炭化珪素層にイオン注入し、第3の炭化珪素領域を形成し、
前記第2の炭化珪素領域、前記第1の炭化珪素領域および、前記第1の炭化珪素層の表面に連続的にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極上に層間絶縁膜を形成し、
前記第2の炭化珪素領域を貫通し、前記第3の炭化珪素領域に達するトレンチを形成し、
前記トレンチ側面の前記第2の炭化珪素領域上にNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極を形成し、
前記トレンチ底部の前記第3の炭化珪素領域上にAlを含有する第2の電極を形成し、
前記第2の電極上に第1の主電極を形成し、
前記炭化珪素基板の前記第2の主面に第2の主電極を形成する、
ことを特徴とする半導体装置の製造方法。 - 前記層間絶縁膜がシリコン酸化膜であることを特徴とする請求項11記載の半導体装置の製造方法。
- 前記層間絶縁膜と前記第1の電極との間にシリコン窒化膜で形成される側壁絶縁膜を形成することを特徴とする請求項12記載の半導体装置の製造方法。
- 前記炭化珪素基板が第1導電型であり、MOSFETを形成することを特徴とする請求項11記載の半導体装置の製造方法。
- 前記炭化珪素基板が第2導電型であり、IGBTを形成することを特徴とする請求項11記載の半導体装置の製造方法。
- 炭化珪素基板の第1の主面に第1導電型の第1の炭化珪素層を形成し、
前記第1の炭化珪素層表面に第2導電型の第1の炭化珪素領域を形成し、
前記第1の炭化珪素領域表面に第1導電型の第2の炭化珪素領域を形成し、
前記第1の炭化珪素領域の内部に選択的に第2導電型の第3の炭化珪素領域を形成し、
前記第2の炭化珪素領域および前記第1の炭化珪素領域を貫通し、前記第1の炭化珪素層に達する第1のトレンチを形成し、
前記第1のトレンチ底部に絶縁物を形成し、
前記第1のトレンチ側面の、前記第2の炭化珪素領域、前記第1の炭化珪素領域および、前記第1の炭化珪素層の表面に連続的にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極上に層間絶縁膜を形成し、
前記第2の炭化珪素領域を貫通し、前記第3の炭化珪素領域に達する第2のトレンチを形成し、
前記第2のトレンチ側面の前記第2の炭化珪素領域上にNi、Ti、Ta、MoおよびWからなる群から選択される金属元素を含有する第1の電極を形成し、
前記第2のトレンチ底部の前記第3の炭化珪素領域上にAlを含有する第2の電極を形成し、
前記第2の電極上に第1の主電極を形成し、
前記炭化珪素基板の前記第2の主面に第2の主電極を形成する、
ことを特徴とする半導体装置の製造方法。 - 前記層間絶縁膜がシリコン酸化膜であることを特徴とする請求項16記載の半導体装置の製造方法。
- 前記層間絶縁膜と前記第1の電極との間にシリコン窒化膜で形成される側壁絶縁膜を形成することを特徴とする請求項17記載の半導体装置の製造方法。
- 前記炭化珪素基板が第1導電型であり、MOSFETを形成することを特徴とする請求項16記載の半導体装置の製造方法。
- 前記炭化珪素基板が第2導電型であり、IGBTを形成することを特徴とする請求項16記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/203,341 US8987812B2 (en) | 2009-03-30 | 2010-01-06 | Semiconductor device and semiconductor device manufacturing method |
EP10761283.0A EP2416366B1 (en) | 2009-03-30 | 2010-01-06 | Semiconductor device and method of producing semiconductor device |
US14/607,154 US9437682B2 (en) | 2009-03-30 | 2015-01-28 | Semiconductor device and semiconductor device manufacturing method |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009-082276 | 2009-03-30 | ||
JP2009082276A JP2010238738A (ja) | 2009-03-30 | 2009-03-30 | 半導体装置および半導体装置の製造方法 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
US13/203,341 A-371-Of-International US8987812B2 (en) | 2009-03-30 | 2010-01-06 | Semiconductor device and semiconductor device manufacturing method |
US14/607,154 Division US9437682B2 (en) | 2009-03-30 | 2015-01-28 | Semiconductor device and semiconductor device manufacturing method |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2010116575A1 true WO2010116575A1 (ja) | 2010-10-14 |
Family
ID=42935876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2010/000043 WO2010116575A1 (ja) | 2009-03-30 | 2010-01-06 | 半導体装置および半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US8987812B2 (ja) |
EP (1) | EP2416366B1 (ja) |
JP (1) | JP2010238738A (ja) |
WO (1) | WO2010116575A1 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012176503A1 (ja) * | 2011-06-23 | 2012-12-27 | 三菱電機株式会社 | 半導体装置及び半導体装置の製造方法 |
US20130082282A1 (en) * | 2011-09-30 | 2013-04-04 | Kabushiki Kaisha Toshiba | Silicon carbide semiconductor device |
WO2014061373A1 (ja) * | 2012-10-15 | 2014-04-24 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
CN103918062A (zh) * | 2011-12-12 | 2014-07-09 | 住友电气工业株式会社 | 用于制造半导体器件的方法 |
CN103918080A (zh) * | 2011-12-20 | 2014-07-09 | 住友电气工业株式会社 | 半导体器件及其制造方法 |
US20160181372A1 (en) * | 2013-07-26 | 2016-06-23 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing same |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012104746A (ja) * | 2010-11-12 | 2012-05-31 | Mitsubishi Electric Corp | 炭化珪素半導体装置およびその製造方法 |
JP5858934B2 (ja) | 2011-02-02 | 2016-02-10 | ローム株式会社 | 半導体パワーデバイスおよびその製造方法 |
JP2013145770A (ja) | 2012-01-13 | 2013-07-25 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
JP2013172111A (ja) * | 2012-02-23 | 2013-09-02 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置およびその製造方法 |
JP5809596B2 (ja) * | 2012-05-07 | 2015-11-11 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
JP2013235895A (ja) * | 2012-05-07 | 2013-11-21 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
JP6061181B2 (ja) * | 2012-08-20 | 2017-01-18 | ローム株式会社 | 半導体装置 |
JP6112600B2 (ja) * | 2012-12-10 | 2017-04-12 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
JP6007770B2 (ja) * | 2012-12-14 | 2016-10-12 | 豊田合成株式会社 | 半導体装置 |
JP6007769B2 (ja) * | 2012-12-14 | 2016-10-12 | 豊田合成株式会社 | 半導体装置 |
JP6007771B2 (ja) * | 2012-12-14 | 2016-10-12 | 豊田合成株式会社 | 半導体装置 |
WO2014148130A1 (ja) * | 2013-03-19 | 2014-09-25 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP5971218B2 (ja) * | 2013-09-30 | 2016-08-17 | サンケン電気株式会社 | 半導体装置 |
US9324802B2 (en) * | 2013-10-31 | 2016-04-26 | Infineon Technologies Austria | Spacer supported lateral channel FET |
JP6183200B2 (ja) * | 2013-12-16 | 2017-08-23 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP6125420B2 (ja) * | 2013-12-26 | 2017-05-10 | 株式会社豊田中央研究所 | 半導体装置 |
JP6435686B2 (ja) * | 2014-07-23 | 2018-12-12 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 |
FR3029014A1 (fr) * | 2014-11-24 | 2016-05-27 | Centre Nat De La Rech Scient (Cnrs) | Transistor de puissance a structure verticale et a cathode en tranchee |
JP6367760B2 (ja) * | 2015-06-11 | 2018-08-01 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング装置とその製造方法 |
JP2017059600A (ja) * | 2015-09-14 | 2017-03-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP6801200B2 (ja) * | 2016-03-16 | 2020-12-16 | 富士電機株式会社 | 炭化珪素半導体素子の製造方法 |
JP6526591B2 (ja) | 2016-03-16 | 2019-06-05 | 株式会社東芝 | 半導体装置 |
JP6844482B2 (ja) * | 2017-09-26 | 2021-03-17 | 株式会社豊田中央研究所 | 窒化物半導体装置とその製造方法 |
DE102019101326A1 (de) * | 2018-01-19 | 2019-07-25 | Infineon Technologies Ag | Halbleitervorrichtung, die erste und zweite Kontaktschichten enthält, und Herstellungsverfahren |
JP7248541B2 (ja) * | 2019-08-23 | 2023-03-29 | 株式会社東芝 | 半導体装置 |
CN113053991A (zh) * | 2019-12-26 | 2021-06-29 | 株洲中车时代半导体有限公司 | 逆导型igbt的元胞结构及逆导型igbt |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0194672A (ja) * | 1987-10-07 | 1989-04-13 | Nissan Motor Co Ltd | 縦形mosfet |
JP2006135150A (ja) | 2004-11-08 | 2006-05-25 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
JP2008053449A (ja) * | 2006-08-24 | 2008-03-06 | Rohm Co Ltd | 半導体装置およびその製造方法 |
WO2009013886A1 (ja) * | 2007-07-20 | 2009-01-29 | Panasonic Corporation | 炭化珪素半導体装置およびその製造方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0324737A (ja) * | 1989-06-22 | 1991-02-01 | Nissan Motor Co Ltd | 半導体装置およびその製造方法 |
JPH08250586A (ja) * | 1995-03-13 | 1996-09-27 | Nissan Motor Co Ltd | 半導体装置およびその製造方法 |
US6043126A (en) | 1996-10-25 | 2000-03-28 | International Rectifier Corporation | Process for manufacture of MOS gated device with self aligned cells |
US7217954B2 (en) * | 2003-03-18 | 2007-05-15 | Matsushita Electric Industrial Co., Ltd. | Silicon carbide semiconductor device and method for fabricating the same |
JP3888330B2 (ja) * | 2003-04-23 | 2007-02-28 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
JP4176734B2 (ja) * | 2004-05-14 | 2008-11-05 | 株式会社東芝 | トレンチmosfet |
JP4929579B2 (ja) | 2004-10-26 | 2012-05-09 | 日産自動車株式会社 | 半導体装置の製造方法 |
US20080017897A1 (en) | 2006-01-30 | 2008-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing same |
JP2007207784A (ja) * | 2006-01-30 | 2007-08-16 | Toshiba Corp | 半導体装置 |
US7528066B2 (en) * | 2006-03-01 | 2009-05-05 | International Business Machines Corporation | Structure and method for metal integration |
JP5286677B2 (ja) | 2007-03-13 | 2013-09-11 | トヨタ自動車株式会社 | P型4H−SiC基板上のオーミック電極の形成方法 |
JP5098489B2 (ja) * | 2007-07-27 | 2012-12-12 | 住友電気工業株式会社 | 酸化膜電界効果トランジスタの製造方法 |
US7915672B2 (en) * | 2008-11-14 | 2011-03-29 | Semiconductor Components Industries, L.L.C. | Semiconductor device having trench shield electrode structure |
-
2009
- 2009-03-30 JP JP2009082276A patent/JP2010238738A/ja active Pending
-
2010
- 2010-01-06 US US13/203,341 patent/US8987812B2/en active Active
- 2010-01-06 EP EP10761283.0A patent/EP2416366B1/en active Active
- 2010-01-06 WO PCT/JP2010/000043 patent/WO2010116575A1/ja active Application Filing
-
2015
- 2015-01-28 US US14/607,154 patent/US9437682B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0194672A (ja) * | 1987-10-07 | 1989-04-13 | Nissan Motor Co Ltd | 縦形mosfet |
JP2006135150A (ja) | 2004-11-08 | 2006-05-25 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
JP2008053449A (ja) * | 2006-08-24 | 2008-03-06 | Rohm Co Ltd | 半導体装置およびその製造方法 |
WO2009013886A1 (ja) * | 2007-07-20 | 2009-01-29 | Panasonic Corporation | 炭化珪素半導体装置およびその製造方法 |
Non-Patent Citations (1)
Title |
---|
See also references of EP2416366A4 * |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012176503A1 (ja) * | 2011-06-23 | 2012-12-27 | 三菱電機株式会社 | 半導体装置及び半導体装置の製造方法 |
CN103548145A (zh) * | 2011-06-23 | 2014-01-29 | 三菱电机株式会社 | 半导体装置以及半导体装置的制造方法 |
JP5653519B2 (ja) * | 2011-06-23 | 2015-01-14 | 三菱電機株式会社 | 半導体装置及び半導体装置の製造方法 |
US9093361B2 (en) | 2011-06-23 | 2015-07-28 | Mitsubishi Electric Corporation | Semiconductor device |
US20130082282A1 (en) * | 2011-09-30 | 2013-04-04 | Kabushiki Kaisha Toshiba | Silicon carbide semiconductor device |
CN103918062A (zh) * | 2011-12-12 | 2014-07-09 | 住友电气工业株式会社 | 用于制造半导体器件的方法 |
CN103918080A (zh) * | 2011-12-20 | 2014-07-09 | 住友电气工业株式会社 | 半导体器件及其制造方法 |
WO2014061373A1 (ja) * | 2012-10-15 | 2014-04-24 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
JP2014082246A (ja) * | 2012-10-15 | 2014-05-08 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
CN104603915A (zh) * | 2012-10-15 | 2015-05-06 | 住友电气工业株式会社 | 半导体器件及其制造方法 |
US20160181372A1 (en) * | 2013-07-26 | 2016-06-23 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing same |
US10192960B2 (en) * | 2013-07-26 | 2019-01-29 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing same |
Also Published As
Publication number | Publication date |
---|---|
US20150137145A1 (en) | 2015-05-21 |
JP2010238738A (ja) | 2010-10-21 |
US20120037922A1 (en) | 2012-02-16 |
EP2416366B1 (en) | 2015-08-12 |
US8987812B2 (en) | 2015-03-24 |
US9437682B2 (en) | 2016-09-06 |
EP2416366A4 (en) | 2013-06-12 |
EP2416366A1 (en) | 2012-02-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2010116575A1 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5433352B2 (ja) | 半導体装置の製造方法 | |
US8669562B2 (en) | Semiconductor device and method for manufacturing the same | |
JP5777455B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5284389B2 (ja) | 半導体装置 | |
US8569795B2 (en) | Semiconductor device and method of manufacturing the same | |
JP4965576B2 (ja) | 半導体装置及びその製造方法 | |
US9601581B2 (en) | Semiconductor device and method for producing the same | |
JP2018182032A (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
US9048251B2 (en) | Semiconductor device and method of manufacturing the same | |
JP2017168602A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2017175115A (ja) | 炭化珪素半導体素子および炭化珪素半導体素子の製造方法 | |
JP5802492B2 (ja) | 半導体素子及びその製造方法 | |
JP6208106B2 (ja) | 半導体装置及びその製造方法 | |
JP2009043880A (ja) | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 | |
JP6441412B2 (ja) | 半導体装置 | |
JP5602256B2 (ja) | 半導体装置の製造方法 | |
JP5233173B2 (ja) | 半導体装置の製造方法 | |
JP6277902B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
TWI591822B (zh) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 10761283 Country of ref document: EP Kind code of ref document: A1 |
|
WWE | Wipo information: entry into national phase |
Ref document number: 2010761283 Country of ref document: EP |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
WWE | Wipo information: entry into national phase |
Ref document number: 13203341 Country of ref document: US |