JPH0194672A - 縦形ｍｏｓｆｅｔ - Google Patents
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- JPH0194672A JPH0194672A JP62251448A JP25144887A JPH0194672A JP H0194672 A JPH0194672 A JP H0194672A JP 62251448 A JP62251448 A JP 62251448A JP 25144887 A JP25144887 A JP 25144887A JP H0194672 A JPH0194672 A JP H0194672A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/456—Ohmic electrodes on silicon
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、例えば電力用スイッチング素子等として使
用される縦形ＭＯ８ＦＥＴに関する。
用される縦形ＭＯ８ＦＥＴに関する。
（従来の技術）
縦形ＭＯ８ＦＥＴの第１の従来例としては、第１０図の
像）へ（ｄ）に示すようなものがある（ＩＥ３Ｔ ｒａ
ｎｓａｃｔｉｏｎ ｏｎ Ｅ Ｉｅｃｔｒｏｎ
Ｄ ｅｖｉｃｅ Ｖｏｆ ＥＤ−３１，？１１］、
１２ ＤＥＣ，１９８４Ｃ１１６９３〜１ ７００
ｒＯｐｔｉｍｕｍ Ｄｅｓｉｇｎｏｒ ｐｏｗ
ｅｒ ＭＯ８ＦＥＴ’ ｓＪ ）。
像）へ（ｄ）に示すようなものがある（ＩＥ３Ｔ ｒａ
ｎｓａｃｔｉｏｎ ｏｎ Ｅ Ｉｅｃｔｒｏｎ
Ｄ ｅｖｉｃｅ Ｖｏｆ ＥＤ−３１，？１１］、
１２ ＤＥＣ，１９８４Ｃ１１６９３〜１ ７００
ｒＯｐｔｉｍｕｍ Ｄｅｓｉｇｎｏｒ ｐｏｗ
ｅｒ ＭＯ８ＦＥＴ’ ｓＪ ）。
第１０図の（ａ） 〜（ｄ）中、３１は高濃度のＮ４基
板であり、Ｎ”ｌ板３１上には実質的にドレインとして
作用する低濃度のＮ形ペース層３２がエピタキシャル成
長法により形成されている。Ｎ形ペース層３２の表面側
には、Ｐウェル３３が形成され、Ｐウェル３３内にＮ＋
ソース領域３４が形成されている。また、Ｎ＋ソース領
域３４とＮ形ペース層３２との間におけるＰウェル３３
上には、Ｐウェル３３の表面層にチャネル３３ａを誘起
させるための多結晶シリコンからなるゲート電極３６が
、ゲート酸化膜３５を介して形成されている。
板であり、Ｎ”ｌ板３１上には実質的にドレインとして
作用する低濃度のＮ形ペース層３２がエピタキシャル成
長法により形成されている。Ｎ形ペース層３２の表面側
には、Ｐウェル３３が形成され、Ｐウェル３３内にＮ＋
ソース領域３４が形成されている。また、Ｎ＋ソース領
域３４とＮ形ペース層３２との間におけるＰウェル３３
上には、Ｐウェル３３の表面層にチャネル３３ａを誘起
させるための多結晶シリコンからなるゲート電極３６が
、ゲート酸化膜３５を介して形成されている。
３７はＰＳＧからなる中間絶縁膜、３８はＡｎ膜で形成
されたソース電極であり、ソース電極３８は、ソース・
Ｐウェル共通コンタクト孔３９によりＮ＋ソース領域３
４およびＰウェル３３に共通に接続されている。また、
Ｎ＋基板３１の裏面には図示省略のドレイン電極が設け
られている。
されたソース電極であり、ソース電極３８は、ソース・
Ｐウェル共通コンタクト孔３９によりＮ＋ソース領域３
４およびＰウェル３３に共通に接続されている。また、
Ｎ＋基板３１の裏面には図示省略のドレイン電極が設け
られている。
上述の縦形ＭＯ８ＦＥＴは次のような工程により作製さ
れている。即ち、Ｎ形ペース層３２の表面にゲート酸化
膜３５となるシリコン酸化膜３５ａが形成され、このシ
リコン酸化膜３５ａ上に、ゲート電極３６となる多結晶
シリコンが所要形状に形成される（第１０図（ａ））。
れている。即ち、Ｎ形ペース層３２の表面にゲート酸化
膜３５となるシリコン酸化膜３５ａが形成され、このシ
リコン酸化膜３５ａ上に、ゲート電極３６となる多結晶
シリコンが所要形状に形成される（第１０図（ａ））。
そして、多結晶シリコンからなるゲート電極３６をマス
クとしてＮ形ペース層３２の表面にＰ彫工細物がイオン
注入され、゛アニールが施されてＰウェル３３が形成さ
れる。フォトリソグラフィ法によりＰウェル３３のコン
タクト部３３ｂの部分に図示省略の７オトレジスト膜が
形成され、このフォトレジスト膜およびゲート電極３６
をマスクとしてＮ彫工細物がイオン注入され、アニール
が施されてＰウェル３３内にＮ＋ソース領域３４が形成
される（第１０図（ｂ））。次いでＣＶＤ法により中間
絶縁膜３７となるＰＳＧが堆積され、フォトリソグラフ
ィ工程によりソース・Ｐウェル共通コンタクト孔３９が
開孔されたのち（第１０図（ｃ））、ＡＭ蒸着およびバ
ターニングが行なわれてソース電極３８が形成されてい
る（第１０図（ｄ））。
クとしてＮ形ペース層３２の表面にＰ彫工細物がイオン
注入され、゛アニールが施されてＰウェル３３が形成さ
れる。フォトリソグラフィ法によりＰウェル３３のコン
タクト部３３ｂの部分に図示省略の７オトレジスト膜が
形成され、このフォトレジスト膜およびゲート電極３６
をマスクとしてＮ彫工細物がイオン注入され、アニール
が施されてＰウェル３３内にＮ＋ソース領域３４が形成
される（第１０図（ｂ））。次いでＣＶＤ法により中間
絶縁膜３７となるＰＳＧが堆積され、フォトリソグラフ
ィ工程によりソース・Ｐウェル共通コンタクト孔３９が
開孔されたのち（第１０図（ｃ））、ＡＭ蒸着およびバ
ターニングが行なわれてソース電極３８が形成されてい
る（第１０図（ｄ））。
上述のように構成された縦形ＭＯ８Ｆ Ｅ Ｔは、ゲー
ト電極３６部分およびソース・Ｐウェル共通コンタクト
孔３９部分からなる単位体がセルと称され、このセルの
所要個数が並列接続されて構成されている。そして耐圧
が例えば１００Ｖ程度以下のものでは、オン抵抗の大部
分がこのセル゛の個数によって決められており、セルサ
イズを縮小してセル密度を高めると、オン抵抗の低減、
云い換えれば損失の低減が図られる。
ト電極３６部分およびソース・Ｐウェル共通コンタクト
孔３９部分からなる単位体がセルと称され、このセルの
所要個数が並列接続されて構成されている。そして耐圧
が例えば１００Ｖ程度以下のものでは、オン抵抗の大部
分がこのセル゛の個数によって決められており、セルサ
イズを縮小してセル密度を高めると、オン抵抗の低減、
云い換えれば損失の低減が図られる。
しかしながら、第１の従来例にあっては、Ｎ＋ソース領
域３４形成のためのＮ＋拡散の際にＰウェル３３のコン
タクト部３３ｂを表面に残すためのフォトリソグラフィ
工程と、ソース・Ｐウェル共通コンタクト孔３９開孔の
際のフォトリソグラフィ工程との２度のフォトリソグラ
フィ工程を必要とし、コンタクト部のパターンには、各
フォトリソグラフィ工程におけるマスク合わせに必要な
寸法余裕をとらなければならないため、ソース電極３８
とＮ＋ソース領域３４およびＰウェル３３とのコンタク
ト部の面積が大きくなり、セルサイズを縮小してセル密
度を高めることが難しいという問題点があった。
域３４形成のためのＮ＋拡散の際にＰウェル３３のコン
タクト部３３ｂを表面に残すためのフォトリソグラフィ
工程と、ソース・Ｐウェル共通コンタクト孔３９開孔の
際のフォトリソグラフィ工程との２度のフォトリソグラ
フィ工程を必要とし、コンタクト部のパターンには、各
フォトリソグラフィ工程におけるマスク合わせに必要な
寸法余裕をとらなければならないため、ソース電極３８
とＮ＋ソース領域３４およびＰウェル３３とのコンタク
ト部の面積が大きくなり、セルサイズを縮小してセル密
度を高めることが難しいという問題点があった。
次いで、第１１図には縦形ＭＯ８ＦＥＴの第２の従来例
を示す（実願昭５６−１６２３９５号）。
を示す（実願昭５６−１６２３９５号）。
なお、第１１図において前記第１０図における部材およ
び部位と同一ないし均等のものは、前記と同一符号を以
って示しである。
び部位と同一ないし均等のものは、前記と同一符号を以
って示しである。
この従来例では、Ｐウェル３３およびＮ＋ソース領域３
４が多結晶シリコンからなるゲート電極３６をマスクと
した２重拡散により形成されて、前記第１の従来例にお
けるようなＮ＋ソース領域３４形成の際に、Ｐウェル３
３のコンタクト部を表面に残ずためのフォトリソグラフ
ィ工程が省略されてセル密度の向上が図られている。そ
して、中間絶縁膜３７にコンタクト孔４１が開孔され、
中間絶縁膜３７をマスクとしたＫ ＯＨ専のアルカリエ
ツチング液による異方性エツチングによりＮ１ソース領
域３４を貫通してＰウェル３３に達するＶ字溝４２が形
成されている。ＡＩ膜で形成されたソース電極４３は、
Ｖ字溝４２の傾斜面の部分において拡散深さが１〜１．
５μｍのソース領域３４およびＰウェル３３に共通に接
続されている。
４が多結晶シリコンからなるゲート電極３６をマスクと
した２重拡散により形成されて、前記第１の従来例にお
けるようなＮ＋ソース領域３４形成の際に、Ｐウェル３
３のコンタクト部を表面に残ずためのフォトリソグラフ
ィ工程が省略されてセル密度の向上が図られている。そ
して、中間絶縁膜３７にコンタクト孔４１が開孔され、
中間絶縁膜３７をマスクとしたＫ ＯＨ専のアルカリエ
ツチング液による異方性エツチングによりＮ１ソース領
域３４を貫通してＰウェル３３に達するＶ字溝４２が形
成されている。ＡＩ膜で形成されたソース電極４３は、
Ｖ字溝４２の傾斜面の部分において拡散深さが１〜１．
５μｍのソース領域３４およびＰウェル３３に共通に接
続されている。
ところで、シリコン等の半導体にとってアクセプタ不純
物となるＡｆＬ材質で形成されたソース電極とドナー不
純物の導入拡散により形成されたＮ１ソース領域との間
でコンタクト抵抗の小さいコンタクト部を形成するため
には、比較的大きな面積でコンタクト部を形成すること
が望まれる。
物となるＡｆＬ材質で形成されたソース電極とドナー不
純物の導入拡散により形成されたＮ１ソース領域との間
でコンタクト抵抗の小さいコンタクト部を形成するため
には、比較的大きな面積でコンタクト部を形成すること
が望まれる。
しかしながら、第２の従来例にあっては、Ａｉ材質で形
成されたソース電極４３と拡散深さが１〜１．５μｍの
Ｎ＋ソース領域３４とがＶ字溝４２の傾斜面の部分で、
はぼその厚さ方向にコンタクトをとる構造となっていた
ため、Ａｉミソ−スミ４３とＮ＋ソース領域３４との接
触面積が少なくなってコンタクト抵抗が増し、この部分
でオン抵抗が上昇してしまうという問題点があった。
成されたソース電極４３と拡散深さが１〜１．５μｍの
Ｎ＋ソース領域３４とがＶ字溝４２の傾斜面の部分で、
はぼその厚さ方向にコンタクトをとる構造となっていた
ため、Ａｉミソ−スミ４３とＮ＋ソース領域３４との接
触面積が少なくなってコンタクト抵抗が増し、この部分
でオン抵抗が上昇してしまうという問題点があった。
（発明が解決しようとする問題点）
第１の従来例では、Ｎ＋ソース領域形成のためのＮ＋拡
散の際に、Ｐウェルのコンタクト部を表面に残すだめの
フォトリソグラフィ工程とソース・Ｐウェル共通コンタ
クト孔の開孔の際のフォトリソグラフィ工程との２度の
フォトリソグラフィ工程とを必要とし、コンタクト部の
パターンには、フォトリソグラフィ工程におけるマスク
合わせに必要な寸法余裕をとらなければならないため、
コンタクト部の面積が大きくなり、セルサイズを縮小し
てセル密度を高め、オン抵抗の低減を図ることが難しい
という問題点があった。
散の際に、Ｐウェルのコンタクト部を表面に残すだめの
フォトリソグラフィ工程とソース・Ｐウェル共通コンタ
クト孔の開孔の際のフォトリソグラフィ工程との２度の
フォトリソグラフィ工程とを必要とし、コンタクト部の
パターンには、フォトリソグラフィ工程におけるマスク
合わせに必要な寸法余裕をとらなければならないため、
コンタクト部の面積が大きくなり、セルサイズを縮小し
てセル密度を高め、オン抵抗の低減を図ることが難しい
という問題点があった。
また、第２の従来例では、Ｎ＋ソース領域形成の際に、
Ｐウェルのコンタクト部を表面に残すためのフォトリソ
グラフィ工程が省略されてセル密度の向上が図られてい
るが、Ａｎ材質で形成されたソース電極と浅い拡散深さ
のＮ＋ソース領域とがＶ字溝の傾斜面の部分で、はぼそ
の厚さ方向にコンタクトをとる構造となっていたため、
ＡＩソース電極とＮ＋ソース領域との接触面積が少なく
なってコンタクト抵抗が増し、この部分でオン抵抗が上
昇してしまうという問題点があった。
Ｐウェルのコンタクト部を表面に残すためのフォトリソ
グラフィ工程が省略されてセル密度の向上が図られてい
るが、Ａｎ材質で形成されたソース電極と浅い拡散深さ
のＮ＋ソース領域とがＶ字溝の傾斜面の部分で、はぼそ
の厚さ方向にコンタクトをとる構造となっていたため、
ＡＩソース電極とＮ＋ソース領域との接触面積が少なく
なってコンタクト抵抗が増し、この部分でオン抵抗が上
昇してしまうという問題点があった。
この発明は、このような従来の問題点に着目してなされ
たもので、セルサイズを縮小してセル密度を高め、また
ソース電極とソース領域Ｊ３よウェルとのコンタクト抵
抗を低下させてオン抵抗を低減させることのできる縦形
ＭＯ８ＦＥＴを提供することを目的とする。
たもので、セルサイズを縮小してセル密度を高め、また
ソース電極とソース領域Ｊ３よウェルとのコンタクト抵
抗を低下させてオン抵抗を低減させることのできる縦形
ＭＯ８ＦＥＴを提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
この発明は上記問題点を解決するために、ドレインとし
て作用する第１導電形層と、該第１導電形層内に形成さ
れた第２導電形のウェルと、該ウェル内に形成された第
１導電形のソース領域と、該ソース領域と前記第１導電
形層との間の前記ウェル上にゲート絶縁膜を介して設け
られ当該ウェルにチャネルを誘起させるゲート電極と、
前記ソース領域を貫通して前記ウェルに達する溝が穿設
され少なくとも前記ウェルに対しては前記溝内に形成さ
れた高融点金属からなるコンタクト部を介して当該ウェ
ルおよび前記ソース領域に接続されたソース電極とを有
することを要旨とする。
て作用する第１導電形層と、該第１導電形層内に形成さ
れた第２導電形のウェルと、該ウェル内に形成された第
１導電形のソース領域と、該ソース領域と前記第１導電
形層との間の前記ウェル上にゲート絶縁膜を介して設け
られ当該ウェルにチャネルを誘起させるゲート電極と、
前記ソース領域を貫通して前記ウェルに達する溝が穿設
され少なくとも前記ウェルに対しては前記溝内に形成さ
れた高融点金属からなるコンタクト部を介して当該ウェ
ルおよび前記ソース領域に接続されたソース電極とを有
することを要旨とする。
（作用）
ソース電極とソース領域およびウェルとのコンタクト部
に、ソース領域を貫通してウェルに達する溝が穿設され
、ソース領域形成のための第１導電形不純物の拡散の際
に、ウェルのコンタクト部を表面に残すためのフォトリ
ソグラフィ工程が省略されてセル密度が高められる。
に、ソース領域を貫通してウェルに達する溝が穿設され
、ソース領域形成のための第１導電形不純物の拡散の際
に、ウェルのコンタクト部を表面に残すためのフォトリ
ソグラフィ工程が省略されてセル密度が高められる。
また、少なくとも第２導電形のウェルに対しては高融点
金属をコンタクトさせてオーミック性接触としているの
で、接触面積が小さくなる第１導電形のソース領域に対
してはウェル側と同様の高融点金属または接触電位差の
小さい材質を選択してコンタクトさせることができ、ソ
ース領域およびウェルの両者とソース電極とのコンタク
ト抵抗が低下される。
金属をコンタクトさせてオーミック性接触としているの
で、接触面積が小さくなる第１導電形のソース領域に対
してはウェル側と同様の高融点金属または接触電位差の
小さい材質を選択してコンタクトさせることができ、ソ
ース領域およびウェルの両者とソース電極とのコンタク
ト抵抗が低下される。
（実施例）
以下、この発明の実施例を図面に基づいて説明する。
第１図ないし第４図は、この発明の第１実施例を示す図
である。
である。
まず、縦形ＭＯ８ＦＥＴの構成を説明すると、第１図中
、１は高濃度のＮ＋基板であり、Ｎ＋基板１上には実質
的にドレインとして作用する低温度の第１導電形層とし
てのＮ形ベース層２がエピタキシャル成長法により形成
されている。Ｎ形ベース層２の表面側には、Ｐウェル３
が形成され、Ｐウェル３内にＮ＋ソース領域４が形成さ
れている。
、１は高濃度のＮ＋基板であり、Ｎ＋基板１上には実質
的にドレインとして作用する低温度の第１導電形層とし
てのＮ形ベース層２がエピタキシャル成長法により形成
されている。Ｎ形ベース層２の表面側には、Ｐウェル３
が形成され、Ｐウェル３内にＮ＋ソース領域４が形成さ
れている。
また、Ｎ＋ソース領域４とＮ形ベース層２との間におけ
るＰウェル３上には、Ｐウェル３の表面層にチャネル３
ａを誘起させるための多結晶シリコンからなるゲート電
極６が、ゲート絶縁膜としてのゲート酸化ＩＩ！５を介
して形成されている。
るＰウェル３上には、Ｐウェル３の表面層にチャネル３
ａを誘起させるための多結晶シリコンからなるゲート電
極６が、ゲート絶縁膜としてのゲート酸化ＩＩ！５を介
して形成されている。
７はＰＳＧからなる中間絶縁膜であり、中間絶縁膜７に
は、コンタクト孔８が開孔され、この中間絶縁膜７をマ
スクとした反応性イオンエツチング等の異方性エツチン
グによりＮ＋ソース領域４を貫通してＰウェル３に達す
る断面面形の溝９が穿設されている。そして溝９内には
、その底部におけるＰウェル３の部分に高融点金属であ
るタングステン（Ｗ）１１が１μｍ程度の厚さに堆積さ
れ、このタングステン１１上にＮ＋多結晶シリコン１２
が埋込まれている。Ａｉ膜で形成されたソース電極１３
は、Ｎ＋多結晶シリコン１２に比較的広い面積でコンタ
クトがとられ、ソース電極１３は、Ｎ＋ソース領域４に
対し、そのＮ＋多結晶シリコン１２を介して接続され、
Ｐウェル３に対しては、Ｎ＋多結晶シリコン１２および
タングステン１１を介して接続されている。また、Ｎ＋
基板１の裏面には、図示省略のドレイン電極が設けられ
ている。
は、コンタクト孔８が開孔され、この中間絶縁膜７をマ
スクとした反応性イオンエツチング等の異方性エツチン
グによりＮ＋ソース領域４を貫通してＰウェル３に達す
る断面面形の溝９が穿設されている。そして溝９内には
、その底部におけるＰウェル３の部分に高融点金属であ
るタングステン（Ｗ）１１が１μｍ程度の厚さに堆積さ
れ、このタングステン１１上にＮ＋多結晶シリコン１２
が埋込まれている。Ａｉ膜で形成されたソース電極１３
は、Ｎ＋多結晶シリコン１２に比較的広い面積でコンタ
クトがとられ、ソース電極１３は、Ｎ＋ソース領域４に
対し、そのＮ＋多結晶シリコン１２を介して接続され、
Ｐウェル３に対しては、Ｎ＋多結晶シリコン１２および
タングステン１１を介して接続されている。また、Ｎ＋
基板１の裏面には、図示省略のドレイン電極が設けられ
ている。
次いで製造工程の一例を第２図の（ａ）〜（・ｅ）を用
いて説明することにより、その構成をさらに詳述する。
いて説明することにより、その構成をさらに詳述する。
なお、以下の説明において、（ａ）〜（ｅ）の各項目記
号は、第２図の（ａ）〜（ｅ）のそれぞれに対応する。
号は、第２図の（ａ）〜（ｅ）のそれぞれに対応する。
（ａ）Ｎ形ペース層２の表面に、熱酸化によりゲート酸
化膜５となるシリコン酸化膜を所要の厚さに形成し、次
いでこのシリコン酸化膜上に多結晶シリコンをＣＶＤ法
により所要の厚さに堆積し、フォトリソグラフィ法によ
り不要部分を除去してゲート電極６を形成する。そして
、この多結晶シリコンからなるゲート電極６をマスクと
した２重拡散によりＰウェル３およびＮ＋ソース領域４
を形成する。このあと、中間絶縁膜７となるＰＳＧをＣ
ＶＤ法により所要の厚さに堆積し、フォトリソグラフィ
法によりコンタクト孔８を開孔する。
化膜５となるシリコン酸化膜を所要の厚さに形成し、次
いでこのシリコン酸化膜上に多結晶シリコンをＣＶＤ法
により所要の厚さに堆積し、フォトリソグラフィ法によ
り不要部分を除去してゲート電極６を形成する。そして
、この多結晶シリコンからなるゲート電極６をマスクと
した２重拡散によりＰウェル３およびＮ＋ソース領域４
を形成する。このあと、中間絶縁膜７となるＰＳＧをＣ
ＶＤ法により所要の厚さに堆積し、フォトリソグラフィ
法によりコンタクト孔８を開孔する。
（ｂ）中間絶縁膜７をマスクとした反応性イオンエツチ
ングによる異方性エツチングを利用してＮ＋ソース領ｔ
ｉｉ！４を貫通してＰウェル３に達する断面面形の溝９
を穿設する。
ングによる異方性エツチングを利用してＮ＋ソース領ｔ
ｉｉ！４を貫通してＰウェル３に達する断面面形の溝９
を穿設する。
（Ｃ）ハロゲン化タングステンの還元反応の下地依存性
を利用して溝９の底部、即ちＰウェル３の部分に選択的
に金属タングステン１１を１μｍ程度の厚さに堆積する
。
を利用して溝９の底部、即ちＰウェル３の部分に選択的
に金属タングステン１１を１μｍ程度の厚さに堆積する
。
（ｄ）第３図の（ａ）〜（Ｃ）に示すように、ＣＶＤ法
により全面にＮ＋多結晶シリコン１２を堆積し、次いで
、その表面にフォトレジスト膜１４を塗布して平坦化し
たのち、多結晶シリコンとフォトレジストとがほぼ同じ
エツチングレートになる反応ガスを用いて異方性の反応
性イオンエツチングを行ない、溝９内のタングステン１
１上にＮ＋多結晶シリコン１２を埋込む。
により全面にＮ＋多結晶シリコン１２を堆積し、次いで
、その表面にフォトレジスト膜１４を塗布して平坦化し
たのち、多結晶シリコンとフォトレジストとがほぼ同じ
エツチングレートになる反応ガスを用いて異方性の反応
性イオンエツチングを行ない、溝９内のタングステン１
１上にＮ＋多結晶シリコン１２を埋込む。
（ｅ）Ａｕｌ１ｍを蒸着したのち、そのバターニングを
行なって、Ｎ＋多結晶シリコン１２に比較的広い面積で
コンタクトするソース電極１３を形成する。
行なって、Ｎ＋多結晶シリコン１２に比較的広い面積で
コンタクトするソース電極１３を形成する。
次に、第４図の（ａ）、（ｂ）を用いて上述のように構
成された縦形ＭＯ８ＦＥＴの作用を説明する。
成された縦形ＭＯ８ＦＥＴの作用を説明する。
ソース電極１３とＮ＋ソース領域４およびＰウェル３と
のコンタクト部に、Ｎ＋ソース領域４を貫通してＰウェ
ル３に達する溝９が穿設され、この満９の壁面でコンタ
クトをとる構造とされているので、Ｎ＋ソース領域４形
成のためのＮ＋拡散の際に、前記第１０図の従来例のよ
うに、Ｐウェル３のコンタクト部を表面に残すためのフ
ォトリソグラフィ工程が省略されて、セル密度が高めら
れる。
のコンタクト部に、Ｎ＋ソース領域４を貫通してＰウェ
ル３に達する溝９が穿設され、この満９の壁面でコンタ
クトをとる構造とされているので、Ｎ＋ソース領域４形
成のためのＮ＋拡散の際に、前記第１０図の従来例のよ
うに、Ｐウェル３のコンタクト部を表面に残すためのフ
ォトリソグラフィ工程が省略されて、セル密度が高めら
れる。
また、上記のようなコンタクト構造とされているため、
接触面積が比較的小さくなるＮ＋ソース領域４に対して
は、Ｎ＋多結晶シリコン１２を接触させ、両者間に接触
電位差を生じさせないようにしてコンタクト抵抗が下げ
られている。即ち、第４図（ｂ）に示すように、Ｎ＋単
結晶シリコンとＮ＋多結晶シリコンとの接触では、同じ
シリコン同士の接触であるため、両者間の接触電位差は
両者の不純物濃度の差のみで決められて小さくなり、コ
ンタクト抵抗は無視できる程度に小さくなるのである。
接触面積が比較的小さくなるＮ＋ソース領域４に対して
は、Ｎ＋多結晶シリコン１２を接触させ、両者間に接触
電位差を生じさせないようにしてコンタクト抵抗が下げ
られている。即ち、第４図（ｂ）に示すように、Ｎ＋単
結晶シリコンとＮ＋多結晶シリコンとの接触では、同じ
シリコン同士の接触であるため、両者間の接触電位差は
両者の不純物濃度の差のみで決められて小さくなり、コ
ンタクト抵抗は無視できる程度に小さくなるのである。
一方、満９内に埋込んだＮ＋多結晶シリコン１２を、そ
のままＰウェル３に接触させると整流接触となるので不
具合が生じる。このため、Ｐウェル３には高融点金属で
あるタングステン１１を接触させてオーミック接触とし
て低抵抗化が図られている。金属であるタングステン１
１とＮ＋多結晶シリコン１２との接触では、第４図（ａ
）に示すようにバリアハイドφｍの障壁が生じるがＮ＋
多結晶シリコン１２のＮ彫工細物濃度を高くすることに
より障壁の厚さは十分に薄くなり、トンネル効果によっ
てオーミック接触となる。
のままＰウェル３に接触させると整流接触となるので不
具合が生じる。このため、Ｐウェル３には高融点金属で
あるタングステン１１を接触させてオーミック接触とし
て低抵抗化が図られている。金属であるタングステン１
１とＮ＋多結晶シリコン１２との接触では、第４図（ａ
）に示すようにバリアハイドφｍの障壁が生じるがＮ＋
多結晶シリコン１２のＮ彫工細物濃度を高くすることに
より障壁の厚さは十分に薄くなり、トンネル効果によっ
てオーミック接触となる。
そして、Ａ１膜で形成されたソース電極１３は、Ｎ＋多
結晶シリコン１２に比較的広い面積で接触させることに
より低抵抗化が図られている。したがって、ソース電極
１３は Ｎ ＋ソース領［４に対しては、Ａ１１３−Ｎ
＋多結晶シリコン１２−Ｎ＋ソース領域４の経路で低抵
抗とされ、またＰウェル３に対しては、Ａ１１３−Ｎ＋
多結晶シリコン１２−タングステン１１−Ｐウェル３の
オーミック性の経路で低抵抗とされている。
結晶シリコン１２に比較的広い面積で接触させることに
より低抵抗化が図られている。したがって、ソース電極
１３は Ｎ ＋ソース領［４に対しては、Ａ１１３−Ｎ
＋多結晶シリコン１２−Ｎ＋ソース領域４の経路で低抵
抗とされ、またＰウェル３に対しては、Ａ１１３−Ｎ＋
多結晶シリコン１２−タングステン１１−Ｐウェル３の
オーミック性の経路で低抵抗とされている。
而して、前述のセルサイズの縮小によるセル密度の向上
と、ソース電極１３とＮ４″ンース領域４およびＰウェ
ル３とのコンタクト抵抗の低下によリオン抵抗が低減さ
れている。
と、ソース電極１３とＮ４″ンース領域４およびＰウェ
ル３とのコンタクト抵抗の低下によリオン抵抗が低減さ
れている。
そして、Ｎ＋基板１下面のドレイン電極に所要値の正電
圧が加えられ、ゲート電極６に閾値電圧以上のゲート電
圧か加えられると、チャネル３ａが導通し、オン抵抗の
低減によりトレイン電極からソース電極１３に十分大な
る電流が流れて大電流出力特性が得られる。
圧が加えられ、ゲート電極６に閾値電圧以上のゲート電
圧か加えられると、チャネル３ａが導通し、オン抵抗の
低減によりトレイン電極からソース電極１３に十分大な
る電流が流れて大電流出力特性が得られる。
また、Ｐウェル３からソース電極１３までの抵抗が下げ
られているので、縦形ＭＯＳＦＥＴ内に寄生的に形成さ
れているＮＰＮバイポーラトランジスタのベース抵抗が
低減され高温時にＰウェル３の横方向の拡り抵抗部分の
ベース抵抗が上昇しても当該バイポーラトランジスタが
オン状態に転じることが防止されて２次降伏に至る耐ｍ
が向上される。
られているので、縦形ＭＯＳＦＥＴ内に寄生的に形成さ
れているＮＰＮバイポーラトランジスタのベース抵抗が
低減され高温時にＰウェル３の横方向の拡り抵抗部分の
ベース抵抗が上昇しても当該バイポーラトランジスタが
オン状態に転じることが防止されて２次降伏に至る耐ｍ
が向上される。
次いで、第５図には、この発明の第２実施例を示す。な
お、第５図および後述の第６図等において前記第１図に
おける部材および部位と同一ないし均等のものは、前記
と同一符号を以って示し、重複した説明を省略する。
お、第５図および後述の第６図等において前記第１図に
おける部材および部位と同一ないし均等のものは、前記
と同一符号を以って示し、重複した説明を省略する。
この実施例は、Ｎ”ソース領域４に接触させるＮ“多結
晶シリコンを、溝９内への埋込みとせず薄いＮ＋多結晶
シリコン層１５とし、このＮ＋多結晶シリコン層１５の
上にＡ！Ｌ膜のソース電極１３を形成したものである。
晶シリコンを、溝９内への埋込みとせず薄いＮ＋多結晶
シリコン層１５とし、このＮ＋多結晶シリコン層１５の
上にＡ！Ｌ膜のソース電極１３を形成したものである。
この実施例によれば、Ａｎ膜で形成されたソース電極１
３を、−層広い面積でＮ＋多結晶シリコン１５に接触さ
せることができるので、当該両者間のコンタクト抵抗を
一層低抵抗とすることができる。
３を、−層広い面積でＮ＋多結晶シリコン１５に接触さ
せることができるので、当該両者間のコンタクト抵抗を
一層低抵抗とすることができる。
セルナイズの縮小によるセル密度の向上作用等は、前記
第１実施例のものとほぼ同様である。
第１実施例のものとほぼ同様である。
第６図ないし第９図には、この発明の第３実施例を示す
。この実施例は、溝穿設のためのマスク形成の際におけ
るフォトリソグラフィ工程も省略してセルサイズの一層
の縮小を図り、セル密度を−ＩＩ高めるようにしたもの
である。
。この実施例は、溝穿設のためのマスク形成の際におけ
るフォトリソグラフィ工程も省略してセルサイズの一層
の縮小を図り、セル密度を−ＩＩ高めるようにしたもの
である。
この実施例の縦形ＭＯ８ＦＥＴの構成を説明すると、第
６図中、１６はシリコン窒化膜（８１３Ｎ４）であり、
多結晶シリコンからなるゲート電極６は、このシリコン
窒化膜１６をマスクとしたエツチングにより所要形状に
形成されている。１７はシリコン酸化膜のサイドウオー
ルであり、ゲート電極６の端面に対し自己整合的に形成
されている。Ｎ＋ソース領域４を貫通してＰウェル３に
達する断面内形の溝９は、シリコン窒化膜１６およびサ
イドウオール１７をマスクとした異方性エツチングによ
り穿設されている。
６図中、１６はシリコン窒化膜（８１３Ｎ４）であり、
多結晶シリコンからなるゲート電極６は、このシリコン
窒化膜１６をマスクとしたエツチングにより所要形状に
形成されている。１７はシリコン酸化膜のサイドウオー
ルであり、ゲート電極６の端面に対し自己整合的に形成
されている。Ｎ＋ソース領域４を貫通してＰウェル３に
達する断面内形の溝９は、シリコン窒化膜１６およびサ
イドウオール１７をマスクとした異方性エツチングによ
り穿設されている。
そして、溝９内にタングステン１８が埋込まれ、ＡＩ膜
で形成されたソース電極１３は、この埋込みタングステ
ン１８を介してＮ＋ソース領域４およびＰウェル３に共
通に接続されている。
で形成されたソース電極１３は、この埋込みタングステ
ン１８を介してＮ＋ソース領域４およびＰウェル３に共
通に接続されている。
次いで、製造工程の一例を第７因の（ａ）〜（ｑ）を用
いて説明することにより、その構成をさらに詳述する。
いて説明することにより、その構成をさらに詳述する。
（ａ）Ｎ形べｉス層２の表面に、熱酸化によりゲート酸
化膜５となるシリコン酸化膜を所要の厚さに形成し、こ
のシリコン酸化膜上に堆積した多結晶シリコンを、シリ
コン窒化膜１６をマスクにしてエツチングし、ゲート電
極６を形成する。
化膜５となるシリコン酸化膜を所要の厚さに形成し、こ
のシリコン酸化膜上に堆積した多結晶シリコンを、シリ
コン窒化膜１６をマスクにしてエツチングし、ゲート電
極６を形成する。
（ｂ）ゲート電極６をマスクとした２重拡散によりＰウ
ェル３およびＮ＋ソース領域４を形成する。
ェル３およびＮ＋ソース領域４を形成する。
（Ｃ）第８図の（ａ）〜（Ｃ）に示すように、全面にＣ
ＶＤ法によりシリコン酸化膜を堆積したのち、反応性イ
オンエツチングを用いた異方性エツチング法により、そ
のシリコン酸化膜を全面エツチングしてゲート電極６の
側部にサイドウオール１７を形成する。ゲート電極６を
構成する多結晶シリコンの厚さを０．４〜０．５μｍ、
ＣＶＤ法により堆積するシリコン酸化膜の厚さを０．６
〜０．７μｍとすると、サイドウオール１７の横方向長
さは０．５μｍ程度となって、ゲート電極６の端面に対
し自己整合的に形成される。
ＶＤ法によりシリコン酸化膜を堆積したのち、反応性イ
オンエツチングを用いた異方性エツチング法により、そ
のシリコン酸化膜を全面エツチングしてゲート電極６の
側部にサイドウオール１７を形成する。ゲート電極６を
構成する多結晶シリコンの厚さを０．４〜０．５μｍ、
ＣＶＤ法により堆積するシリコン酸化膜の厚さを０．６
〜０．７μｍとすると、サイドウオール１７の横方向長
さは０．５μｍ程度となって、ゲート電極６の端面に対
し自己整合的に形成される。
（ｄ）ゲート電極６上のシリコン窒化膜１６とシリコン
酸化膜のサイドウオール１７をマスクとした異方性エツ
チングによりＮ１ソース領域４を貫通してＰウェル３に
達する溝９を穿設する。
酸化膜のサイドウオール１７をマスクとした異方性エツ
チングによりＮ１ソース領域４を貫通してＰウェル３に
達する溝９を穿設する。
（ｅ）溝９の下地であるシリコンに対し、ハロゲン化タ
ングステンの還元反応によりタングステンを選択的に成
長させ、埋込みタングステン１８を形成する。
ングステンの還元反応によりタングステンを選択的に成
長させ、埋込みタングステン１８を形成する。
（ｆ ＞ＣＶＤ法により中間絶縁膜７となるＰＳＧを全
面に堆積し、フォトリソグラフィ法によりコンタクト孔
１９を開孔する。ＰＳＧによる中間絶縁膜７は、その下
地の絶縁層がゲート電極６の上部端面２１の部分で薄く
なり、ゲート・ソース間耐圧が低下するのを防止するた
めに行なわれる。
面に堆積し、フォトリソグラフィ法によりコンタクト孔
１９を開孔する。ＰＳＧによる中間絶縁膜７は、その下
地の絶縁層がゲート電極６の上部端面２１の部分で薄く
なり、ゲート・ソース間耐圧が低下するのを防止するた
めに行なわれる。
（Ｑ）Ａｌ膜を蒸着したのち、そのバターニングを行な
って、埋込みタングステン１８にコンタクトするソース
電極１３を形成する。
って、埋込みタングステン１８にコンタクトするソース
電極１３を形成する。
次いで、第９図の（ａ）、（ｂ）を用いて上述のように
構成された縦形ＭＯ８ＦＥＴの作用を説明する。
構成された縦形ＭＯ８ＦＥＴの作用を説明する。
Ｎ＋ンソー領域４形成のためのＮ＋拡散の際に、Ｐウェ
ル３のコンタクト部を表面に残すためのフォトリソグラ
フィ工程が省略されることは、前記第１実施例の場合と
同様である。
ル３のコンタクト部を表面に残すためのフォトリソグラ
フィ工程が省略されることは、前記第１実施例の場合と
同様である。
そして、この実施例では、溝９穿設のためのマスクが、
ゲート電極６の端面に対して自己整合的に形成されたシ
リコン酸化膜のサイドウオール１７とゲート電極６上の
シリコン窒化膜１６とをマスクとした異方性エツチング
により行なわれる。
ゲート電極６の端面に対して自己整合的に形成されたシ
リコン酸化膜のサイドウオール１７とゲート電極６上の
シリコン窒化膜１６とをマスクとした異方性エツチング
により行なわれる。
したがって溝９穿設のためのマスクを形成するフォトリ
ソグラフィ工程も省略されるので、このためのマスク合
わせ余裕分が不要となり、ソース領域４のコンタクト面
とゲート電極６の端面間の距離を短縮することができて
セルサイズが一層縮小され、セル密度が一層高められる
。第９図の（ａ）、（ｂ）は、このセルサイズの縮小効
果を示したもので、第９図（ａ）に示すこの実施例のも
のは、隣り合うゲート電極６同士閤の距ｌ！ｔＬ１、即
ちコンタクト領域の幅は例えば６μｍ程度になるのに対
し第９図（ｂ）に示す比較例のものにおけるこれに対応
した距離Ｌ４は９μｍ程度であり、この実施例のものは
セルサイズが大幅に縮小されている。因みに、第９図（
ａ）中のＬ２−５ｔ１ｍ、Ｌ３−３μｍ程度であるのに
対し、第９図（ｂ）中の１５−６１１１５−６ｌ１μｍ
程度である。なお、第９図（ｂ）中の２２は寄生ＮＰＮ
）−ランジスタを示している。
ソグラフィ工程も省略されるので、このためのマスク合
わせ余裕分が不要となり、ソース領域４のコンタクト面
とゲート電極６の端面間の距離を短縮することができて
セルサイズが一層縮小され、セル密度が一層高められる
。第９図の（ａ）、（ｂ）は、このセルサイズの縮小効
果を示したもので、第９図（ａ）に示すこの実施例のも
のは、隣り合うゲート電極６同士閤の距ｌ！ｔＬ１、即
ちコンタクト領域の幅は例えば６μｍ程度になるのに対
し第９図（ｂ）に示す比較例のものにおけるこれに対応
した距離Ｌ４は９μｍ程度であり、この実施例のものは
セルサイズが大幅に縮小されている。因みに、第９図（
ａ）中のＬ２−５ｔ１ｍ、Ｌ３−３μｍ程度であるのに
対し、第９図（ｂ）中の１５−６１１１５−６ｌ１μｍ
程度である。なお、第９図（ｂ）中の２２は寄生ＮＰＮ
）−ランジスタを示している。
また、この実施例では接触面積が比較的小さくなるＮ＋
ソース領域４に対しても高融点金属であるタングステン
１８を接触させ、トンネル効果によってオーミック接触
としている。
ソース領域４に対しても高融点金属であるタングステン
１８を接触させ、トンネル効果によってオーミック接触
としている。
而して、セルサイズの一層の縮小によるセル密度の向上
と、ソース電極１３とＮ１ソース領域４およびＰウェル
３とのコンタクト抵抗の低下によりオン抵抗が一層低減
されている。
と、ソース電極１３とＮ１ソース領域４およびＰウェル
３とのコンタクト抵抗の低下によりオン抵抗が一層低減
されている。
さらに、この実施例では、ゲート電極６の下方に入り込
んでいるＰウェル３の端部からＮ＋ソース領域４のコン
タクト面（実質的に埋込み電極の位置）までの距離が前
述のように短縮されているため、寄生ＮＰＮバイポーラ
トランジスタ２２のベース抵抗が一層小さくなり、２次
降伏耐量が一層高められる。
んでいるＰウェル３の端部からＮ＋ソース領域４のコン
タクト面（実質的に埋込み電極の位置）までの距離が前
述のように短縮されているため、寄生ＮＰＮバイポーラ
トランジスタ２２のベース抵抗が一層小さくなり、２次
降伏耐量が一層高められる。
なお、上述の各実施例ではＮチャネルの縦形ＭＯ８ＦＥ
Ｔについて説明したが、Ｐチャネルのものにも適用でき
る。また、縦形ＭＯ８ＦＥＴを構成要素とする半導体装
置、例えば電導度変調形Ｍ０８ＦＥＴにも適用できる。
Ｔについて説明したが、Ｐチャネルのものにも適用でき
る。また、縦形ＭＯ８ＦＥＴを構成要素とする半導体装
置、例えば電導度変調形Ｍ０８ＦＥＴにも適用できる。
さらに、少なくともＰウェルに接触させる高融点金属と
しては、タングステン（Ｗ）の他にモリブデン（ＭＯ）
等も適用することができ、またこのような高融点金属と
シリコンとの化合物であるシリサイドを適用することも
できる。
しては、タングステン（Ｗ）の他にモリブデン（ＭＯ）
等も適用することができ、またこのような高融点金属と
シリコンとの化合物であるシリサイドを適用することも
できる。
［発明の効果］
以上説明したように、この発明によれば、ソース電極と
ソース領域およびウェルとのコンタクト部に、ソース領
域を貫通してウェルに達する溝を穿設したので、ソース
領域形成のための第１導電形不純物の拡散ｐ際に、ウェ
ルのコンタクト部を表面に残すためのフォトリソグラフ
ィ工程が省略されてセル密度を高めることができる。ま
た、少なくとも第２導電形のウェルに対しては高融点金
属をコンタクトさせてオーミック接触となるようにした
ので、接触面積の小さくなる第１導電形のソース領域に
対しては、ウェル側と同様の高融点金属または接触電位
差の小さくなる材質を選択してコンタクト部を構成する
ことができてソース電極とソース領域およびウェルとの
コンタクト抵抗を低下させることができる。したがって
前述のセル密度が高められることとも相まってオン抵抗
を低減させることができるという利点がある。
ソース領域およびウェルとのコンタクト部に、ソース領
域を貫通してウェルに達する溝を穿設したので、ソース
領域形成のための第１導電形不純物の拡散ｐ際に、ウェ
ルのコンタクト部を表面に残すためのフォトリソグラフ
ィ工程が省略されてセル密度を高めることができる。ま
た、少なくとも第２導電形のウェルに対しては高融点金
属をコンタクトさせてオーミック接触となるようにした
ので、接触面積の小さくなる第１導電形のソース領域に
対しては、ウェル側と同様の高融点金属または接触電位
差の小さくなる材質を選択してコンタクト部を構成する
ことができてソース電極とソース領域およびウェルとの
コンタクト抵抗を低下させることができる。したがって
前述のセル密度が高められることとも相まってオン抵抗
を低減させることができるという利点がある。
第１図ないし第４図はこの発明に係る縦形ＭＯ８ＦＥＴ
の第１実施例を示すもので、第１図は縦断面図、第２図
は製造工程の一例を示す工程図、第３図は同上製造工程
における溝内への多結晶シリコンの埋込み工程例を示す
工程図、第４図は作用を説明づ°るためのものでＮ彫型
結晶シリコンとＮ形多結晶シリコンとの接触電位差等を
示す図、第５図はこの発明の第２実施例の製造工程例を
示づ′工程図、第６図′ないし第９図はこの発明の第３
実施例を示すもので、第６図は縦断面図、第７図は製造
工程の一例を示す工程図、第８図は同上製造工程におけ
るサイドウオールシリコン酸化膜の形成工程例を示す工
程図、第９図はセルサイズの寸法縮小効果を比較例とと
もに示す図、第１０図は縦形ＭＯ８ＦＥＴの第１の従来
例を示す工程図、第１１図は第２の従来例を示す断面図
である。 １：Ｎ＋基板、 ２：Ｎ形ペース層（第１導電形層）、 ３：ウェル、 ３ａ：チャネル、４：Ｎ＋ソース
領域、 ５：ゲート酸化膜（ゲート絶縁膜）、 ６：ゲート電極、 ７二中間絶縁膜、９：溝、 １１．１８：タングステン（高融点金属、）、１２．１
５：Ｎ＋多結晶シリコン、 １３：ソース電極。 代即人 弁理士 三 好 保 男第２図（ａ） 第２図（ｂ） 第２図（Ｃ） 第２図（ｄ） 第２図（ｅ） 第８図（ａ） 菓３図（１）） 等３ｒｇＪ（Ｃ） 第６図 １ｄ ４９図（ａ） 嬉９図（ｂ） 嘉１０図（ｄ）
の第１実施例を示すもので、第１図は縦断面図、第２図
は製造工程の一例を示す工程図、第３図は同上製造工程
における溝内への多結晶シリコンの埋込み工程例を示す
工程図、第４図は作用を説明づ°るためのものでＮ彫型
結晶シリコンとＮ形多結晶シリコンとの接触電位差等を
示す図、第５図はこの発明の第２実施例の製造工程例を
示づ′工程図、第６図′ないし第９図はこの発明の第３
実施例を示すもので、第６図は縦断面図、第７図は製造
工程の一例を示す工程図、第８図は同上製造工程におけ
るサイドウオールシリコン酸化膜の形成工程例を示す工
程図、第９図はセルサイズの寸法縮小効果を比較例とと
もに示す図、第１０図は縦形ＭＯ８ＦＥＴの第１の従来
例を示す工程図、第１１図は第２の従来例を示す断面図
である。 １：Ｎ＋基板、 ２：Ｎ形ペース層（第１導電形層）、 ３：ウェル、 ３ａ：チャネル、４：Ｎ＋ソース
領域、 ５：ゲート酸化膜（ゲート絶縁膜）、 ６：ゲート電極、 ７二中間絶縁膜、９：溝、 １１．１８：タングステン（高融点金属、）、１２．１
５：Ｎ＋多結晶シリコン、 １３：ソース電極。 代即人 弁理士 三 好 保 男第２図（ａ） 第２図（ｂ） 第２図（Ｃ） 第２図（ｄ） 第２図（ｅ） 第８図（ａ） 菓３図（１）） 等３ｒｇＪ（Ｃ） 第６図 １ｄ ４９図（ａ） 嬉９図（ｂ） 嘉１０図（ｄ）
Claims (1)
- 【特許請求の範囲】 ドレインとして作用する第１導電形層と、 該第１導電形層内に形成された第２導電形のウェルと、 該ウェル内に形成された第１導電形のソース領域と、 該ソース領域と前記第１導電形層との間の前記ウェル上
にゲート絶縁膜を介して設けられ当該ウェルにチャネル
を誘起させるゲート電極と、前記ソース領域を貫通して
前記ウェルに達する溝が穿設され少なくとも前記ウェル
に対しては前記溝内に形成された高融点金属からなるコ
ンタクト部を介して当該ウェルおよび前記ソース領域に
接続されたソース電極と を有することを特徴とする縦形ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251448A JPH0194672A (ja) | 1987-10-07 | 1987-10-07 | 縦形ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251448A JPH0194672A (ja) | 1987-10-07 | 1987-10-07 | 縦形ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194672A true JPH0194672A (ja) | 1989-04-13 |
Family
ID=17222977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62251448A Pending JPH0194672A (ja) | 1987-10-07 | 1987-10-07 | 縦形ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194672A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322723A (ja) * | 2004-05-07 | 2005-11-17 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006509355A (ja) * | 2002-12-10 | 2006-03-16 | アーベーベー・シュバイツ・アーゲー | 絶縁されたゲート半導体装置及びその製造方法 |
| WO2010116575A1 (ja) * | 2009-03-30 | 2010-10-14 | 株式会社 東芝 | 半導体装置および半導体装置の製造方法 |
| JP2012114321A (ja) * | 2010-11-26 | 2012-06-14 | Mitsubishi Electric Corp | 半導体装置 |
| US8754422B2 (en) | 2009-10-23 | 2014-06-17 | Panasonic Corporation | Semiconductor device and process for production thereof |
| JP2014241426A (ja) * | 2008-12-25 | 2014-12-25 | ローム株式会社 | 半導体装置 |
| US9293575B2 (en) | 2008-12-25 | 2016-03-22 | Rohm Co., Ltd. | Semiconductor device |
| US9362370B2 (en) | 2012-10-30 | 2016-06-07 | Panasonic Intellectual Property Management Co., Ltd. | Silicon carbide semiconductor device having nitrogen-containing silicon alloy for ohmic contact to P-type impurity region |
| US9406757B2 (en) | 2008-12-25 | 2016-08-02 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| CN106531787A (zh) * | 2015-09-14 | 2017-03-22 | 株式会社东芝 | 半导体装置及其制造方法 |
-
1987
- 1987-10-07 JP JP62251448A patent/JPH0194672A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US11804545B2 (en) | 2008-12-25 | 2023-10-31 | Rohm Co., Ltd. | Semiconductor device |
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| USRE48072E1 (en) | 2008-12-25 | 2020-06-30 | Rohm Co., Ltd. | Semiconductor device |
| USRE48289E1 (en) | 2008-12-25 | 2020-10-27 | Rohm Co., Ltd. | Semiconductor device |
| US9837531B2 (en) | 2008-12-25 | 2017-12-05 | Rohm Co., Ltd. | Semiconductor device |
| US10693001B2 (en) | 2008-12-25 | 2020-06-23 | Rohm Co., Ltd. | Semiconductor device |
| WO2010116575A1 (ja) * | 2009-03-30 | 2010-10-14 | 株式会社 東芝 | 半導体装置および半導体装置の製造方法 |
| US8987812B2 (en) | 2009-03-30 | 2015-03-24 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor device manufacturing method |
| US9437682B2 (en) | 2009-03-30 | 2016-09-06 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor device manufacturing method |
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| CN106531787A (zh) * | 2015-09-14 | 2017-03-22 | 株式会社东芝 | 半导体装置及其制造方法 |
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