JPH0997912A

JPH0997912A - 半導体ダイオード

Info

Publication number: JPH0997912A
Application number: JP21419396A
Authority: JP
Inventors: Fumihiko Sugawara; 文彦菅原; Hideo Yamaguchi; 日出男山口; Yasuo Hasegawa; 泰男長谷川
Original assignee: Origin Electric Co Ltd
Current assignee: Origin Electric Co Ltd
Priority date: 1995-07-27
Filing date: 1996-07-25
Publication date: 1997-04-08
Anticipated expiration: 2016-07-25
Also published as: JP3673334B2

Abstract

(57)【要約】【目的】順方向電圧降下の小さいＭＯＳＦＥＴ構造を用
いた２端子形の高速動作可能な半導体ダイオードを得る
こと。【構成】本発明による半導体装置は、半導体領域Ｎ_D ⁺
と半導体領域Ｎ_Sとの間の半導体領域Ｐ_Bの表面上に形
成するしきい値電圧を低減化させたＭＯＳゲート構造を
有し、かつ半導体領域Ｐ_Bと半導体領域Ｎ_D ⁺の短絡構
造を持たない半導体領域Ｎ_D ⁺及び半導体領域Ｎ_S ⁺間
の縦型ＭＯＳＦＥＴ構造と、一方の電極となる半導体領
域Ｎ_S ⁺の第１の電極Ｋ、及びＭＯＳゲート電極Ｇと半
導体領域Ｎ_D ⁺とを短絡した一体構造の他方の電極Ａの
２端子から構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、小さな順方向電圧降
下をもち、スイッチング動作の速い半導体ダイオードに
関するものであり、特にＭＯＳＦＥＴ構造を用い、自己
バイアスにより２端子動作を可能にしたものである。

【従来の技術】

【０００２】ＶＬＳＩ回路の動作電圧低減化が進む状
況において、スイッチング電源などに使用される出力ダ
イオードの順方向電圧降下をより小さくし、低損失化を
図ろうとする要求が生じている。現状においては、この
要求を満たすダイオードとして、ショットキーバリヤダ
イオード、あるいはＭＯＳＦＥＴを用いた同期形整流ダ
イオードが挙げられる。

【発明が解決しようとする課題】

【０００３】しかしながら、ショットキバリヤダイオ
ードにおいては、順方向電圧降下の低減化のために電位
障壁を小さくすると、逆方向リーク電流が増加し、また
電位障壁の大きさは金属材料で決定されてしまうという
問題がある。

【０００４】また、ＭＯＳＦＥＴを用いて３端子動作
によりダイオード化を図った同期形整流ダイオードは、
ショットキバリヤダイオードに比べて、オン電圧がかな
り小さくできるが、整流のための同期用制御ゲート信号
が必要となり、ゲート回路の損失が増大するという問題
がある。

【０００５】

【発明の目的】したがって本発明は、ゲート信号を必
要とせずに、自己バイアスによりＭＯＳＦＥＴ構造を導
通させて、２端子動作が可能であり、かつ順方向電圧降
下の小さなＭＯＳ型のダイオードを提供することを目的
とする。

【０００６】

【問題を解決するための手段】前記課題を解決するた
め、本発明の請求項１にかかる発明においては、ＭＯＳ
ゲートに自己バイアスが印加されるように、以下の手段
を用いている。従来のパワーＭＯＳＦＥＴ構造に採用さ
れている半導体領域Ｂと半導体領域Ｄの短絡構造を用い
ずに、第２の電極Ｅ₂とＭＯＳゲートＧの短絡電極を採
用している。また、低オン電圧化を達成するために、Ｍ
ＯＳゲートのしきい値電圧を低減化している。

【０００７】前記課題を解決するため、請求項２にか
かる発明においては、請求項１の発明の構造に加えて、
金属半導体合金層Ｆと半導体領域Ｓ₂により形成される
ショットキバリヤ領域Ｍ_Sを並列接続となるよう構成し
ており、請求項１の素子のオン電圧が増大した際に、シ
ョットキバリヤダイオードが導通して、低オン電圧を維
持する。

【０００８】さらに、前記課題を解決するため、請求
項３にかかる発明は、請求項２の発明の構造のショット
キバリヤ領域に代えて、ＰＮ接合となる接合Ｊ₄を並列
接続となるよう構成しており、半導体領域Ｓ₂に少数キ
ャリヤを注入し、大電流下でも低オン電圧を実現できる
ようにしている。

【０００９】前記請求項１ないし請求項３の発明に関
しては、通常の２重拡散構造のＭＯＳＦＥＴのダイオー
ド化を図ったものであるが、請求項４の発明は、通常の
横型ＭＯＳＦＥＴ構造のダイオード化に関するものであ
る。

【００１０】さらに、請求項５の発明では、第２の電
極Ｅ₂およびゲート電極Ｇを同一金属で一体化構造にし
ている。

【００１１】さらに、ダイオードの低オン電圧化を実
現するために、請求項６ないし請求項９の発明は、請求
項１ないし請求項４の発明にかかる半導体ダイオードの
更なる低オン電圧化を実現するため、ＭＯＳゲートのし
きい値電圧の低減化を図ったものである。以下に、請求
項６ないし請求項９の発明における低オン電圧化手段に
ついて述べる。

【００１２】請求項６の発明では、ＭＯＳゲート構造
のゲート酸化膜内に固定電荷を導入することにより、し
きい値電圧が低下する効果を用いている。

【００１３】また、請求項７の発明では、シリコン
（Ｓｉ）結晶面の（１１１）面上にＭＯＳゲートを形成
することで、界面準位が増大することにより、しきい値
電圧が低下する効果を用いている。

【００１４】さらに、請求項８の発明では、ＭＯＳゲ
ートのゲート電極材料としてポリシリコンを用い、ポリ
シリコン内の不純物密度を増大させて、ポリシリコンゲ
ートと半導体との仕事関数差を大きくすることにより、
しきい値電圧が低下する効果を用いている。

【００１５】また、請求項９の発明では、ＭＯＳゲー
トのゲート電極材料として金属を用いる場合であり、請
求項８と同様に、金属と半導体との仕事関数差が大きく
なるような金属材料を用いることにより、しきい値電圧
が低下する効果を利用している。

【００１６】請求項６ないし請求項９の発明を、請求
項１ないし請求項４の発明のＭＯＳ形ダイオードに応用
することにより、更なる低オン電圧化が実現できる。

【００１７】

【発明の特徴および動作原理】以下に、各請求項にか
かる発明の詳細な特徴と動作について説明する。（請求項１にかかる発明の特徴および動作原理）請求項
１の特徴点は、図１に示すように、従来のパワーＭＯＳ
ＦＥＴ構造に採用されている半導体領域Ｂと半導体領域
Ｄの短絡構造を用いないで、第２の電極Ｅ₂とＭＯＳゲ
ート電極Ｇを短絡している点にある。また、ＭＯＳゲー
トのしきい値電圧を低減している点も特徴である。

【００１８】次に、この半導体素子の動作原理につい
て説明する。図１において、第１の電極Ｅ₁および第２
の電極Ｅ₂間に加える電圧が、接合Ｊ₃を逆バイアスす
る極性である場合を考察する。この状態においては、半
導体領域Ｂと半導体領域Ｄは短絡していないので、印加
電圧のほとんどは、これらの領域のつくる接合Ｊ₃の逆
バイアス電圧として費やされる。したがって、この接合
Ｊ₃と並列接続構成にあるＭＯＳゲート電極Ｇとゲート
直下の半導体領域Ｂ表面間にも、電圧が印加されること
になる。この印加電圧が小さな間は、ＭＯＳゲート直下
の半導体領域Ｂは空乏化しているが、印加電圧がＭＯＳ
ゲートのしきい値電圧以上になると、ゲート直下の半導
体領域Ｂ表面に反転層が形成される。その結果、半導体
領域Ｓ₁の多数キャリヤがＳ₂を通過し、上記反転層を
経由して、逆バイアスの接合Ｊ₃に排出され、導通状態
となる。この請求項における半導体素子においては、Ｍ
ＯＳゲートのしきい値電圧を低減化させることにより、
かなり小さなオン電圧で導通状態にすることができる。

【００１９】なお、しきい値電圧の低減化手段として
は、ゲート酸化膜を薄く形成したり、また、酸化膜半導
体界面の不純物密度を低下させる方法がある。さらに、
酸化膜半導体界面に半導体領域Ｂと逆の伝導形のイオン
を注入しても良い。このイオン注入は、しきい値電圧の
調整のために、一般的に行われるものであり、酸化膜半
導体界面に注入イオンのピーク密度が生じるようにして
いる。

【００２０】次に、上述の極性とは反対方向の電圧を
印加した場合の動作について考察する。この場合におい
ては、印加電圧のほとんどは、接合Ｊ₂の逆バイアス電
圧として費やされることになり、接合Ｊ₃は順バイアス
接合でほんのわずかな電圧しか印加されないことにな
る。その結果、接合Ｊ₃と並列接続構成にあるＭＯＳゲ
ートとゲート直下の半導体領域Ｂ間にも、電圧はあまり
印加されないので、ＭＯＳゲート直下の半導体領域Ｂ表
面には、電気的な変化が生じないことになる。したがっ
て、この極性の場合は、逆バイアスの接合Ｊ₂で印加電
圧が費やされるだけで、非導通状態となる。

【００２１】以上のように、請求項１の発明の素子に
おいては、第１の電極Ｅ₁と第２の電極Ｅ₂の端子間に
整流作用を有することになる。しかも、従来の同期整流
とは異なり、自己バイアスがＭＯＳゲートに加わるよう
にしているので、ゲート信号が不要となり、２端子動作
が可能となる。さらに、しきい値電圧の低減化により、
低オン電圧特性が期待でき、多数キャリヤデバイスであ
るので、高速スイッチングも達成できる。

【００２２】（請求項２にかかる発明の特徴および動作
原理）請求項２にかかる発明の特徴点は、図２に示すよ
うに、請求項１の構造に加えて、金属半導体合金層Ｆと
半導体領域Ｓ₂より形成されるショットキバリヤ領域Ｍ
_Sが並列接続となるように構成し、かつＭＯＳゲート構
造を半導体領域Ｄと金属半導体合金層Ｆに及ぶように形
成している点にある。さらに、しきい値電圧の低減化を
行った上で、請求項１と同様に、第２の電極Ｅ₂、第３
の電極Ｅ₃およびＭＯＳゲート電極Ｇを短絡してあり、
２端子動作を可能にしている。次に、この半導体素子の
動作原理について説明する。

【００２３】図２において、請求項１の発明にかかる
素子と同様に、第１の電極Ｅ₁および第２の電極Ｅ₂間
に加える電圧の極性が、接合Ｊ₃が逆バイアス電圧とな
る場合を考察する。この場合は、前述の通り、順方向導
通状態となり、ショットキバリヤ領域Ｍ_Sも順方向とな
る。印加電圧をゲート直下の半導体領域Ｂ表面に反転層
が形成されぐらいまで増加させると、半導体領域Ｓ₁の
多数キャリヤがＳ₂を通過して、反転層を経由し、逆バ
イアス接合Ｊ₃に排出され、電流が導通していく。この
状態においては、ＭＯＳゲート直下の半導体領域Ｓ₂表
面には蓄積層が形成されており、ＭＯＳゲート直下のシ
ョットキバリヤ領域Ｍ_Sにおいても、蓄積層の存在によ
り、トンネル効果などにより、リーク的に多少の電流が
流れることになる。さらに印加電圧を大きくすると、Ｍ
ＯＳゲート直下以外のショットキバリヤも導通するよう
になり、導通領域が拡大するのでオン抵抗を小さいまま
に維持することができる。

【００２４】上記の電圧極性と逆向きの電圧を印加し
た場合は、請求項１の発明と同様に、ＭＯＳゲート直下
の半導体領域Ｂ表面には、電気的な変化が生じることは
なく、かつショットキバリヤも逆方向動作となり、非導
通状態となる。また、半導体領域Ｓ₂表面上のＭＯＳゲ
ートは、フィールドプレート構造も兼ねるので、ショッ
トキバリヤの接合端の電界を緩和し、耐圧を増大させる
ように働く。

【００２５】以上のように、請求項２の発明の素子に
おいても、第１の電極Ｅ₁と第２の電極Ｅ₂の端子間に
整流作用を有することになり、自己バイアスがＭＯＳゲ
ートに加わるようにしているので、２端子動作が可能と
なる。さらに、しきい値電圧の低減化により、低オン電
圧特性が期待でき、多数キャリヤデバイスであるので、
高速スイッチングも達成できる。

【００２６】（請求項３にかかる発明の特徴および動作
原理）請求項３の特徴点は、図３に示すように、請求項
２の発明におけるショットキバリヤ領域Ｍ_Sに代えて、
通常のＰＮ接合となる接合Ｊ₄を並列接続となるように
形成した点にある。さらに、前記の請求項１および２の
発明と同様に、第２の電極Ｅ₂、第３の電極Ｅ₃および
ＭＯＳゲート電極Ｇを短絡してある点も特徴となり、２
端子動作を可能にしている。次に、この半導体素子の動
作原理について説明する。

【００２７】図３において、請求項１の発明の場合と
同様に、第１の電極Ｅ₁および第２の電極Ｅ₂間に加え
る電圧が、接合Ｊ₃を逆バイアスする極性である場合を
考察する。この場合は前述の通り順方向導通状態とな
り、半導体領域Ｉと半導体領域Ｓ₂により形成される接
合Ｊ₄も順方向となる。印加電圧が接合Ｊ₄の導通開始
電圧よりも小さい場合の素子の挙動に関しては、図１の
構造の素子とまったく同様となり、導通電流は主にＭＯ
Ｓゲート直下の半導体領域Ｂの表面に形成される反転層
を通過し、これに半導体領域Ｓ₂の表面における蓄積層
と半導体領域Ｉとで形成される接合によるトンネル電流
が加わる。

【００２８】印加電圧が接合Ｊ₄の導通開始電圧以上
になると、この接合Ｊ₄より少数キャリヤが領域Ｓ₂に
注入されて、この半導体領域Ｓ₂に導電率変調効果を生
じさせ、通常のＰＮ接合の順方向電圧程度で動作する。
さらに、接合Ｊ₄より注入された少数キャリヤは、半導
体領域Ｂにも到達しこの半導体領域に蓄積するので、半
導体領域Ｂと半導体領域Ｓ₂の作る接合Ｊ₂を順バイア
ス化させるように働く。したがって、この作用は、半導
体領域Ｓ₂の多数キャリヤを領域Ｂへ注入させ、かつ領
域Ｄに到達させるように働くので、それぞれエミッタを
半導体領域Ｓ₂、ベースを半導体領域Ｂ、コレクタを半
導体領域Ｄとする寄生バイポーラトランジスタを動作さ
せることになり、より導通領域が拡大し、大電流下にお
いても低オン抵抗特性が期待できる。

【００２９】しかしながら、上記の動作においては、
接合Ｊ₄から少数キャリヤが注入されるので、順方向か
ら逆方向にスイッチングする場合の逆回復時間の増大が
懸念される。請求項３の発明においては、この効果を抑
制する目的で、ＭＯＳゲート構造を接合Ｊ₄を形成する
半導体領域Ｉまで及ぶように形成し、逆回復状態のデバ
イスに逆電圧が印加される状態において、ＭＯＳゲート
直下の半導体領域Ｓ₂に反転層が形成されるようにして
いる。この作用により、逆回復状態で順方向状態に注入
されて半導体領域Ｂに蓄積しているキャリヤを、ＭＯＳ
ゲート直下の半導体領域Ｓ₂の反転層を経由させて半導
体領域Ｉから引き出すことで、逆回復時間の増大を抑制
している。

【００３０】さらに、本発明のダイオードに逆電圧が
印加された場合、ＭＯＳゲート直下の半導体領域Ｓ₂に
形成される反転層は、半導体領域Ｄと半導体領域Ｂ間を
短絡するように動作するので、前述の寄生バイポーラト
ランジスタの逆方向リーク電流を減少させる効果をも
つ。したがって、本発明によれば、逆方向リーク電流の
小さな半導体ダイオードを提供できる。

【００３１】以上のように、請求項３の発明において
は、請求項１と同様に、２端子動作が可能であり、さら
に少数キャリヤ注入により、大電流下において低オン抵
抗化を図ったものである。

【００３２】（請求項４にかかる発明の特徴及び原理）
請求項１ないし請求項３の発明は、いずれも通常の２重
拡散構造のＭＯＳＦＥＴのダイオード化を図ったもので
あるが、請求項４の発明は、通常の横型ＭＯＳＦＥＴ構
造のダイオード化に関するものである。この動作に関し
ては、請求項１の発明とまったく同様な原理となる。

【００３３】（請求項５にかかる発明の特徴及び原理）
請求項１ないし請求項４における発明のダイオードの動
作においては、請求項５の発明により、第２の電極Ｅ₂
及びゲート電極Ｇを同一金属で一体化構造とすることが
可能であり、製作の容易さとデバイスの集積化密度の向
上が実現できる。

【００３４】次に請求項６ないし請求項９にかかる発
明の特徴及び原理について述べるが、これらの手段はそ
れぞれ異なるが目的は同じであり、ＭＯＳゲートのしき
い電圧の低減化にある。

【００３５】（請求項６にかかる発明の特徴及び原理）
請求項６の発明は、ＭＯＳゲートのしきい値電圧を低減
化させるために、ゲート酸化膜内に固定電荷の導入を行
うものである。この作用により、ゲート直下の半導体領
域にはキャリヤが誘起されて、反転層が容易に形成し、
しきい値電圧の低減化が図れる。一般的に採用されてい
るイオン注入によるしきい値電圧の調整方法は、酸化膜
半導体界面のドーピングを変化させて行うものであり、
注入イオンのピーク密度が酸化膜半導体界面に生じるよ
うにしている。したがって、酸化膜を通して、半導体界
面まで達するように深く、かつ比較的高いドーズ量のイ
オンが注入されるため、ゲート酸化膜の損傷が大きくな
る問題がある。

【００３６】本発明によるゲート酸化膜内への固定電
荷の導入は、同様にイオン注入法を用いるが、ゲート酸
化膜内に主として固定電荷を形成して、しきい値電圧を
低減化するものであり、浅くかつ低ドーズ量のイオン注
入を行うものである。したがって、酸化膜半導体界面へ
のドーピングはほとんどなく、酸化膜の損傷が抑制でき
る。また、本発明によるゲート酸化膜内の固定電荷の導
入によるしきい値電圧の電圧シフト分は、酸化膜内の固
定電荷量にほぼ比例するので、しきい値電圧の制御が容
易となる。

【００３７】（請求項７にかかる発明の特徴及び原
理）請求項７の発明は、請求項６の発明の目的と同様
に、ＭＯＳゲートのしきい値電圧を低減化にあり、その
手段としてＭＯＳゲート構造をシリコン結晶面の（１１
１）面上に形成するものである。

【００３８】シリコンの（１００）面に比べて、（１
１１）面上においては、界面準位密度が１桁大きな１０
¹¹ｃｍ^-2程度になっており、この効果によりしきい値電
圧は低下する。

【００３９】（請求項８にかかる発明の特徴及び原
理）請求項８の発明の目的も同様であり、ＭＯＳゲート
のしきい値電圧の低減化にある。本請求項８はＭＯＳゲ
ート材料として、ポリシリコンゲートを用いる場合であ
り、その手段として、ポリシリコンゲート内の不純物密
度を増大させている。この作用により、ポリシリコンゲ
ートとＭＯＳゲート直下の半導体との仕事関数差が大き
くなり、結果的にしきい値電圧の低減化が図れる。

【００４０】本発明によるポリシリコンの高不純物密
度化は、プロセスの途中に行っても良いが、拡散プロセ
ス終了後にイオン注入と低温アニールにより、主として
ポリシリコン部分を再ドーピングする方法で行える。し
たがって、ポリシリコン部分のみにイオン注入が可能と
なり、ゲート酸化膜にはまったく損傷を与えない特徴を
もつ。さらに、拡散プロセス終了後にしきい値電圧の再
調整が簡易に行える特徴もある。

【００４１】（請求項９にかかる発明の特徴）請求項
９の発明の目的も同様に、ＭＯＳゲートのしきい値電圧
の低減化にある。本請求項９はＭＯＳゲート材料として
金属を用いる場合であり、その手段として、ＭＯＳゲー
トにおける金属と半導体との仕事関数差が大きくなるよ
うな金属材料を用いることにより、しきい値電圧の低減
化を図るものである。

【００４２】以上、請求項６ないし請求項９の発明を
請求項１ないし請求項５における発明のダイオードに適
用することにより、ダイオードを構成するＭＯＳゲート
のしきい値電圧が低減されて、更なる低オン電圧化が実
現できる。

【００４３】

【実施例】以下に、各請求項の発明についての具体的
な実施例について述べる。

【００４４】（請求項１の発明に対応する実施例）図４
は、ＭＯＳＦＥＴ構造を用いたダイオードをシリコンの
縦形構造で実現した請求項１の発明の一実施例を示す断
面構造図である。この図においては、図１における第１
の伝導形の半導体領域Ｓ₁，半導体領域Ｓ₂および半導
体領域Ｄが、それぞれＮ伝導形の半導体領域Ｎ_S ⁺、半
導体領域Ｎ_Sおよび半導体領域Ｎ_D ⁺に相当している。
また、図１における第２の伝導形の半導体領域である半
導体領域Ｂは、Ｐ伝導形の半導体領域Ｐ_Bに相当してい
る。なお、図１の第１の電極Ｅ₁は、図４のカソード電
極Ｋに相当しており、図１の第２の電極Ｅ₂およびＭＯ
Ｓゲート電極Ｇに関しては、図４において一体構造のア
ノード電極Ａとしている。ただし、図４の実施例におい
ては、セルフアラインプロセスを用いて実施した場合で
あり、アノード電極Ａとゲート酸化膜SiO₂の間に、ポリ
シリコン層Poly-Si が形成されている。

【００４５】次にこの実施例のＭＯＳＦＥＴ構造を用
いたダイオードの製作について説明する。本発明のデバ
イスにおいては、逆耐圧に応じて、製作に用いるシリコ
ン基板の不純物密度を選択する必要があるが、この実施
例においては、低耐圧で低オン抵抗を実現する場合の製
作を例にとり説明する。

【００４６】製作にあたっては、Ｎ／Ｎ⁺のエピタキ
シャル成長基板を用いる。この基板の抵抗率は、０．０
１５Ωｃｍ以下で、厚みは約５００μｍであり、エピタ
キシャル成長層に関しては、約０．５Ωｃｍ程度で、厚
みは約３μｍ程度である。

【００４７】製作プロセスは、先ずスチーム酸化によ
り、厚み１μｍのフィールド酸化膜を形成し、デバイス
の活性領域を形成するために、選択的にフォトリソグラ
フィ技術により熱酸化膜をエッチングする。続いて、ゲ
ート酸化膜形成のために、ドライ酸化により、膜厚約２
００Å程度のゲート酸化膜SiO₂を形成し、ＣＶＤにより
ポリシリコン層Poly-Si を膜厚約１μｍ程度形成する。

【００４８】次に、通常の縦形ＭＯＳＦＥＴと同様
に、ポリシリコンおよびゲート酸化膜を選択的に窓開け
し、セルフアラインプロセスにより、半導体領域Ｐ_Bお
よび半導体領域Ｎ_Dを形成する。この場合、半導体領域
Ｐ_Bの表面密度は約３×１０¹⁸／ｃｍ³、拡散深さは約
２μｍ程度であり、半導体領域Ｎ_Dの表面密度は約１０
²⁰／ｃｍ³、拡散深さは約１μｍ程度である。本実施例
のプロセスにおいては、ＭＯＳゲートのしきい値電圧を
低減する手段として、ゲート酸化膜を２００Å程度に比
較的薄く形成すると共に、酸化膜半導体界面の不純物密
度を１０¹⁷ｃｍ^-3程度に低下させている。また、一般的
に行われるイオン注入によるしきい値電圧の低減化手段
により、酸化膜半導体界面に領域Ｐ_Bとは逆伝導形のリ
ンイオンを注入する。さらにしきい値を低下させるため
には，ゲート酸化膜を１００Å程度に薄くし，かつ酸化
膜半導体界面の不純物密度を１０¹⁷ｃｍ^-3以下にするこ
とが望まれる。

【００４９】さらに、注入イオンを活性化し損傷を回
復させるため、９５０℃のアニール処理を行った上で、
両面に金属を蒸着し電極を形成することにより、図４に
示す請求項１の半導体ダイオードが実現する。

【００５０】次に、この半導体素子の動作について説
明する。図４において、カソード電極に対しアノード電
極に正電圧が印加された場合は、接合Ｊ₃が逆バイアス
電圧となり、この接合Ｊ₃と並列接続構成にあるＭＯＳ
ゲートにも実効的なゲート電圧が印加されることにな
る。この印加電圧が小さな間は、ＭＯＳゲート直下の半
導体領域Ｂは空乏化しているが、印加電圧がＭＯＳゲー
トのしきい値電圧以上になると、反転層が形成される。
その結果、半導体領域Ｎ_S ⁺の多数キャリヤが領域Ｎ_S
を通過し、上記反転層を経由して、逆バイアス接合Ｊ₃
から排出され、半導体領域Ｎ_Dに達して導通状態とな
る。この実施例の半導体素子においては、ＭＯＳゲート
Ｇのしきい値電圧を低減化させることにより、かなり小
さな電圧で導通状態にすることが可能となる。

【００５１】次に、上述の極性とは反対方向の電圧を
印加した場合は、印加電圧のほとんどは、接合Ｊ₂の逆
バイアス電圧として費やされることになり、接合Ｊ₃は
ほんのわずかな順バイアス電圧しか印加されないことに
なる。その結果、接合Ｊ₃と並列接続構成にあるＭＯＳ
ゲートには、電圧があまり印加されないので、ＭＯＳゲ
ート直下の半導体領域Ｂ表面には、電気的な変化を生じ
ないことになる。したがって、この極性の場合は、逆バ
イアスの接合Ｊ₂で印加電圧が費やされるだけであり、
この半導体ダイオードは非導通状態となる。

【００５２】以上述べたように、図４に示す実施例の
デバイスにおいては、アノード電極とカソード電極間に
整流作用を有することになる。しかも、従来の同期整流
とは異なり、自己バイアスがＭＯＳゲートに加わるよう
にしているので、ゲート信号が不要となり、アノード電
極Ａおよびカソード電極Ｋを用いる２端子動作が可能と
なる。さらに、しきい値電圧の低減化により、低オン電
圧特性が期待でき、多数キャリヤデバイスであるので、
高速スイッチングも達成できる。なお、後で図８に関す
る説明箇所で詳述するが、この実施例のデバイスの周縁
部では電極を半導体領域Ｐ_Bにオーミックコンタクトさ
せ、ＰＮ接合ダイオード部を形成しても良い。このＰＮ
接合ダイオード部の作用により導通領域が拡大し、大電
流下においてもオン抵抗特性の低減が期待できる。

【００５３】上記実施例は、図５に示すようなトレン
チ構造のデバイスにも応用可能であり、リアクティブイ
オンエッチングを行うことで容易に実現できる。図５の
各半導体領域および、動作機構は図４と同様となる。

【００５４】（請求項２の発明に対応する実施例）次に
請求項２の発明について説明する。図６は、ＭＯＳＦＥ
Ｔ構造を用いたダイオードをシリコンの縦形構造で実施
した請求項２の発明の実施例を示す断面構造図である。
この図においては、図２における第１の伝導形の半導体
領域Ｓ₁，半導体領域Ｓ₂および半導体領域Ｄが、それ
ぞれＮ伝導形の半導体領域Ｎ_S ⁺、半導体領域Ｎ_Sおよ
び半導体領域Ｎ_D ⁺に相当している。また、図２におけ
る第２の伝導形の半導体領域ＢはＰ伝導形の半導体領域
Ｐ_Bに相当し、金属半導体合金層Ｆおよびショットキバ
リヤ領域Ｍ_Sに関しては図６においても同一となってい
る。なお、図２の第１の電極Ｅ₁は、図６のカソード電
極Ｋに相当しており、図２の第２の電極Ｅ₂、第３の電
極Ｅ₃およびＭＯＳゲート電極Ｇに関しては、図５にお
いて一体構造のアノード電極Ａとしている。図６におい
ても、図４の実施例と同様に、セルフアラインプロセス
を用いて実施した場合であり、アノード電極とゲート酸
化膜SiO₂の間に、ポリシリコン層Poly-Si が形成されて
いる。

【００５５】次にこの実施例のＭＯＳＦＥＴ構造を用
いたダイオードの製作について説明する。本実施例にお
いても、製作に用いる基板とセルフアラインプロセスに
より半導体領域Ｐ_Bおよび半導体領域Ｎ_Dを形成し、そ
の後のＭＯＳゲートのしきい値電圧低減化のために行う
イオン注入プロセス及びそのアニール処理までは、請求
項１にかかる実施例の場合と同様となる。本実施例にお
いては、次のショットキバリヤ領域Ｍ_S形成のための、
スルーホールのプロセスが追加される。続いて、金属を
蒸着し金属材料に応じて適当な温度で熱処理することに
より、シリコン界面内に金属半導体合金層Ｆに相当する
シリサイド層を形成して、ショットキバリヤ領域Ｍ_Sを
形成する。また、この行程で各電極も同時に形成され、
図２の第２の電極Ｅ₂、第３の電極Ｅ₃およびＭＯＳゲ
ート電極Ｇは、本実施例においては、短絡されて一体構
造のアノード電極Ａとなる。

【００５６】次に、この半導体素子の動作原理につい
て説明する。図６において、請求項１の発明と同様に、
第１の電極Ｅ₁および第２の電極Ｅ₂間に加える電圧の
極性が、接合Ｊ₃が逆バイアス電圧となる順方向導通状
態を考える。この状態においては、ショットキバリヤ領
域Ｍ_Sも順方向となる。印加電圧をゲート直下の半導体
領域Ｐ_B表面に反転層が形成されぐらいまで増加させる
と、半導体領域Ｎ_S ⁺の多数キャリヤが半導体領域Ｎ_S
を通過し、反転層を経由して、逆バイアスの接合Ｊ₃に
排出され、導通状態となる。この状態においては、ＭＯ
Ｓゲート直下の半導体領域Ｎ_S表面には蓄積層が形成さ
れており、ＭＯＳゲート直下のショットキバリヤ領域Ｍ
_Sにおいても、蓄積層の存在により、トンネル効果など
により、リーク的に多少の電流が流れている。さらに反
転層を通流する電流の密度が増加してその電圧降下が増
大することにより、印加電圧が大きくなると、ＭＯＳゲ
ート直下以外のショットキバリヤも導通するようにな
り、反転層と共に導通領域を形成するので低オン抵抗を
維持できる。

【００５７】上記の電圧極性と逆向きの電圧を印加し
た場合は、ＭＯＳゲート直下の半導体領域Ｐ_B表面に
は、電気的な変化が生じることはなく、かつショットキ
バリヤも逆方向動作となり、非導通状態となる。また、
半導体領域Ｎ_S表面上のＭＯＳゲートは、フィールドプ
レート構造も兼ねるので、ショットキバリヤの接合端の
電界を緩和し、耐圧を増大させるように働く。

【００５８】以上のように、本発明の請求項２の発明
を示す図６の実施例においても、アノードＡとカソード
Ｋ端子間に整流作用を有し、２端子動作が可能であり、
低オン電圧特性で高速スイッチングも達成できる。請求
項２の発明においても、同様にトレンチ構造のデバイス
も実現可能であり、その構造を図７に示す。動作は図６
の構造のデバイスと同様であるので、説明を省略する。

【００５９】（請求項３の発明に対応する実施例）図８
は、ＭＯＳＦＥＴ構造を用いたダイオードをシリコンの
縦形構造で実現した請求項３にかかる発明の一実施例を
示す断面構造図である。この図においては、図３におけ
る第１の伝導形の半導体領域Ｓ₁，半導体領域Ｓ₂およ
び半導体領域Ｄが、それぞれＮ伝導形の半導体領域Ｎ_S
⁺、半導体領域Ｎ_Sおよび半導体領域Ｎ_D ⁺に相当して
いる。また、図３における第２の伝導形の半導体領域Ｂ
および半導体領域Ｉは、それぞれＰ伝導形の半導体領域
Ｐ_Bおよび半導体領域Ｐ_Iに相当している。なお、図３
の第１の電極Ｅ₁は、図８のカソード電極Ｋに相当して
おり、図３の第２の電極Ｅ₂、第３の電極Ｅ₃およびＭ
ＯＳゲート電極Ｇに関しては、図８において一体構造の
アノード電極Ａとしている。図８においても、セルフア
ラインプロセスを用いて実施した場合であり、アノード
電極とゲート酸化膜SiO₂の間に、ポリシリコン層Poly-S
i が形成されている。

【００６０】次にこの実施例のＭＯＳＦＥＴ構造を用
いたダイオードの製作について説明する。本デバイスに
おいては、高耐圧ダイオードに好適であるので、高耐圧
デバイスの実施例の場合について説明する。

【００６１】製作にあたっては、Ｎ／Ｎ⁺のエピタキ
シャル成長基板を用いる。この基板の抵抗率は、０．０
１５Ωｃｍ以下で、厚みは約５００μｍであり、エピタ
キシャル成長層に関しては、抵抗率は数Ωｃｍ程度で、
厚みは数１０μｍ程度である。

【００６２】製作プロセスは、先ずスチーム酸化によ
り酸化膜を形成し、領域Ｐ_Iを選択的に形成するため、
フォトリソグラフィ技術により熱酸化膜をエッチングす
る。これに続くプロセスは、請求項１の発明と同様とな
るが、半導体領域Ｐ_Bの拡散深さは、高耐圧化のため
に、耐圧に応じて深さを調整し、数μｍ程度に形成する
必要がある。さらに、高電圧が印加する素子の逆方向に
おいて、ゲート酸化膜に高電圧が印加されないように、
半導体領域Ｐ_Bと半導体領域Ｐ_Iの間隔を調整する必要
が生じる。また、デバイスの末端の接合においては、フ
ィールドプレート構造およびガードリング構造などの高
耐圧化対策を施す必要がある。

【００６３】その他のプロセスは、請求項１の発明と
ほぼ同様であり、電極形成後、図８に示す請求項３にお
ける実施例が実現できる。図８の実施例においても、図
３の第２の電極Ｅ₂、第３の電極Ｅ₃およびＭＯＳゲー
ト電極Ｇに関しては、一体構造のアノード電極Ａとして
いる。次に、この半導体ダイオードの動作について説明
する。

【００６４】図８において、カソード電極に対しアノ
ード電極に正の極性で、かつ印加電圧の大きさが接合Ｊ
₄の導通開始電圧よりも小さい場合の素子の挙動に関し
ては、前述の請求項１の図４の実施例と全く同様とな
り、導通電流は主にＭＯＳゲート直下の半導体領域Ｐ_B
の表面に形成される反転層を通過し、これに半導体領域
Ｎ_Sの表面に形成された蓄積層と半導体領域Ｐ_Iの作る
接合によるトンネル電流が加わる。その反転層を通流す
る電流の密度の大幅な増加などによる電圧降下の増大
で、印加電圧が接合Ｊ₄の導通開始電圧以上になると、
この接合Ｊ₄より少数キャリヤの正孔が半導体領域Ｎ_S
に注入されて、この半導体領域に導電率変調効果を生じ
させる。さらに、接合Ｊ₄より注入された正孔は、半導
体領域Ｐ_Bにも到達しこの半導体領域に蓄積するので、
半導体領域Ｐ_Bと半導体領域Ｎ_Sの作る接合Ｊ₂を順バ
イアス化させるように働く。

【００６５】したがって、この作用は、半導体領域Ｎ
_Sの多数キャリヤを半導体領域Ｐ_Bへ注入させ、かつ半
導体領域Ｎ_D ⁺に到達させるように働くので、それぞれ
エミッタを半導体領域Ｎ_S、ベースを半導体領域Ｐ_B、
コレクタを半導体領域Ｎ_D ⁺とする寄生ＮＰＮトランジ
スタを動作させることになり、より導通領域が拡大し、
大電流下においてもオン抵抗特性の低減が期待できる。

【００６６】また、前述した通り順方向から逆方向に
スイッチングする場合の逆回復時間の増大を抑制する目
的で、ＭＯＳゲート構造は接合Ｊ₄を形成する半導体領
域Ｐ_Iまで及ぶように形成され、逆回復状態でデバイス
に逆電圧が印加される状態において、ＭＯＳゲート直下
の半導体領域Ｎ_SにＰ形反転層が形成されるようにして
いる。この作用により、逆回復状態で順方向状態に注入
されて半導体領域Ｐ_Bに蓄積しているキャリヤを、ＭＯ
Ｓゲート直下のＰ形反転層を経由させて半導体領域Ｐ_I
から引き出すことで、逆回復時間の増大を抑制できる。

【００６７】さらに、本発明のダイオードに逆電圧が
印加される場合に形成されるＭＯＳゲート直下の半導体
領域Ｎ_S表面のＰ形反転層は、前述の寄生ＮＰＮトラン
ジスタの半導体領域Ｎ_D ⁺と半導体領域Ｐ_Bで構成され
る接合を短絡するように動作して、キャリアの注入を阻
止するので、逆方向リーク電流を低減化する作用もあ
る。

【００６８】逆方向の高電圧印加状態においては、接
合Ｊ₂およびＪ₄からのびる空乏層がゲート酸化膜に高
電圧が印加されないように振る舞うことになる。以上の
ように、図８に示した実施例の素子においては、前述の
実施例と同様に、アノード電極Ａおよびカソード電極Ｋ
を用いる２端子動作でかつ低オン電圧特性を有する整流
作用が期待でき、ＰＮ接合からの半導体領域Ｎ_Sへの正
孔注入より、高電流状態においても低オン電圧が期待で
きる。上記の実施例は、図９および図１０の様な実施例
のトレンチ構造のデバイスにも応用可能であり、リアク
ティブイオンエッチングを行うことで容易に実現でき
る。図９および図１０の各半導体領域および動作機構
は、図８と同様となるので、説明を省略する。

【００６９】以上の実施例におけるダイオード構造
は、いずれも縦形構造の場合について述べているが、図
１１に示すように、集積回路などに容易に応用可能な横
形デバイスも実現できる。この横形ダイオード構造にお
いては、半導体領域Ｄも半導体領域Ｓ₁も半導体基板領
域Ｂの一部分を挟んで半導体基板領域Ｂの一方の面側に
存在し、第１の電極Ｅ₁、第２の電極Ｅ₂及びＭＯＳゲ
ート電極Ｇも半導体基板の一方の面側に存在する。

【００７０】図１２、図１３及び図１４は、それぞれ
請求項１ないし請求項３における発明の２重拡散ＭＯＳ
ＦＥＴ構造を用いたダイオードを、シリコンの横形構造
で実現した実施例であり、それぞれ縦形構造で実施した
図４、図６及び図８の横形化に相当する。これらの原理
及び特徴については、それぞれの縦形構造のものとまっ
たく同様であるので、説明は省略する。なお、図１２な
いし図１４の実施例においては、それぞれ図４、図６及
び図８で用いた記号と同一の記号については相当する部
材を示す。さらに、図１２ないし図１４の実施例は、そ
れぞれ図５、図７及び図９の実施例と同様に、トレンチ
ゲート構造の採用も可能である。

【００７１】（請求項４の発明に対応する実施例）次に
図１５により請求項４の発明にかかる一実施例について
述べる。同図は、通常の横形ＭＯＳＦＥＴ構造を用いた
ダイオードをシリコンで実現した断面構造図である。こ
の図においては、図１１における半導体基板領域Ｂが半
導体領域Ｐ_B、これとは逆の伝導形の半導体領域Ｓ₁及
び半導体領域Ｄが、それぞれ半導体領域Ｎ_S及び半導体
領域Ｎ_Dに相当している。この実施例においてはＮ_B ⁺
を基板領域とするＰ／Ｎ⁺エピタキシャル成長基板を用
いているが、Ｐ基板及びＮ基板上に拡散させたＰウエル
層上に形成しても良い。

【００７２】図１１の電極Ｅ₁は図１５のカソード電
極Ｋに相当し、図１１の電極Ｅ₂及びＭＯＳゲート電極
Ｇに関しては、図１５においても一体構造のアノード電
極Ａとしている。また、このＭＯＳゲートはポリシリコ
ンゲートとなっている。

【００７３】この実施例のＭＯＳＦＥＴ構造を用いた
ダイオードの製作について説明する。最初の工程とし
て、基板を熱酸化し、フィールド酸化膜を形成する。次
に、フォトリソグラフィにより、ゲート酸化部に相当す
るフィールド酸化膜を除去し、ドライ酸化により数１０
０Å程度のゲート酸化膜を形成する。続いて、低圧ＣＶ
Ｄによりポリシリコンを堆積する。さらに、セルフアラ
インプロセスにより、ＭＯＳＦＥＴのソース及びドレイ
ン領域に相当する領域のポリシリコン及びゲート酸化膜
を除去し、イオン注入プロセス及びアニール拡散により
Ｎ形領域を形成する。次に、プラズマＣＶＤにより酸化
膜を堆積し、さらに、ポリシリコンゲートとアノード電
極のみが短絡されるように、フォトリソグラフィによ
り、堆積させた酸化膜を選択エッチングする。次に、電
極を形成することにより、図１５の実施例が実現され
る。図１５の実施例の半導体ダイオードにおいては、２
重拡散することなく、一度の拡散工程でデバイスが実現
できるのが特徴である。この半導体ダイオードの動作原
理は、請求項１に含まれる図４に示した実施例と同様で
あるので、説明を省略する。

【００７４】以上の各請求項１ないし請求項４の発明
に関しては、請求項５の発明による第２電極Ｅ₂とゲー
ト電極Ｇとの一体化構造も適用した実施例となってい
る。

【００７５】次に請求項６ないし請求項９の発明に対
応する実施例について述べる。前述のとおり、請求項６
ないし請求項９の発明の目的は、請求項１ないし請求項
４の発明による半導体ダイオードの更なる低オン電圧化
を実現するため、ＭＯＳゲートのしきい値電圧の低減化
を図ったものである。これらの発明については、請求項
１ないし請求項４の発明のいずれにもそれぞれ適用でき
る。

【００７６】（請求項６の発明に対応する実施例）請
求項６の発明によるＭＯＳゲートのしきい値電圧の低減
化方法は、ゲート酸化膜内に固定電荷の導入を行うもの
である。この作用により、ゲート直下の半導体領域には
キャリヤが誘起されて、反転層が容易に形成され、しき
い値電圧の低減化が図れる。この具体的な方法として
は、制御性の点からイオン注入法が好適である。

【００７７】次に、請求項６の発明に対応する一実施
例について説明する。この請求項６の発明は、請求項１
ないし請求項４の発明のいずれにも適用させることがで
きるが、この実施例においては、請求項１の発明に適用
する場合について説明する。

【００７８】固定電荷導入前のプロセスは、請求項１
の発明と同様に、ポリシリコン及びゲート酸化膜を選択
的に窓開けし、次にセルファラインプロセスにより半導
体領域Ｐ_B及び半導体領域Ｎ_Dを形成し、さらにコンタ
クトホール形成まで行う。

【００７９】請求項１の発明においては、ゲート直下
にキャリヤを電子とする反転層を形成するので、しきい
値電圧の低減化には固定電荷として正電荷が必要とな
り、本実施例においては、正電荷の例としてリンイオン
（Ｐ⁺）を導入する場合について説明する。さらに、容
易にゲート酸化膜内に固定電荷が形成できるように、ポ
リシリコンゲート層の厚みを約０．３μｍ程度と比較的
薄く形成した場合を例にとり説明する。なお、他のプロ
セス条件については、実施例１と同様になる。この構造
にリンイオンを注入する場合は、酸化膜のイオン注入よ
る損傷を避け、かつ酸化膜半導体界面へのドーピングを
抑制するため、主としてポリシリコンと酸化膜領域にイ
オンが停止するように注入する。しかも、しきい値電圧
の低減化の可能なイオン注入条件（加速電圧、ドーズ
量）で行う必要がある。

【００８０】したがって、本実施例においては、ポリ
シリコン及びゲート酸化膜領域におけるガウス分布で表
現されるリンイオンの注入分布において、そのピーク密
度ＮPEAKを与える位置がポリシリコンの表面から約０．
１μｍであり、その密度が約２×１０²⁰ｃｍ^-3となるよ
うに、加速電圧Ｅ_Aを８０ｋｅＶ、ドーズ量ＳＴを２×
１０¹⁵ｃｍ^-2程度となるように設定する。このイオン注
入条件においては、そのピーク密度はポリシリコン内に
存在し、かつ酸化膜内のリンイオンのドーズ量は約１０
¹¹ｃｍ^-2程度と比較的小さくなるので、酸化膜の劣化が
抑制できる。また、酸化膜半導体界面のイオン注入密度
は、半導体領域Ｐ_Bの不純物密度よりも一桁程度低くな
るので、ドーピング効果は小さい。さらに、このイオン
注入条件によるしきい値電圧の電圧シフト分は、ゲート
酸化膜内のイオン量でほぼ決定され、結果的にしきい値
電圧は０．１Ｖ程度が期待できる。

【００８１】しきい値電圧低減化のためのイオン注入
後、比較的低温の９５０℃程度で約３０分間熱処理する
ことにより、イオンの拡散を抑制しながら、注入イオン
の活性化とイオン注入による酸化膜の損傷の回復を行
う。このプロセスに続いて、電極形成を行えば、請求項
５の発明を適用した非常にオン電圧の低いダイオードが
実現できる。

【００８２】本実施例においては、主として酸化膜内
に固定電荷を導入するしきい値電圧の低減化の方法につ
いて述べたが、勿論、一般的に行われている酸化膜半導
体界面に注入イオンのピーク密度が生じるように行うイ
オン注入法と併用しても良い。また、本実施例において
は、ポリシリコンの厚みを０．３μｍ及び酸化膜を０．
０５μｍの場合について示したが、勿論、これらの厚み
を変えても、さらにポリシリコンを除去し酸化膜に直接
イオン注入を行っても、最適なイオン注入条件を適宜選
択すことにより実現可能となる。

【００８３】なお、本実施例においては、正電荷の例
としてリンイオンの場合について説明したが、他の正イ
オンを用いても良い。ただし、デバイスの信頼性の点か
ら、しきい値電圧の変動を少なくするために、質量が大
きくかつ拡散係数の小さなイオンが望ましい。なお、上
記実施例のダイオードにおける各領域の伝導形を逆にし
たデバイスも実現できるが、その場合は、しきい値電圧
の低減化のために必要な固定電荷は負電荷となる。

【００８４】（請求項７の発明に対応する実施例）請
求項７の発明によるＭＯＳゲートのしきい値電圧の低減
化方法は、ＭＯＳゲート構造を界面準位の大きいシリコ
ン結晶表面の（１１１）面に形成することであり、界面
準位密度が大きいほど、しきい値電圧が低下する効果を
用いる。シリコンの（１００）面の界面準位密度は５×
１０¹⁰ｃｍ^-2程度であり、（１１１）面においては、１
桁大きい５×１０¹¹ｃｍ^-2程度となる。

【００８５】本請求項７の発明の実施に当たっては、
ＭＯＳゲート構造を形成する結晶面が（１１１）面にな
るように、基板の結晶面を指定することが重要となり、
請求項１ないし請求項４のいずれの発明に対しても応用
可能となる。本発明における実施例を示す図４のよう
に、基板表面にＭＯＳゲート構造を形成する場合には、
基板表面は（１１１）面となる。また、本発明における
実施例を示す図５のトレンチゲートのような基板表面に
対して垂直な面を（１１１）面として、ＭＯＳゲート構
造を形成する場合は、基板表面は（１１０）面になるよ
うに指定する必要がある。

【００８６】請求項１の実施例における図４のデバイ
スのプロセスを（１００）面及び（１１１）面に行った
場合に関して、それぞれしきい値電圧の理論値を比較す
ると、（１００）面においては約０．６５Ｖ、（１１
１）面においては０．２３Ｖとなり、しきい値電圧の低
減化には（１１１）面が有効となる。

【００８７】本実施例においては、ＭＯＳゲートを
（１１１）面に形成したが、勿論（１００）面に形成
し、薄いゲート酸化膜などの手段の採用によって、他の
しきい値電圧の低減化対策を施しても良い。

【００８８】（請求項８の発明に対応する実施例）請
求項８の発明によるＭＯＳゲートのしきい値電圧の低減
化方法は、ＭＯＳゲートのゲート電極材料としてポリシ
リコンを用いる場合であり、ポリシリコン内の不純物密
度を増大させることにより、ポリシリコンゲートと半導
体との仕事関数差を大きくして、しきい値電圧の低下を
図るものである。この発明も請求項１ないし請求項４の
いずれの発明に対しても適用可能である。

【００８９】最初に、請求項１の発明の実施例におけ
る図４のダイオードに請求項８の発明を適用した場合に
ついて述べる。本発明によるポリシリコンの高不純物密
度化は、拡散プロセスと同時に行っても良いが、耐圧及
びシャネル抵抗などの特性に悪影響を与えないために、
不純物プロファイルを変化させないように、拡散プロセ
ス終了後にイオン注入と低温アニールにより行う方が望
ましい。また、先行モニタを前記プロセスに投入して、
しきい値電圧を評価し、再度このプロセスを用いること
により、しきい電圧の再調整も可能となる。

【００９０】本実施例においても、デバイス製作に用
いる基板、及びポリシリコンを用いたセルフアラインプ
ロセスによる半導体領域Ｐ_B及びＮ_D形成のプロセスま
では、図４に示されたダイオードの実施例と同様とな
る。ただし、ポリシリコン層全体にわたって不純物密度
を一様にするため、ポリシリコン層の厚みは比較的薄い
方が望ましい。したがって、本実施例においては、この
厚みを０．５μｍ程度とする。

【００９１】次に、しきい値電圧の低減化のためのプ
ロセスについて説明する。請求項１の発明にかかる図４
の実施例においては、ポリシリコンゲートとＭＯＳゲー
ト直下の半導体領域Ｐ_Bの仕事関数差を大きくするため
には、ポリシリコンゲート内にＮ形の不純物を導入する
必要がある。本実施例においては、その不純物としてリ
ンをイオン注入で導入する。ここで、ドーズ量はデバイ
ス内部のプロファイルに応じて、ポリシリコン内の平均
密度が１０²⁰ｃｍ^-3から１０²¹ｃｍ^-3程度になるように
設定し、かつ加速電圧を１００ｋｅＶ程度とする。

【００９２】この条件では、注入イオンのピーク密度
を与える射影飛程は０．１３μｍ程度で、分布の広がり
を与える射影分散は０．０６μｍ程度となるので、ポリ
シリコンの表面から０．２μｍ程度のところまでリンイ
オンが注入されることになる。したがって、ゲート酸化
膜には注入イオンが到達せず、酸化膜の損傷はほとんど
無い。

【００９３】次に、ポリシリコン全体の不純物密度を
一様にするため、９５０°Ｃ程度の温度でアニール拡散
を行う。このプロセスにより、請求項１の実施例にかか
る図４のダイオードにおける半導体領域Ｎ_D ⁺の深さは
前述のとおり、１μｍ程度と深くなっており、チャネル
が形成される領域には及ぶことがないので、チャネル抵
抗や耐圧などの特性に悪影響を与えない。

【００９４】次に、請求項１の実施例にかかる図４の
ダイオードにおける不純物プロファイル及びゲート酸化
膜の膜厚が２００Åのデバイスを例にとり、ポリシリコ
ン内部の平均不純物密度を変化させた場合のしきい値電
圧の理論値を比較する。ただし、この場合はＭＯＳゲー
トを（１１１）面に形成する場合を想定し、界面準位密
度を５×１０¹¹ｃｍ^-2と仮定している。計算結果は、ポ
リシリコンの平均不純物密度が１０²⁰ｃｍ^-3のしきい値
電圧の理論値は、０．２０３Ｖ程度となり、ポリシリコ
ンの平均不純物密度が１０²¹ｃｍ^-3においては、０．１
４３Ｖ程度となる。したがって、ポリシリコンの平均不
純物密度が高い程、しきい値電圧を低減できる。

【００９５】請求項８の発明は、請求項２ないし請求
項４の発明のいずれにも応用可能であるが、請求項２及
び請求項３のように、シリコン表面にショットキバリア
及びＰ形拡散層が露出する場合は、これらの形成される
領域をあらかじめ酸化膜などにより、マスクした上でイ
オン注入を行う必要がある。

【００９６】本実施例においては、リンを用いている
が、Ｎ形であれば他の不純物でも良い。Ｎチャネルを形
成する場合について述べたが、Ｐチャネルでも勿論良
く、この場合にはポリシリコンゲートの伝導形もＰ形に
する必要がある。

【００９７】（請求項９の発明に対応する実施例）請
求項９の発明によるＭＯＳゲートのしきい値電圧の低減
化の方法は、ＭＯＳゲートの電極材料として金属を用い
る場合であり、金属と半導体との仕事関数差が大きくな
るような金属材料を選択して、しきい値電圧の低下を図
るものである。この発明も請求項１ないし請求項４のい
ずれの発明に対しても適用可能であり、最終段階の電極
形成プロセスで実施すれば良い。

【００９８】この方法の重要な点は、反転層の導電形
に合わせて、ＭＯＳゲートの金属の仕事関数の大小を決
定するということである。

【００９９】ＭＯＳゲート直下の半導体領域がＰ形で
Ｎ形反転層を形成する場合は、金属の仕事関数が小さな
金属、例えば、チタン（Ｔｉ）、クロム（Ｃｒ）及びア
ルミニウム（Ａｌ）などを選択することにより、半導体
との仕事関数差が大きくなり、しきい値電圧の低減が可
能となる。逆に、ＭＯＳゲート直下の半導体領域がＮ形
でＰ形反転層を形成する場合は、金属の仕事関数が大き
な金属、例えば、プラチナ（Ｐｔ）、パラジウム（Ｐ
ｄ）及びニッケル（Ｎｉ）などを選択する必要がある。
金属材料としては、上記以外にも多数存在するが、上記
の金属のように、化学的に安定な金属が望ましい。これ
ら金属の形成には、通常のスパッタリング装置、あるい
は電子ビーム蒸着装置などが用いられる。

【０１００】本請求項９の発明を、請求項２の発明に
かかる実施例を示す図６及び図７のダイオードに応用す
る場合は、電極としてＭＯＳゲート、オーミック電極及
びショットキバリア金属を兼ねた一つの電極材料で実現
できることは言うまでもない。

【０１０１】以上のように、請求項６ないし請求項９
の発明は、いずれもＭＯＳゲートのしきい値電圧を低減
化するものであり、これらを請求項１ないし請求項４の
発明のダイオードに適用することにより、順方向導通開
始電圧を０Ｖに限りなく近づけることができ、理想ダイ
オードに近い特性が期待できる。

【０１０２】以上、各請求項の発明について言及した
が、これらの各実施例を組み合わせた構成からなるデバ
イスも実現可能であり、各実施例のデバイスの導電形を
逆にしたデバイスも同様にして容易に実現できる。

【０１０３】

【発明の効果】以上述べたように、本発明によれば、
従来の半導体ダイオードに比べて順方向電圧降下の小さ
いＭＯＳＦＥＴ構造を用いた２端子形の高速動作可能な
半導体ダイオードを得ることができる。

【図面の簡単な説明】

【図１】請求項１の発明におけるＭＯＳＦＥＴ構造を
用いた２端子形の半導体ダイオードの基本的説明を行う
ための図面である。

【図２】請求項２の発明におけるＭＯＳＦＥＴ構造と
ショットキバリヤの並列構成の２端子形の半導体ダイオ
ードの基本的説明を行うための図面である。

【図３】請求項３の発明におけるＭＯＳＦＥＴ構造と
ＰＮ接合の並列構成の２端子形の半導体ダイオードの基
本的説明を行うための図面である。

【図４】請求項１の発明におけるＭＯＳＦＥＴ構造を
用いた２端子形の半導体ダイオードの一実施例を示す図
面である。

【図５】請求項１の発明におけるＭＯＳＦＥＴ構造を
用いた２端子形の半導体ダイオードにおけるトレンチ構
造の一実施例を示す図面である。

【図６】請求項２の発明のにおけるＭＯＳＦＥＴ構造
とショットキバリヤの並列構成の２端子形の半導体ダイ
オードの一実施例を示す図面である。

【図７】請求項２の発明におけるＭＯＳＦＥＴ構造と
ショットキバリヤの並列構成の２端子形の半導体ダイオ
ードにおけるトレンチ構造の一実施例を示す図面であ
る。

【図８】請求項３の発明におけるＭＯＳＦＥＴ構造と
ＰＮ接合の並列構成の２端子形の半導体ダイオードの一
実施例を示す図面である。

【図９】請求項３の発明におけるＭＯＳＦＥＴ構造と
ＰＮ接合の並列構成の２端子形の半導体ダイオードにお
けるトレンチ構造の一実施例を示す図面である。

【図１０】請求項３の発明におけるＭＯＳＦＥＴ構造
とＰＮ接合の並列構成の２端子形の半導体ダイオードに
おけるトレンチ構造の他の一実施例を示す図面である。

【図１１】請求項４の発明におけるＭＯＳＦＥＴ構造
を用いた２端子形の半導体ダイオードの基本的説明を行
うための図面である。

【図１２】請求項１の発明におけるＭＯＳＦＥＴ構造
を用いた２端子形の半導体ダイオードの横形構造への一
実施例を示す図面である。

【図１３】請求項２の発明のにおけるＭＯＳＦＥＴ構
造とショットキバリヤの並列構成の２端子形の半導体ダ
イオードの横形構造への一実施例を示す図面である。

【図１４】請求項３の発明におけるＭＯＳＦＥＴ構造
とＰＮ接合の並列構成の２端子形の半導体ダイオードの
横形構造への一実施例を示す図面である。

【図１５】請求項４の発明におけるＭＯＳＦＥＴ構造
を用いた２端子形の半導体ダイオードの横形構造への一
実施例を示す図面である。

【符号の説明】

Ｓ₁，Ｓ₂，Ｄ・・・第１の伝導形の半導体領域（図４
以降においては、順に、Ｎ_S ⁺，Ｎ_S，Ｎ_D ⁺に相当）Ｂ，Ｉ・・・第１の伝導形とは逆の第２の伝導形の半導
体領域（図４以降においては、順にＰ_B，Ｐ_Iに相当）Ｆ・・・金属半導体合金層（図６以降は、シリサイド
層）Ｍ_S・・・ショットキバリヤ領域Ｅ₁・・・半導体領域Ｓ₁に設けた電極Ｅ₂・・・半導体領域Ｄに設けた電極Ａ・
・・アノード電極Ｋ・・・カソード電極Ｇ・・
・ＭＯＳゲートの電極Ｎ_B ⁺・・・Ｐ／Ｎ⁺エピタキシャル成長基板の基板領
域

Claims

【特許請求の範囲】

【請求項１】一方の主面側に第１の電極Ｅ₁が形成さ
れた第１の伝導形で高不純物密度の半導体領域Ｓ₁と、半導体領域Ｓ₁の他方の主面側との間に接合Ｊ₁を形成
する第１の伝導形の半導体領域Ｓ₂と、一方の主面側が半導体領域Ｓ₂と接合Ｊ₂を形成する第
１の伝導形とは逆の第２の伝導形の半導体領域Ｂと、一方の主面側が半導体領域Ｂと接合Ｊ₃を形成し、かつ
他方の主面側に第２の電極Ｅ₂が形成された第１の伝導
形で高不純物密度の半導体領域Ｄと、第２の電極Ｅ₂が形成された主面側表面の半導体領域
Ｄ、半導体領域Ｂ及び半導体領域Ｓ₂に及ぶように形成
されたＭＯＳゲート構造およびゲート電極Ｇとを備え、第２の電極Ｅ₂及びゲート電極Ｇを短絡し、かつＭＯＳ
ゲートのしきい値電圧を低減化することにより、第１の
電極Ｅ₁と第２の電極Ｅ₂間の端子特性が整流特性とな
ることを特徴とする半導体ダイオード。
【請求項２】一方の主面側に第1 の電極Ｅ₁が形成さ
れた第１の伝導形で高不純物密度の半導体領域Ｓ₁と、半導体領域Ｓ₁の他方の主面側との間に接合Ｊ₁を形成
する第１の伝導形の半導体領域Ｓ₂と、一方の主面側が半導体領域Ｓ₂と接合Ｊ₂を形成する第
１の伝導形とは逆の第２の伝導形の半導体領域Ｂと、一方の主面側が半導体領域Ｂと接合Ｊ₃を形成し、かつ
他方の主面側に第２の電極Ｅ₂が形成された第１の伝導
形で高不純物密度の半導体領域Ｄと、第３の電極Ｅ₃が一方の主面側に形成され、かつ他方の
主面側と半導体領域Ｓ₂の他方の主面側との間にショッ
トキバリヤ領域Ｍ_Sを形成する金属半導体合金層Ｆと、第２の電極Ｅ₂を形成する主面側表面の半導体領域Ｄ、
半導体領域Ｂ、半導体領域Ｓ₂及び金属半導体合金層Ｆ
に及ぶように形成されたＭＯＳゲート構造およびそのゲ
ート電極Ｇとを備え、第２の電極Ｅ₂及び第３の電極Ｅ₃かつゲート電極Ｇを
短絡し、さらに、ＭＯＳゲートのしきい値電圧を低減化
することにより、第１の電極Ｅ₁と第２の電極Ｅ₂間の
端子特性が整流特性となることを特徴とする半導体ダイ
オード。
【請求項３】一方の主面側に第１の電極Ｅ₁が形成さ
れた第１の伝導形で高不純物密度の半導体領域Ｓ₁と半
導体領域Ｓ₁の他方の主面側との間に接合Ｊ₁を形成す
る第１の伝導形の半導体領域Ｓ₂と、一方の主面側が半導体領域Ｓ₂と接合Ｊ₂を形成する、
第１の伝導形とは逆の第２の伝導形の半導体領域Ｂと、一方の主面側が半導体領域Ｂと接合Ｊ₃を形成し、かつ
他方の主面側に第２の電極Ｅ₂が形成された第１の伝導
形で高不純物密度の半導体領域Ｄと、第３の電極Ｅ₃が一方の主面側に形成され、かつ他方の
主面側と半導体領域Ｓ₂の他方の主面側に接合Ｊ₄を形
成する第２の伝導形で高不純物密度の半導体領域Ｉと第
２の電極Ｅ₂を形成する主面側表面の半導体領域Ｄ、半
導体領域Ｂ、半導体領域Ｓ₂及び半導体領域Ｉに及ぶよ
うに形成されたＭＯＳゲート構造及びそのゲート電極Ｇ
とを備え、第２の電極Ｅ₂及び第３の電極Ｅ₃かつゲート電極Ｇを
短絡し、さらに、ＭＯＳゲートのしきい値電圧を低減化
することにより、第１の電極Ｅ₁と第２の電極Ｅ₂間の
端子特性が整流特性となることを特徴とする半導体ダイ
オード。
【請求項４】第１の伝導形の第１の電極Ｅ₁が形成さ
れた半導体領域Ｓ₁及び第１の伝導形で第２の電極Ｅ₂
が形成された半導体領域Ｄを第２の伝導形の半導体基板
領域Ｂの一方の主面側に形成し、半導体基板領域Ｂから半導体領域Ｓ₁及び半導体領域Ｄ
の双方に及ぶように形成されたＭＯＳゲート構造とゲー
ト電極Ｇとを備え、第２の電極Ｅ₂とゲート電極Ｇとを短絡し、かつＭＯＳ
ゲートのしきい値電圧を低減化することにより、第１の
電極Ｅ₁と第２の電極Ｅ₂間の端子特性が整流性となる
ことを特徴とする半導体ダイオード。
【請求項５】第２の電極Ｅ₂及びゲート電極Ｇを同一
金属で一体化構造にしたことを特徴とする請求項１ない
し請求項４の内のいずれかに記載の半導体ダイオード。
【請求項６】上記ＭＯＳゲート構造のゲート酸化膜内
に固定電荷を導入することにより、しきい値電圧の低減
化を図ることを特徴とする請求項１ないし請求項４の内
のいずれかに記載の半導体ダイオード。
【請求項７】上記ＭＯＳゲート構造をシリコン（Ｓ
ｉ）結晶面の（１１１）面上に形成することを特徴とす
る請求項１ないし請求項４の内のいずれかに記載の半導
体ダイオード。
【請求項８】上記ＭＯＳゲートのゲート電極材料とし
てポリシリコンを用い、該ポリシリコン内の不純物密度
を増大させることにより、上記ＭＯＳゲートのしきい値
電圧の低減化を図ることを特徴とする請求項１ないし請
求項４の内のいずれかに記載の半導体ダイオード。
【請求項９】上記ＭＯＳゲートにおける金属と半導体
の仕事関数差が大きくなる金属材料を用いることによ
り、上記ＭＯＳゲートのしきい値電圧の低減化を図るこ
とを特徴とする請求項１ないし請求項４の内のいずれか
に記載の半導体ダイオード。