JP2008227495A - 高効率整流器 - Google Patents
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Abstract
【解決手段】δP++層(12)、P−ボディ(14)、N−ドリフト領域(16)、N+基板(18)、アノード(20)、及びカソード(22)を含む高効率電力半導体整流デバイス(10)が開示される。デバイス(10)を製造する方法は、N+基板(18)上にN−ドリフト領域(16)を堆積させる段階と、N+ドリフト領域(16)内にホウ素を注入してP−ボディ領域(14)を作成する段階と、P−ボディ領域(14)上にチタンシリサイドの層(56)を形成する段階と、注入ホウ素の一部分をチタンシリサイドの層(56)とP−ボディ領域(14)の間のインタフェース領域で濃縮し、過飽和P−ドープシリコンのδP++層(12)を作成する段階とを含む。
【選択図】図1
Description
本発明のこれら及び他の特徴は、[発明を実施するための最良の形態]の節で以下に詳細に説明する。
本発明は、明確にするために寸法通りでなく大幅に強調された添付図面を参照して本明細書に説明する。
広義に特徴付ければ、デバイス10は、第1の導電型のドーパントで過飽和されたシリコンの層と、過飽和シリコンの層に実質的に隣接して位置する第1の導電型のボディ領域と、ボディ領域に実質的に隣接して位置する第2の導電型のドリフト領域と、ドリフト領域よりも下方に位置する第2の導電型の基板とを含む。
ゲート電圧がなければ、デバイス10は、ピンダイオードとしての機能を果たす。正のゲート電圧の印加は、ゲート誘電体の下部の2次元電子チャンネルとトンネリングδP+/N+接合の形成とをもたらす。
逆方向バイアスの印加は、負のゲートバイアスをもたらし、P−ボディ14の表面が反転しなくなり、デバイス10がP−i−Nダイオードとして機能するようになる。図4は、逆方向バイアスダイオードに関するダイオードの半導体表面に対する帯域図を示している。より高い逆方向バイパスは、P−ボディ14の表面がより蓄積状態になることをもたらし、次に、そのことが逆方向漏れ電流を低下させる。
段階1:図5に示すように、N−ドリフト領域16であることになるN−層26が、シリコンN+基板18上にエピタキシャル堆積される。
段階2:図6に示すように、初期酸化シリコン層28が、N−層の上に成長する。一実施形態では、酸化シリコン層28は、約0.75マイクロメートルの厚みを有し、別の実施形態では、この厚みは、約0.5マイクロメートルから1.0マイクロメートルである。
段階6:図9に示すように、酸化シリコン28が第2のフォトリソグラフィ段階においてチップの中央でエッチングされて、活性区域34が開放される。
段階7:図10に示すように、ゲート酸化物36が活性区域34内部に成長する。一実施形態では、ゲート酸化物36は、約85Åの厚みを有する。
段階8:図11に示すように、ポリシリコンが堆積され、ポリシリコン層38が作成される。一実施形態では、ポリシリコン層38は、1500Åの厚みを有する。
段階10:図12に示すように、ポリシリコン層38が部分的に酸化されて、約800Åのポリシリコンが酸化されずに残され、高度N−ドープポリシリコンゲート40が作成される。
段階11:図13に示すように、ゲートは、第3のリソグラフィ段階においてエッチングされ、すなわち、更に形成される。
段階13:図15に示すように、ポリシリコン層38がエッチングされる。一実施形態では、このエッチングは、反応性イオンエッチング法を用いて達成される。
段階14:図16に示すように、ホウ素がN−ドリフト領域に注入され、P−ボディ14であることになるホウ素注入領域46が作成される。一実施形態では、ホウ素注入の線量は、約3e13cm−2であり、エネルギは、約80keVである。
段階16:図18に示すように、上部酸化シリコン38及びポリシリコン域の外側のゲート酸化物36が、ゲートポリシリコン、P−ボディ14、及び段階17で付加されるチタン/窒化チタンがスパッタリングされた金属システムの間の良好な接触を保証するためにエッチングされる。
段階18:図20を参照すると、チタンシリサイドの層56が形成される。接触域内のある一定の量のシリコンが、650℃又はそれよりも高い温度でチタンシリサイド56に変換される。接触域内のホウ素は、チタンシリサイドとシリコンの間のインタフェース領域に移動又は「雪かき」され、約数個の原子層の厚みを有する過飽和PドープシリコンのδP++層12が作成される。
段階20:アノードは、第4のフォトリソグラフィ段階においてそのパターンを形成するためにエッチングされる。
段階22:カソード22又は裏面金属が、ウェーハのカソード側に堆積される。使用される金属システムは、例えば、半田又は共晶合金であるカソード接点の種類に依存することになる。
本発明を様々な特定的な実施形態に関連して開示したが、特許請求の範囲に説明した本発明の範囲を逸脱することなく、本明細書に均等物を用い、かつ置換を行うことができることは理解される。
本発明の好ましい実施形態をこのように説明したが、新規であると主張し、かつ特許証による保護が望ましい事項は、特許請求の範囲に含まれている。
12 δP++層
14 P−ボディ
16 N−ドリフト領域
18 N+基板
20 アノード
22 カソード
56 チタンシリサイドの層
Claims (36)
- 第1の導電型のドーパントにより過飽和された過飽和シリコンの層と、
実質的に前記過飽和シリコンの層の下方に該層に隣接して配置された前記第1の導電型のボディ領域と、
実質的に前記ボディ領域の下方に該領域に隣接して配置された第2の導電型のドリフト領域と、
実質的に前記ドリフト領域の下方に配置された前記第2の導電型の基板と、
を具備することを特徴とする半導体整流デバイス。 - 実質的に前記過飽和シリコンの層の上方に該層に隣接して配置され高次シリサイドを含むシリサイド領域、を更に具備する、請求項1に記載の半導体整流デバイス。
- δP++層と、
実質的に前記δP++層の下方に該層に隣接して配置されたP−ボディと、
実質的に前記P−ボディ領域の下方に該領域に隣接して配置されたN−ドリフト領域と、
実質的に前記N−ドリフト領域の下方に配置されたN+基板と、
を具備することを特徴とする半導体整流デバイス。 - 実質的に前記δP++層の上方に配置されたアノードと、
実質的に前記N+基板の下方に配置されたカソードと、を更に具備する、請求項3に記載の半導体整流デバイス。 - 前記δP++層は、P−ドープシリコンの過飽和領域を含みかつ約数個の原子層の厚みを有する、請求項3に記載の半導体整流デバイス。
- 前記N−ドリフト領域が、約0.4オーム−センチメートルの抵抗率及び約3マイクロメートルの厚みを有する、請求項3に記載の半導体整流デバイス。
- 前記N+基板が約5×10-3オーム−センチメートル以下の抵抗率を有する、請求項3に記載の半導体整流デバイス。
- 前記N+基板がヒ素によりドープされる、請求項7に記載の半導体整流デバイス。
- 前記N+基板が燐によりドープされる、請求項7に記載の半導体整流デバイス。
- 実質的に前記δP++層の上方に該層に隣接して配置された高次シリサイドの領域を更に具備する、請求項3に記載の半導体整流デバイス。
- 前記N−ドリフト領域、前記P−ボディ、前記δP++層、及び、前記チタンシリサイドの領域のうちの1つ以上の実質的に上方に隣接して配置され、ゲート誘電体として機能する酸化物の層を更に具備する、請求項10に記載の半導体整流デバイス。
- 前記酸化物が約85Åの厚みを有する、請求項11に記載の半導体整流デバイス。
- 実質的に前記酸化物の層の上方に該層に隣接して配置されたポリシリコンの層を更に具備する、請求項11に記載の半導体整流デバイス。
- 前記ポリシリコンの層が約40keVのエネルギでヒ素を注入される、請求項13に記載の半導体整流デバイス。
- 実質的に前記ポリシリコンの層の上方に該層に隣接して配置されたチタンの層を更に具備する、請求項13に記載の半導体整流デバイス。
- 前記チタンが約300Åの厚みを有する、請求項15に記載の半導体整流デバイス。
- 実質的に前記チタンの層の上方に該層に隣接して配置された窒化チタンの層を更に具備する、請求項15に記載の半導体整流デバイス。
- 前記窒化チタンの層が約500Åの厚みを有する、請求項16に記載の半導体整流デバイス。
- 半導体整流デバイスを製造する方法であって、
(a)第2の導電型のドリフト領域を該第2の導電型の基板上に堆積させる段階と、
(b)前記ドリフト領域内に第1の導電型のドーパントを注入して該第1の導電型のボディ領域を作成する段階と、
(c)前記ボディ領域上に高次シリサイドの層を形成する段階と、
(d)前記注入ドーパントの一部分を前記高次シリサイドの層と前記ボディ領域の間のインタフェース領域で濃縮し、前記第1の導電型の該ドーパントで過飽和されたシリコンの層を作成する段階と、
を含むことを特徴とする方法。 - 前記高次シリサイドの層がチタンシリサイドを含む、請求項19に記載の方法。
- 半導体整流デバイスを製造する方法であって、
(a)N+基板上にN−ドリフト領域を堆積させる段階と、
(b)前記N−ドリフト領域内にホウ素を注入してP−ボディ領域を作成する段階と、
(c)前記P−ボディ領域上にチタンシリサイドの層を形成する段階と、
(d)前記注入ホウ素の一部分を前記チタンシリサイドの層と前記P−ボディ領域の間のインタフェース領域で濃縮し、過飽和P−ドープシリコンのδP++層を作成する段階と、
を含むことを特徴とする方法。 - 前記δP++層が約数個の原子層の厚みを有する、請求項21に記載の方法。
- 半導体整流デバイスを製造する方法であって、
(a)シリコンN+基板上にN−層を堆積させる段階と、
(b)前記N−層の上に酸化シリコンの層を成長させる段階と、
(c)前記酸化シリコンの層の第1の部分を除去することにより、保護リングを形成する第1のフォトリソグラフィ段階を実行する段階と、
(d)前記保護リング内にホウ素を注入してホウ素注入領域を作成する段階と、
(e)前記ホウ素注入領域を拡散させる段階と、
(f)前記ホウ素注入領域の上に前記酸化シリコンの層の前記第1の部分を再成長させる段階と、
(g)前記酸化シリコンの層の第2の部分を除去して活性区域を開放する第2のフォトリソグラフィ段階を実行する段階と、
(h)前記活性区域内にゲート酸化物を成長させる段階と、
(i)前記ゲート酸化物上にポリシリコンの層を堆積させる段階と、
(j)前記ポリシリコンの層にヒ素を注入する段階と、
(k)前記ポリシリコンの層を部分酸化し、酸化ポリシリコンの層と非酸化ポリシリコンの層とを作成し、結果としてNドープポリシリコンゲートをもたらす段階と、
(l)前記ポリシリコンゲートを更に形成する第3のフォトリソグラフィ段階を実行する段階と、
(m)反応性イオンエッチング処理を用いて前記酸化ポリシリコンの層をエッチングする段階と、
(n)前記N−ドリフト領域内にホウ素を注入してP−ボディ領域を作成する段階と、
(o)フォトレジストを除去する段階と、
(p)前記酸化ポリシリコンの層と前記ゲート酸化物の上面とをエッチングする段階と、
(q)前記酸化ポリシリコンの層と前記ゲート酸化物の上にチタンの層を堆積させ、かつ該チタンの層の上に窒化チタンの層を堆積させる段階と、
(r)前記酸化ポリシリコンの層の一部分を少なくとも約650℃の温度に露出することによって前記P−ボディ領域と前記チタンの層の間にチタンシリサイドの層を形成し、結果としてホウ素をインタフェースまで移動させ、該チタンシリサイドの層と該P−ボディ領域の間に過飽和P−ドープシリコンのδP++層を作成する段階と、
を含むことを特徴とする方法。 - 段階(b)の前記酸化シリコンが約0.5マイクロメートルから1.0マイクロメートルの厚みに成長させられる、請求項23に記載の方法。
- 段階(h)の前記ゲート酸化物が約85Åの厚みに成長させられる、請求項23に記載の方法。
- 段階(i)の前記ポリシリコンが約1500Åの厚みに成長させられる、請求項23に記載の方法。
- 段階(j)において、前記ヒ素が約40keVのエネルギで注入される、請求項23に記載の方法。
- 前記非酸化ポリシリコンの層が約800Åの厚みを有する、請求項23に記載の方法。
- 段階(o)において、前記ホウ素が約80keVのエネルギで注入される、請求項23に記載の方法。
- 段階(q)において、前記ホウ素が約30keVのエネルギで注入される、請求項23に記載の方法。
- 段階(q)において、前記チタンの層が300Åの厚みを有し、前記窒化チタンの層が500Åの厚みを有する、請求項23に記載の方法。
- 段階(t)において、前記δP++層が約数個の原子層の厚みを有する、請求項23に記載の方法。
- アノードを堆積させる段階を更に含む、請求項23に記載の方法。
- 前記アノードをエッチングする第4のフォトリソグラフィ処理を実行する段階を更に含む、請求項23に記載の方法。
- 前記N+基板を薄くする段階を更に含む、請求項23に記載の方法。
- カソードを堆積させる段階を更に含む、請求項23に記載の方法。
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