CN101271926A - 高效整流器 - Google Patents

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Abstract

一种高效功率半导体整流器件(10)包括：δP++层(12)、P本底(14)、N漂移区域(16)、N+基片(18)、阳极(20)和阴极(22)。一种制造该器件的方法包括如下步骤：在N+基片(18)上沉积N漂移区域(16)；将硼掺入N漂移区域(16)从而创建P本底区域(14)；在P本底区域(14)上形成一层硅化钛(56)；以及使一部分注入的硼集中在硅化钛(56)层和P本底区域(14)之间的界面区域处从而创建过饱和的P掺杂硅的δP++层(12)。

Description

高效整流器
发明领域
本发明涉及半导体器件及其制造方法。更具体地说，本发明涉及功率半导体整流器件及其制造方法。
发明背景
现代功率电路需要具有改良功率开关特性的功率整流器。对于高电压应用，当需要高击穿电压和高工作温度时经常会采用具有高开关速度的P+/N整流器。对于低电压应用，当需要高开关速度和非常低的正向电压降时经常采用肖特基(Schottky)势垒整流器。肖特基势垒整流器是一种多数载流子器件，它允许在恢复过程中仅仅只有很小的反向电流流过。不幸的是，当工作在升高的温度时，肖特基势垒整流器会承受所不希望出现的高反向漏电流。
已经采用的一些改进措施来改善肖特基整流器的闭塞能力。这类改善方法之一是结势垒肖特基(JBS)整流器，它将P/N结栅极与足够小的肖特基势垒区域相结合，从P+/N结栅极扩展空间电荷区域，从而消除镜像电荷所引起的肖特基势垒的降低。对于相同的芯片面积和正向电压降而言，JBS整流器可提供漏电流净减大约50％。对于50％占空比的二极管工作而言，这等同于功率损耗中的大约11度绝对温度(开氏温标)的改善。
另一种这类改善方法是沟槽式肖特基，这对于较高的电压应用是十分有利的，在较高的电压应用中，正向电压降超过0.7伏特并且JBS整流器停止作为多数载流子器件的工作。例如，当击穿电压上升到250V时，沟槽式MOS势垒控制肖特基(MBS)整流器具有比P-i-N整流器更低的正向电压降并且仍旧作为多数载流子器件工作。
除了这些高电压应用之外，低电压应用的需求正在增加，然而这些常规的沟槽式肖特基并不能很好的适用。沟槽式肖特基需要，在闭塞状态中，内部沟槽的分开充分的接近，并且本底部分的相邻区域是充分低的掺杂，从而使得在本底部分中所形成的耗尽层以比击穿电压更小的电压耗尽在沟槽之间的本底部分的中间区域。这样能够改善方向电压的闭塞特性。不幸的是，这也会导致肖特基势垒的有效区域的显著减小，因为沟槽可以消耗大于50％的芯片有效面积。
美国专利No.6,979,861披露了一种类似MOS晶体管的两端器件。该专利中的图2显示了这一器件的垂直结构和正向电流流动模式。该器件是一个两端器件：上电极提供与N+源极、栅极和P本底的直接接触，而下电极是漏极。当将正的电压施加于上电极时实现正向导通。在栅极进入N沟道的条件下，栅极上的正的偏置使得P本底反型，从而允许正向电流流动。栅极上的负的电压不会引起N沟道的形成。P-基极N-漂移区域变成为反向偏置的pin二极管并且提供反向电压。不幸的是，这种器件会呈现出它的寄生N+/P/N双极性结构，从而导致dV/dt特性变差。
发明内容
本发明通过提供一种改良的半导体整流器件来克服上述问题和限制。一般来说，该器件包括：一层用第一导电类型的掺杂剂使其过饱和的硅，；第一导电类型的本底区域，大致位于过饱和硅层之下且与其相邻；第二导电类型的漂移区域，大致位于本底区域之下且与其相邻；以及第二导电类型的基片，大致位于漂移区域之下。
一般来说，制造上述器件的方法包括如下步骤：在第二导电类型的基片上沉积第二导电类型的漂移区域；将第一导电类型的掺杂剂注入漂移区域从而创建第一导电类型的本底区域；在本底区域上形成一层高级硅化物(例如，硅化钛)；以及使一部分注入的掺杂剂集中在硅化物层和本底区域之间的界面上，从而形成一层用第一导电类型的掺杂剂使其过饱和的硅。
在一个实施例中，第一导电类型是P型，而第二导电类型是N型。于是，在该实施例中，该器件一般包括δP++层、P本底、N漂移区域、N+基片、阳极和阴极。在该实施例中，P本底大致位于δP++层之下且与其相邻，N漂移区域大致位于P本底之下且与其相邻，N+基片大致位于N漂移区域之下，阳极大致位于δP+ +层之上，以及阴极大致位于N+基片之下。
于是，在该实施例中，制造该器件的方法包括如下步骤：在N+基片上沉积N漂移区域；将硼注入N漂移区域从而创建P本底区域；在P本底区域上形成一层硅化钛；以及使一部分注入的硼集中在硅化钛层和P本底区域之间的界面区域处从而创建过饱和P掺杂硅的δP++层。
在以下本发明的具体实施方法中详细地讨论了本发明的上述以及其它性能。
附图的简要描述
以下将参照附图讨论本发明，附图中更加强调清晰的表述而不是具体的尺寸：
图1是本发明器件的一个实施例的部分截面正视图；
图2是图1所示器件的区域A的部分截面正视图，其中器件处于热平衡状态；
图3是图1所示器件的区域A的部分截面正视图，其中器件处于正向偏置状态；
图4是图1所示器件的区域A的部分截面正视图，其中器件处于反向偏置状态；
图5是该器件制造方法的一个实施例中的第一步骤之后器件的部分截面正视图；
图6是第二步骤之后器件的部分截面正视图；
图7是第三步骤之后器件的部分截面正视图；
图8是第五步骤之后器件的部分截面正视图；
图9是第六步骤之后器件的部分截面正视图；
图10是第七步骤之后器件的部分截面正视图；
图11是第八步骤之后器件的部分截面正视图；
图12是第十步骤之后器件的部分截面正视图；
图13是第十一步骤之后器件的部分截面正视图；
图14是第十二步骤之后器件的部分截面正视图；
图15是第十三步骤之后器件的部分截面正视图；
图16是第十四步骤之后器件的部分截面正视图；
图17是第十五步骤之后器件的部分截面正视图；
图18是第十六步骤之后器件的部分截面正视图；
图19是第十七步骤之后器件的部分截面正视图；以及，
图20是第十八步骤之后器件的部分截面正视图。
具体实施方式
本文将参照附图，根据本发明的各个实施例，包括较佳实施例，来讨论、显示以及披露高效功率半导体整流器件10。
一般来说，器件10包括：一层用第一导电类型的掺杂剂使其过饱和的硅；与过饱和硅层大致相邻的第一导电类型的本底区域；与本底区域大致相邻的第二导电类型的漂移区域；以及位于漂移区域之下的第二导电类型的基片。
在一个实施例中，第一导电类型是P型，而第二导电类型是N型。于是，在该实施例中，参照图1至图4，器件10主要包括：δP++层12、P本底14、N漂移区域16、N+基片18、阳极20和阴极22。在该实施例中，P本底14大致相邻于δP++层12，N漂移区域16大致相邻于P本底14，N+基片18在N漂移区域16之下，阳极20在δP++层12之上，以及阴极22在N+基片18之下。正如本文所使用的，术语“大致”，当与诸如“在…之上”、“在…之下”或者“与…相邻”的位置术语组合时，则表示与上述元件的相对定位并且允许：(A)复合形状，在该形状中，至少元件的主要部分适合于所描述的相对位置；以及(B)介入元件，例如，区域或者层，特别是中间的少数元件，例如，由于制造工艺和/或在元件之间的相互作用所引起的稍微不同性能的界面区域。也正如本文所使用的，术语“在…之上”和“在…之下”表示元件的各个侧面，例如，“在…之上”是指元件的一个侧面，而“在…之下”是指元件的另一侧面。通常，任何东西以阳极20作为相对方向都称之为“在其之上”，而任何东西以阴极22作为相对方向则都称之为“在其之下”。但是，值得注意的是，正如本文所使用的，“在…之上”和“在…之下”仅仅只是主观性定义并不依赖于器件10整体的任何取向。
在一个实施例中，δP++层12是P型掺杂硅的过饱和区域并且具有大约几个原子层的厚度；P本底14是硼注入多晶硅的区域；N漂移区域16具有大约每厘米0.4欧姆的电阻率并且其厚度大约3微米；以及N+基片18具有大约等于或者小于每厘米5×10-3欧姆的电阻率并且采用砷或磷进行掺杂。
在一个实施例中，器件10还包括下列其它元件。硅化钛区域56或者其它高级硅化物定位在δP++层12之上并与其大致相邻。一层氧化硅36具有栅极电介质的功能并且在N漂移区域16、P本底14、δP++层12和硅化钛区域56之上与其中的一种或者多种相邻。在一个实施例中，栅极氧化层36具有大约
Figure A20081008603300091
的厚度。一层多晶硅38定位在氧化硅层36之上且与其大致相邻。在一个实施例中，多晶硅层38采用大约每平方厘米8e15的剂量和大约40KeV的能量注入砷。一层钛52定位在多晶硅层38之上且与其大致相邻。在一个实施例中，钛52具有
Figure A20081008603300092
的厚度。一层氮化钛54定位在一层钛52之上且与其大致相邻，并且在阳极20之下且与其大致相邻。在一个实施例中，氮化钛54具有的厚度。
在没有栅极电压的情况下，器件10作为pin二极管工作。施加正的栅极电压导致在栅极电介质下的两维电子沟道和隧道δP+/N+结的形成。
将正的偏置施加于δP++层12形成由于能带与能带隧道所引起的大的正向电流流动。图2显示了器件10在热平衡条件中的能带图，而图3显示了器件的半导体表面的能带图，其中电子电流从两维MOSFET沟道流入三维δP++层12。施加较高的正向偏置会导致正向电流的增加，这是由于阱辅助的隧道电流所引起的。
施加反向偏置会导致负的栅极偏置，使得P本底14的表面停止反型，并且还使得器件10作为P-i-N二极管工作。图4显示了适用于反向偏置二极管的器件半导体表面的能带图。施加较高的反向偏置会导致P本底14的表面变成更多的积累，从而导致较低的反向泄漏电流。
一般来说，制造器件10的方法包括步骤：在第二导电类型的基片上沉积第二导电类型的漂移区域；将第一导电类型的掺杂剂注入漂移区域从而形成第一导电类型的本底区域；在本底区域上形成高级硅化层，例如，硅化钛；以及使一部分注入的掺杂剂集中在硅化层和本底区域之间的界面区域处从而创建一层用第一导电类型的掺杂剂使其过饱和的硅。
如上所述，在一个实施例中，第一导电类型是P型，而第二导电类型是N型。于是，在一个实施例中，该方法包括步骤：在N+基片上沉积N漂移区域；将硼注入到N漂移区域从而创建P本底区域；在P本底区域上形成一层硅化钛层；以及使一部分注入的掺杂剂集中在一层硅化钛层和P本底区域之间的界面区域处从而创建过饱和P掺杂硅的δP++层。
在一个实施例中，参照图5，器件10是根据下列详细步骤制造的。
步骤1：如图5所示，在硅N+基片18上外延沉积将成为N漂移区域16的N层26。
步骤2：如图6所示，在N层上生长一层初始氧化硅层28。在一个实施例中，氧化硅层28具有大约0.75微米的厚度；在另一实施例中，厚度大致在0.5微米和1.0微米之间。
步骤3：如图7所示，在第一光刻步骤中通过刻蚀或者去除部分氧化硅28来定义保护环30。随后，剥离在光刻步骤中所使用的光刻胶。对于具有等于或者小于40V的相对较低击穿电压的二极管而言，可以消除这一步骤以及所形成的P+保护环。此外，深度硼注入和浅度硼注入足以使有源区域的边界沿着在步骤6中所创建的开放区域34而终止。通过将步骤6的第二光刻步骤所创建的开放区域34的边界重叠于步骤11的第三光刻步骤所创建的开放区域就能够获得这一简化。
步骤4：将硼注入保护环30从而创建硼注入区域32。适用于硼注入30的剂量和能量的范围可以有很宽的变化。在一个实施例中，适用于硼注入30的剂量是大约每平方厘米3e13以及能量大约30KeV。在一个涉及相对较低击穿电压(例如，大约等于或者小于40V)的实施例中，可以消除该硼注入以及后续的操作。
步骤5：如图8所示，对硼注入30进行扩散并且在提供边缘终止的硼注入硅上重新生长一层薄的氧化硅层。
步骤6：如图9所示，在第一光刻步骤中，刻蚀在芯片中心的氧化硅28，从而开放有源区域34。
步骤7：如图10所示，在有源区域34中生长栅极氧化物36。在一个实施例中，栅极氧化物36具有大约
Figure A20081008603300111
的厚度。
步骤8：如图11所示，沉积多晶硅，从而创建多晶硅层38。在一个实施例中，多晶硅层38具有大约
Figure A20081008603300112
的厚度。
步骤9：采用砷来注入多晶硅层38。在一个实施例中，砷注入的剂量是大约每平方厘米8e15以及能量大约40KeV。
步骤10：如图12所示，对多晶硅层38进行部分氧化，留下大约
Figure A20081008603300113
没有氧化的多晶硅，并且创建高N掺杂的多晶硅栅极40。
步骤11：如图13所示，刻蚀栅极，即，在第三光刻步骤中进一步定义。
步骤12：如图14所示，湿法刻蚀氧化硅40，从而创建具有下凹的区域42。下凹的程度定义了沟道的长度。在一个实施例中，消除该步骤以及所形成的下凹。
步骤13：如图15所示，对多晶硅层38进行刻蚀。在一个实施例中，使用反应离子刻蚀工艺来完成刻蚀。
步骤14：如图16所示，将硼注入N漂移区域，从而创建硼注入区域46，构成P本底14。在一个实施例中，硼注入的剂量是大约每平方厘米3e13以及能量大约80KeV。
步骤15：如图17所示，将硼注入到相邻于在步骤14所创建的P本底14的沟道区域48。在一个实施例中，消除这一步骤及其附加的硼注入。
步骤16：如图18所示，对上层氧化硅38以及在多晶硅区域之外的栅极氧化物进行刻蚀，从而确保在栅极多晶硅和P本底14之间的良好接触，并且在步骤17中添加钛/氮化钛溅射金属系统。
步骤17：如图19所示，分别采用溅射和反应溅射沉积工艺沉积钛52和氮化钛54。在一个实施例中，钛52具有大约
Figure A20081008603300121
的厚度，以及氮化钛54具有大约
Figure A20081008603300122
的厚度。
步骤18：参照图20，形成硅化钛层56。在等于或者高于650摄氏温度下将接触区域中的一些硅转换成硅化钛。在接触区域中的硼被移动或者“滑到”在硅化钛和硅之间的界面区域，从而创建过饱和P掺杂硅的δP++层且具有大约几个原子层的厚度。
其它创建过饱和δP++层的方法包括分子束外延(MBE)和原子层沉积(ALD)，但是这些都十分昂贵和复杂。本发明的方法使用高级硅化物的形成，例如，硅化钛。通过在硅化物进入硅化物/硅界面之前，扫描或者滑动硼原子，并且如果硅化物形成的工艺是在没有氧化氛围(例如，具有良好控制温度的氮气氛围)中进行的话，则扫描过车硼原子将仍旧在界面区域内。这是因为硅化物是在小于一分钟的条件下形成的且温度也足够低，从而防止硼原子扩散到足够深的硅晶格中，以避免δP++层形成。
步骤19：沉积阳极20或者上层金属，例如，通过溅射沉积工艺。金属的类型将取决于所要使用的电极接触类型。在一个涉及引线键合接触的实施例中，上层金属是铝。在另一涉及焊接接触的实施例中，上层金属可以是金或银。
步骤20：对阳极进行刻蚀，从而在第四光刻步骤中定义它的图形。
步骤21：根据需要使晶片变薄，典型的是，从晶片的阴极或者背面去除一些硅，从而减小最终芯片的厚度。
步骤22：在晶片的阴极面上沉积阴极22或者阻挡金属。所使用的金属系统将取决于阴极接触的类型，例如，焊接或共熔。
从上述讨论中，很显然，本发明的器件提供了优于现有技术的显著优点，包括，在正向电压降和反向泄漏电流之间的有利平衡、快速开关能力以及有利的dV/dt性能。通过消除在现有技术器件中所存在着的寄生N+/P/N晶体管，至少能够部分获得这种改进。此外，仅仅只需要四个拍照步骤就能够生产器件，这少于某些现有技术的器件所需要的五个步骤。对于等于或者小于40V的低击穿电压来说，通过消除P+保护环，有可能将四个步骤进一步减小到三个步骤。另外，适用于生产器件的工艺在N+源或重掺杂P本底不一定要注入的情况下可以得到明显简化。这就允许减小单元的沟道密度和其它几何尺寸，从而进一步减小芯片的体积。减小芯片的体积导致减小现代功率整流器件的覆盖区域并且也减小成本。
尽管已经参照各种特殊的实施例披露了本发明，但是应该理解的是，可以在没有背离权利要求书所阐述的发明范围的条件下采用等效和替代。
于是，本发明所已经讨论的较佳实施例，即，作为新的和希望要求保护的内容受到包含下列权利要求的书面专利的保护。

Claims (36)

1.一种半导体整流器件，包括：
一层用第一导电类型的掺杂剂使其过饱和的过饱和硅；
第一导电类型的本底区域，大致在过饱和硅层之下且与其相邻；
第二导电类型的漂移区域，大致在本底区域之下且与其相邻；以及
第二导电类型的基片，大致在漂移区域之下。
2.如权利要求1所述的半导体整流器件，其特征在于，还包括大致在过饱和硅层之上且与其相邻的硅化物区域，其中，所述硅化物区域包括高级硅化物。
3.一种半导体整流器件，包括：
δP++层；
大致在δP++层之下且与其相邻的P本底；
大致在P本底区域之下且与其相邻的N漂移区域；以及
大致在N漂移区域之下的N+基片。
4.如权利要求3所述的半导体整流器件，其特征在于，还包括大致在δP++层之上的阳极和大致在N+基片之下的阴极。
5.如权利要求3所述的半导体整流器件，其特征在于，所述δP++层包括P掺杂硅的过饱和区域并且具有大约几个原子层的厚度。
6.如权利要求3所述的半导体整流器件，其特征在于，所述N漂移区域具有大约0.4欧姆-厘米的电阻率并且其厚度大约3微米。
7.如权利要求3所述的半导体整流器件，其特征在于，所述N+基片具有大约等于或者小于5×10-3欧姆-厘米的电阻率。
8.如权利要求7所述的半导体整流器件，其特征在于，所述N+基片是采用砷进行掺杂的。
9.如权利要求7所述的半导体整流器件，其特征在于，所述N+基片是采用磷进行掺杂的。
10.如权利要求3所述的半导体整流器件，其特征在于，还包括大致在δP++层之上并与其相邻的高级硅化物区域。
11.如权利要求10所述的半导体整流器件，其特征在于，还包括一层用作栅极电介质的氧化物，这层氧化物大致位于N漂移区域、P本底、δP++层和硅化钛区域中的一种或者多种之上并与之相邻。
12.如权利要求11所述的半导体整流器件，其特征在于，所述氧化层具有大约
Figure A20081008603300031
的厚度。
13.如权利要求11所述的半导体整流器件，其特征在于，还包括一层大致在氧化层之上且与其相邻的多晶硅。
14.如权利要求13所述的半导体整流器件，其特征在于，所述多晶硅层是采用砷以大约40KeV的能量进行注入的。
15.如权利要求13所述的半导体整流器件，其特征在于，还包括一层大致在多晶硅层之上且与其相邻的钛。
16.如权利要求15所述的半导体整流器件，其特征在于，所述钛具有大约
Figure A20081008603300032
的厚度。
17.如权利要求15所述的半导体整流器件，其特征在于，还包括一层大致在钛层之上且与其相邻的氮化钛。
18.如权利要求16所述的半导体整流器件，其特征在于，所述氮化钛层具有大约的厚度。
19.一种制造半导体整流器件的方法，该方法包括如下步骤：
(a)在第二导电类型的基片上沉积第二导电类型的漂移区域；
(b)将第一导电类型的掺杂剂注入漂移区域从而形成第一导电类型的本底区域；
(c)在本底区域上形成一层高级硅化物；以及
(d)使一部分注入的掺杂剂集中在高级硅化物层和本底区域之间的界面区域处从而产生一层用第一导电类型的掺杂剂使其过饱和的硅。
20.如权利要求19所述的方法，其特征在于，所述高级硅化物层包括硅化钛。
21.一种制造半导体整流器件的方法，该方法包括如下步骤：
(a)在N+基片上沉积N漂移区域；
(b)将硼注入到N漂移区域从而产生P本底区域；
(c)在P本底区域上形成一层硅化钛；以及
(d)使一部分注入的硼集中在硅化钛层和P本底区域之间的界面区域处从而产生过饱和的P掺杂硅的δP++层。
22.如权利要求21所述的方法，其特征在于，所述δP++层具有大约几个原子层的厚度。
23.一种制造半导体整流器件的方法，该方法包括如下步骤：
(a)在硅N+基片上沉积N层；
(b)在N层上生长一层氧化硅；
(c)进行第一次光刻步骤，通过去除氧化硅层的第一部分来定义保护环；
(d)将硼注入到保护环，从而产生硼注入区域；
(e)对硼注入区域进行扩散；
(f)在硼注入区域上再生长氧化硅层的第一部分；
(g)进行第二次光刻步骤，以去除氧化硅层的第二部分，从而开放有源区域；
(h)在有源区域中生长栅极氧化物；
(i)在栅极氧化物上沉积一层多晶硅；
(j)采用砷来注入多晶硅层；
(k)使多晶硅层发生局部氧化，从而产生一层氧化多晶硅和一层非氧化多晶硅，并产生N掺杂的多晶硅栅极；
(l)进行第三次光刻步骤，进一步定义多晶硅栅极；
(m)采用反应离子刻蚀工艺来刻蚀氧化的多晶硅层；
(n)将硼注入到N漂移区域，以产生P本底区域；
(o)去除光刻胶；
(p)刻蚀氧化的多晶硅层和栅极氧化物的顶面；
(q)在氧化的多晶硅层和栅极氧化物上沉积一层钛，并且在钛层上沉积一层氮化钛；以及
(r)通过将一部分氧化的多晶硅层暴露在大约至少650摄氏温度下，在P本底区域和钛层之间形成一层硅化钛，从而使得硼进入到一界面并在硅化钛层和P本底区域之间产生过饱和的P掺杂硅的δP++层。
24.如权利要求23所述的方法，其特征在于，步骤(b)中的氧化硅生长到大约在0.5微米和1.0微米之间的厚度。
25.如权利要求23所述的方法，其特征在于，步骤(h)的栅极氧化物生长到大约
Figure A20081008603300041
的厚度。
26.如权利要求23所述的方法，其特征在于，步骤(i)的多晶硅生长到大约
Figure A20081008603300042
的厚度。
27.如权利要求23所述的方法，其特征在于，在步骤(j)中，砷是以大约40KeV的能量注入的。
28.如权利要求23所述的方法，其特征在于，所述非氧化多晶硅层具有大约
Figure A20081008603300051
的厚度。
29.如权利要求23所述的方法，其特征在于，在步骤(o)中，硼是以大约80KeV的能量注入的。
30.如权利要求23所述的方法，其特征在于，在步骤(q)中，硼是以大约30KeV的能量注入的。
31.如权利要求23所述的方法，其特征在于，在步骤(q)中，钛层具有的厚度，氮化钛层具有
Figure A20081008603300053
的厚度。
32.如权利要求23所述的方法，其特征在于，在步骤(t)中，δP++层具有大约几个原子层的厚度。
33.如权利要求23所述的方法，其特征在于，还包括沉积阳极的步骤。
34.如权利要求23所述的方法，其特征在于，还包括进行第四次光刻工艺以刻蚀阳极的步骤。
35.如权利要求23所述的方法，其特征在于，还包括使N+基片变薄的步骤。
36.如权利要求23所述的方法，其特征在于，还包括沉积阴极的步骤。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425614A (zh) * 2013-08-20 2015-03-18 富士电机株式会社 Mos型半导体装置的制造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8435873B2 (en) * 2006-06-08 2013-05-07 Texas Instruments Incorporated Unguarded Schottky barrier diodes with dielectric underetch at silicide interface
TWI381455B (zh) * 2008-04-22 2013-01-01 Pfc Device Co 金氧半ｐ－ｎ接面二極體結構及其製作方法
US8518811B2 (en) 2011-04-08 2013-08-27 Infineon Technologies Ag Schottky diodes having metal gate electrodes and methods of formation thereof
US9029874B2 (en) 2012-09-13 2015-05-12 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having a first silicon carbide semiconductor layer and a second silicon carbide semiconductor layer
WO2014168430A1 (ko) * 2013-04-10 2014-10-16 주식회사 실리콘웍스 정류 회로의 제조 방법
WO2015046791A1 (ko) * 2013-09-26 2015-04-02 주식회사 실리콘웍스 반도체 정류 디바이스 및 그의 제조 방법
CN104392899A (zh) * 2014-10-08 2015-03-04 程德明 整流单晶硅片免喷砂扩散镀镍工艺
TWI703736B (zh) * 2018-10-11 2020-09-01 朋程科技股份有限公司 車用整流裝置、整流器、發電裝置以及動力系統
US11508808B2 (en) * 2018-10-11 2022-11-22 Actron Technology Corporation Rectifier device, rectifier, generator device, and powertrain for vehicle
CN109585572A (zh) * 2018-12-29 2019-04-05 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
JP7189848B2 (ja) * 2019-08-07 2022-12-14 株式会社東芝 半導体装置およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1573309A (en) * 1976-03-24 1980-08-20 Mullard Ltd Semiconductor devices and their manufacture
US4692348A (en) * 1984-06-21 1987-09-08 International Business Machines Corporation Low temperature shallow doping technique
JPH0291974A (ja) * 1988-09-29 1990-03-30 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JPH04369272A (ja) * 1991-06-18 1992-12-22 Fuji Electric Co Ltd 複合化ダイオード
US5182222A (en) * 1991-06-26 1993-01-26 Texas Instruments Incorporated Process for manufacturing a DMOS transistor
JP2773474B2 (ja) * 1991-08-06 1998-07-09 日本電気株式会社 半導体装置
JP3197054B2 (ja) * 1992-03-25 2001-08-13 新電元工業株式会社 絶縁ゲ−ト型電界効果トランジスタとその製造方法
JPH06310725A (ja) * 1993-04-21 1994-11-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3673334B2 (ja) * 1995-07-27 2005-07-20 オリジン電気株式会社 半導体ダイオード
US5818084A (en) 1996-05-15 1998-10-06 Siliconix Incorporated Pseudo-Schottky diode
JP3375274B2 (ja) * 1997-11-20 2003-02-10 オリジン電気株式会社 Ｍｏｓ制御デバイス
DE10217610B4 (de) * 2002-04-19 2005-11-03 Infineon Technologies Ag Metall-Halbleiter-Kontakt, Halbleiterbauelement, integrierte Schaltungsanordnung und Verfahren
US6979861B2 (en) 2002-05-30 2005-12-27 Apd Semiconductor, Inc. Power device having reduced reverse bias leakage current
US7417266B1 (en) * 2004-06-10 2008-08-26 Qspeed Semiconductor Inc. MOSFET having a JFET embedded as a body diode

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425614A (zh) * 2013-08-20 2015-03-18 富士电机株式会社 Mos型半导体装置的制造方法

Also Published As

Publication number Publication date
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TWI442564B (zh) 2014-06-21
TW200901462A (en) 2009-01-01
CN101271926B (zh) 2013-04-17
JP2008227495A (ja) 2008-09-25

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