JP3197054B2 - 絶縁ゲ−ト型電界効果トランジスタとその製造方法 - Google Patents
絶縁ゲ−ト型電界効果トランジスタとその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 230000005669 field effect Effects 0.000 title claims description 12
- 239000010410 layer Substances 0.000 claims description 68
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 17
- 229910021332 silicide Inorganic materials 0.000 claims description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/456—Ohmic electrodes on silicon
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Description
【０００１】（２）
【産業上の利用分野】本発明は、絶縁ゲ−ト型電界効果
トランジスタ及びその製造方法に関するものである。
トランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】従来から、絶縁ゲ−ト型電界効果トラン
ジスタとして、縦型ＭＯＳＦＥＴやＩＧＢＴが知られて
いる。その構造形成において、ポリシリコンのゲ−ト電
極の窓部からチャネル領域となる不純物の導入を行い、
更に、同じポリシリコンの窓部からソ−ス領域となる不
純物の導入を行うようにした、所謂、自己整合法による
ソ−ス領域及びチャネル領域の形成が知られている。
ジスタとして、縦型ＭＯＳＦＥＴやＩＧＢＴが知られて
いる。その構造形成において、ポリシリコンのゲ−ト電
極の窓部からチャネル領域となる不純物の導入を行い、
更に、同じポリシリコンの窓部からソ−ス領域となる不
純物の導入を行うようにした、所謂、自己整合法による
ソ−ス領域及びチャネル領域の形成が知られている。
【０００３】図２は、従来の縦型ＭＯＳＦＥＴの断面構
造図を示す。図２では、電界効果トランジスタの単位セ
ルの構造を示しており、一般には、微細加工技術の利用
による複数の単位セルの並列接続構成によってオン抵抗
（Ｒｏｎ）の低減が図られている。
造図を示す。図２では、電界効果トランジスタの単位セ
ルの構造を示しており、一般には、微細加工技術の利用
による複数の単位セルの並列接続構成によってオン抵抗
（Ｒｏｎ）の低減が図られている。
【０００４】１は高濃度第１導伝型半導体（例えば、ｎ
+）のドレイン領域、２は低濃度第１導伝型半導体（例
えば、ｎ-）のドレイン領域、３は低濃度第２導伝型半
導体（例えば、ｐ-）のチャネル領域、４は高濃度第２
導伝型半導体（例えば、ｐ+）のバックゲ−ト領域、６
は高濃度第１導伝型半導体（例えば、ｎ+）のソ−ス領
域、７は酸化膜、窒化膜等のゲ−ト絶縁膜、８はポリシ
リコン等の導電材料層のゲ−ト電極、９は層間絶縁膜、
１０はソ−ス・バックゲ−ト電極である。
+）のドレイン領域、２は低濃度第１導伝型半導体（例
えば、ｎ-）のドレイン領域、３は低濃度第２導伝型半
導体（例えば、ｐ-）のチャネル領域、４は高濃度第２
導伝型半導体（例えば、ｐ+）のバックゲ−ト領域、６
は高濃度第１導伝型半導体（例えば、ｎ+）のソ−ス領
域、７は酸化膜、窒化膜等のゲ−ト絶縁膜、８はポリシ
リコン等の導電材料層のゲ−ト電極、９は層間絶縁膜、
１０はソ−ス・バックゲ−ト電極である。
【０００５】従来構造では、ソ−ス領域６、チャネル領
域３、ドレイン領域２による寄生のｎｐｎバイポ−ラト
ランジスタが動作するため、誘導性負荷に対する耐量が
弱くなる。又、従来構造では、ゲ−ト電極８の窓部内
に、ソ−ス領域用コンタクト部、及びバックゲ−ト領域
用コンタクト部をもつ、ソ−ス・バック（３）ゲ−ト電
極１０を設ける必要がある。そのため、コンタクト部の
占有面積が増加して微細化に困難を生じ、セルの高密度
化によるオン抵抗の低減に問題がある。
域３、ドレイン領域２による寄生のｎｐｎバイポ−ラト
ランジスタが動作するため、誘導性負荷に対する耐量が
弱くなる。又、従来構造では、ゲ−ト電極８の窓部内
に、ソ−ス領域用コンタクト部、及びバックゲ−ト領域
用コンタクト部をもつ、ソ−ス・バック（３）ゲ−ト電
極１０を設ける必要がある。そのため、コンタクト部の
占有面積が増加して微細化に困難を生じ、セルの高密度
化によるオン抵抗の低減に問題がある。
【０００６】
【発明が解決しようとする課題】解決しようとする問題
点は、ソ−ス領域、チャネル領域、及びドレイン領域に
よる寄生のバイポ−ラトランジスタの存在に起因する破
壊等のおそれ、ソ−ス・バックゲ−ト電極のコンタクト
部の占有面積増大に伴う、微細化に対する制限がある点
である。
点は、ソ−ス領域、チャネル領域、及びドレイン領域に
よる寄生のバイポ−ラトランジスタの存在に起因する破
壊等のおそれ、ソ−ス・バックゲ−ト電極のコンタクト
部の占有面積増大に伴う、微細化に対する制限がある点
である。
【０００７】
【課題を解決するための手段】本発明は、ゲ−ト電極に
囲まれた窓部のチャネル領域に、ゲ−ト絶縁膜直下のチ
ャネル領域面より深く、かつ、少なくともゲ−ト電極端
部直下に及ぶ幅をもつ凹部を形成し、その凹部にシリサ
イド層又は金属層を設けることを主たる特徴とする絶縁
ゲ−ト型電界効果トランジスタ、及びその製造方法にお
いて、ドレイン領域となる第１導伝型シリコン基体上に
ゲ−ト絶縁膜となる絶縁膜層、及びゲ−ト電極となるポ
リシリコン層を形成する第１の工程、絶縁膜層及びポリ
シリコン層に窓部を形成するとともに、その窓部から第
１導伝型シリコン基体に及ぶ凹部を形成する第２の工
程、ポリシリコン層及び凹部にわたり全面酸化して酸化
膜を形成した後、窓部から第２導電型不純物を導入して
チャネル領域を形成する第３の工程、窓部内のチャネル
領域に更に、第２導電型不純物を導入してバックゲ−ト
領域を形成する第４の工程、凹部のみの酸化膜を除去
し、窓部内の凹部にシリサイド層又は金属層を形成する
第５の工程、層間絶縁層及びソ−ス・バックゲ−ト電極
を形成する第６の工程を少なくとも具備するものであ
る。これにより、寄生バイポ−ラトランジスタによる破
壊のおそれがなく、微細化によるオン抵抗が小さい絶縁
ゲ−ト型電界効果トランジスタを実現するとともに、自
己整合的にチャネル領域、バックゲ−ト領域、及びソ−
ス領域を製造容易に、かつ、精度よく形成し得（４）る
製造方法を提供する。
囲まれた窓部のチャネル領域に、ゲ−ト絶縁膜直下のチ
ャネル領域面より深く、かつ、少なくともゲ−ト電極端
部直下に及ぶ幅をもつ凹部を形成し、その凹部にシリサ
イド層又は金属層を設けることを主たる特徴とする絶縁
ゲ−ト型電界効果トランジスタ、及びその製造方法にお
いて、ドレイン領域となる第１導伝型シリコン基体上に
ゲ−ト絶縁膜となる絶縁膜層、及びゲ−ト電極となるポ
リシリコン層を形成する第１の工程、絶縁膜層及びポリ
シリコン層に窓部を形成するとともに、その窓部から第
１導伝型シリコン基体に及ぶ凹部を形成する第２の工
程、ポリシリコン層及び凹部にわたり全面酸化して酸化
膜を形成した後、窓部から第２導電型不純物を導入して
チャネル領域を形成する第３の工程、窓部内のチャネル
領域に更に、第２導電型不純物を導入してバックゲ−ト
領域を形成する第４の工程、凹部のみの酸化膜を除去
し、窓部内の凹部にシリサイド層又は金属層を形成する
第５の工程、層間絶縁層及びソ−ス・バックゲ−ト電極
を形成する第６の工程を少なくとも具備するものであ
る。これにより、寄生バイポ−ラトランジスタによる破
壊のおそれがなく、微細化によるオン抵抗が小さい絶縁
ゲ−ト型電界効果トランジスタを実現するとともに、自
己整合的にチャネル領域、バックゲ−ト領域、及びソ−
ス領域を製造容易に、かつ、精度よく形成し得（４）る
製造方法を提供する。
【０００８】
【実施例】図１は、本発明の実施例を示す断面構造図で
ある。又、図３（ａ）〜（ｊ）は本発明構造の製造方法
例を示す製造工程図である。いずれも図２と同一符号は
同等部分をあらわす。
ある。又、図３（ａ）〜（ｊ）は本発明構造の製造方法
例を示す製造工程図である。いずれも図２と同一符号は
同等部分をあらわす。
【０００９】図１において、ゲ−ト電極８に囲まれた窓
部に露出するチャネル領域３及びバックゲ−ト領域４に
わたって、ゲ−ト絶縁膜７直下のチャネル領域面より深
く、かつ、少なくともゲ−ト電極端部直下に及ぶ幅をも
つ凹部を形成する。又、その凹部に、Ｔｉ、Ｐｔ等によ
り、シリサイド層又は金属層から成るソ−ス領域５を形
成する。次いで、シリサイド層又は金属層のソ−ス領域
５の上にソ−ス・バックゲ−ト電極１０が設けられる。
部に露出するチャネル領域３及びバックゲ−ト領域４に
わたって、ゲ−ト絶縁膜７直下のチャネル領域面より深
く、かつ、少なくともゲ−ト電極端部直下に及ぶ幅をも
つ凹部を形成する。又、その凹部に、Ｔｉ、Ｐｔ等によ
り、シリサイド層又は金属層から成るソ−ス領域５を形
成する。次いで、シリサイド層又は金属層のソ−ス領域
５の上にソ−ス・バックゲ−ト電極１０が設けられる。
【００１０】更に、図３の製造工程図により製造方法例
を詳述する。（ａ）高濃度第１導伝型半導体（例えば、
ｎ+）のドレイン領域１となるシリコン基体１′上に、低
濃度第１導伝型半導体（例えば、ｎ-）のドレイン領域
２となるエピタキシアル成長層から成るシリコン基体
２′を形成し、次いで、ゲ−ト絶縁膜７用の酸化膜の絶
縁膜層７′及びゲ−ト電極８用のポリシリコン層８′を
形成した。又。ポリシリコン８′の抵抗値を下げるため
に、例えば、ＰＯＣ１３等によりリンを高濃度にド−プ
する。（ｂ）フォトレジストをマスクにしてポリシリコ
ン層８′のパタ−ニングにより、窓部を形成する。又、
このとき窓部のポリシリコン層８′を突き抜けて、下地
のシリコン基体２′もエッチングして、凹部を形成す
る。その凹部の深さは、絶縁膜層７′直下のシリコン基
体２′の面から０.０２μｍ〜２.０μｍが適当である。
（ｃ）ポリシリコン層８′及び凹部にわたり全面酸化し
て酸化膜１１を形成する。この場合、酸化膜１１の厚さ
は、ポリシリコン層８′面とシリコン基体２′の凹部の
不純物濃度が異なるためポリシリコン層８’面の方が厚
く形成される。（ｄ）（５）ポリシリコン層８′の窓部
から第２導伝不純物をイオン注入法によりド−ピングし
熱拡散して、チャネル領域３を形成する。（ｅ）写真処
理によりポリシリコン層８′の窓部より小さいレジスト
パタ−ン窓を形成し、第２導伝型不純物をイオン注入法
により導入し、熱拡散し、チャネル領域３より高濃度の
バックゲ−ト領域４を形成する。（ｆ）凹部の酸化膜１
１をウェット処理で除去し、凹部のチャネル領域３とバ
ックゲ−ト領域４を露出させる。この場合、（ｃ）の工
程で形成した酸化膜１１は、ポリシリコン層８′の方の
酸化膜が厚いので、凹部が除去されても８′層上は残っ
た状態になっている。（ｇ）全面にＴｉ，Ｐｔ等の金属
層１２を蒸着又はスパッタ法により形成する、（ｈ）６
００℃程度の低温熱処理を行い、凹部上の金属層１２が
シリコンと反応し、凹部上のみにシリサイド層が形成さ
れる。又、ポリシリコン層８′上の金属層には、酸化膜
１１が存在するので未反応金属のまま残っている。次い
で、シリサイド層と未反応金属との選択性のあるエッチ
ング液、例えば、アンモニア水と過酸化水素水の混合液
でエッチングを行い、凹部上のシリサイド層を残して、
金属層１２は除去される。更に、８００℃程度の熱処理
を行い、シリサイド層の低抵抗化を行い、ソ−ス領域５
を形成する。（ｉ）層間絶縁層９をＣＶＤ法により形成
し、コンタクトホ−ルを設ける。（ｊ）コンタクトホ−
ルを含めて、Ａｌにより、ソ−ス・バックゲ−ト電極１
０を形成し、図１の断面構造図と同一となる。
を詳述する。（ａ）高濃度第１導伝型半導体（例えば、
ｎ+）のドレイン領域１となるシリコン基体１′上に、低
濃度第１導伝型半導体（例えば、ｎ-）のドレイン領域
２となるエピタキシアル成長層から成るシリコン基体
２′を形成し、次いで、ゲ−ト絶縁膜７用の酸化膜の絶
縁膜層７′及びゲ−ト電極８用のポリシリコン層８′を
形成した。又。ポリシリコン８′の抵抗値を下げるため
に、例えば、ＰＯＣ１３等によりリンを高濃度にド−プ
する。（ｂ）フォトレジストをマスクにしてポリシリコ
ン層８′のパタ−ニングにより、窓部を形成する。又、
このとき窓部のポリシリコン層８′を突き抜けて、下地
のシリコン基体２′もエッチングして、凹部を形成す
る。その凹部の深さは、絶縁膜層７′直下のシリコン基
体２′の面から０.０２μｍ〜２.０μｍが適当である。
（ｃ）ポリシリコン層８′及び凹部にわたり全面酸化し
て酸化膜１１を形成する。この場合、酸化膜１１の厚さ
は、ポリシリコン層８′面とシリコン基体２′の凹部の
不純物濃度が異なるためポリシリコン層８’面の方が厚
く形成される。（ｄ）（５）ポリシリコン層８′の窓部
から第２導伝不純物をイオン注入法によりド−ピングし
熱拡散して、チャネル領域３を形成する。（ｅ）写真処
理によりポリシリコン層８′の窓部より小さいレジスト
パタ−ン窓を形成し、第２導伝型不純物をイオン注入法
により導入し、熱拡散し、チャネル領域３より高濃度の
バックゲ−ト領域４を形成する。（ｆ）凹部の酸化膜１
１をウェット処理で除去し、凹部のチャネル領域３とバ
ックゲ−ト領域４を露出させる。この場合、（ｃ）の工
程で形成した酸化膜１１は、ポリシリコン層８′の方の
酸化膜が厚いので、凹部が除去されても８′層上は残っ
た状態になっている。（ｇ）全面にＴｉ，Ｐｔ等の金属
層１２を蒸着又はスパッタ法により形成する、（ｈ）６
００℃程度の低温熱処理を行い、凹部上の金属層１２が
シリコンと反応し、凹部上のみにシリサイド層が形成さ
れる。又、ポリシリコン層８′上の金属層には、酸化膜
１１が存在するので未反応金属のまま残っている。次い
で、シリサイド層と未反応金属との選択性のあるエッチ
ング液、例えば、アンモニア水と過酸化水素水の混合液
でエッチングを行い、凹部上のシリサイド層を残して、
金属層１２は除去される。更に、８００℃程度の熱処理
を行い、シリサイド層の低抵抗化を行い、ソ−ス領域５
を形成する。（ｉ）層間絶縁層９をＣＶＤ法により形成
し、コンタクトホ−ルを設ける。（ｊ）コンタクトホ−
ルを含めて、Ａｌにより、ソ−ス・バックゲ−ト電極１
０を形成し、図１の断面構造図と同一となる。
【００１１】図３の製造工程例では、凹部に形成した金
属層１２を合金化法を用いてシリサイド層によるソ−ス
領域５を形成するので、シリサイド層は少なくともゲ−
ト電極８の端部直下まで達するように設けることは容易
となる。これにより、ゲ−トをオンしたときに形成され
るチャネルとソ−ス領域５は切れ目なく、容易に接続さ
れる。
属層１２を合金化法を用いてシリサイド層によるソ−ス
領域５を形成するので、シリサイド層は少なくともゲ−
ト電極８の端部直下まで達するように設けることは容易
となる。これにより、ゲ−トをオンしたときに形成され
るチャネルとソ−ス領域５は切れ目なく、容易に接続さ
れる。
【００１２】本発明構造の他の実施例として、ソ−ス領
域５を金属層で形成することができる。この場合は、ゲ
−トのオン時にチャネルとソ−ス領域５に切れ目を生
（６）じさせないため、凹部の幅、即ち、凹部の上縁が
ゲ−ト絶縁膜７に接する位置が、少なくとも、ゲ−ト電
極８の端部直下に及ぶように、あらかじめ、凹部の形状
を形成する必要がある。
域５を金属層で形成することができる。この場合は、ゲ
−トのオン時にチャネルとソ−ス領域５に切れ目を生
（６）じさせないため、凹部の幅、即ち、凹部の上縁が
ゲ−ト絶縁膜７に接する位置が、少なくとも、ゲ−ト電
極８の端部直下に及ぶように、あらかじめ、凹部の形状
を形成する必要がある。
【００１３】以上の本発明の構造により、ソ−ス領域５
がシリサイド層又は金属層であるため、寄生的に存在す
るバイポ−ラトランジスタを無視でき、それによる破壊
のおそれを解消する。又、ソ−ス・バックゲ−ト電極の
コンタクト部の占有面積を小さくでき、従って、微細化
によりセル密度を１０〜３０％程度上げることができ、
従来構造よりオン抵抗を１０〜３０％程減少できる。
がシリサイド層又は金属層であるため、寄生的に存在す
るバイポ−ラトランジスタを無視でき、それによる破壊
のおそれを解消する。又、ソ−ス・バックゲ−ト電極の
コンタクト部の占有面積を小さくでき、従って、微細化
によりセル密度を１０〜３０％程度上げることができ、
従来構造よりオン抵抗を１０〜３０％程減少できる。
【００１４】又、前記の本発明構造の製造方法により、
ポリシリコン層と凹部にわたって全面酸化した場合、ポ
リシリコン層の方に厚い酸化膜が形成され、そのため次
工程の凹部のみの酸化膜除去において、同一処理手段に
より、ポリシリコン層上の酸化膜を残すことが容易とな
り、マスク工程の減少など、製造工程を簡略化できるこ
とになる。又、ゲ−ト電極直下に自己整合的にシリサイ
ド層のソ−ス領域を容易に形成できる。
ポリシリコン層と凹部にわたって全面酸化した場合、ポ
リシリコン層の方に厚い酸化膜が形成され、そのため次
工程の凹部のみの酸化膜除去において、同一処理手段に
より、ポリシリコン層上の酸化膜を残すことが容易とな
り、マスク工程の減少など、製造工程を簡略化できるこ
とになる。又、ゲ−ト電極直下に自己整合的にシリサイ
ド層のソ−ス領域を容易に形成できる。
【００１５】通常、シリサイド層又は金属層は半導体に
対して、ショットキ−障壁を形成するが、ゲ−トオンに
より形成されたチャネルは、不純物濃度の高い状態と同
一状態となるため、チャネルとシリサイド層又は金属層
はオ−ミック接合状態となり、電界効果トランジスタの
ソ−ス領域として十分に動作する。
対して、ショットキ−障壁を形成するが、ゲ−トオンに
より形成されたチャネルは、不純物濃度の高い状態と同
一状態となるため、チャネルとシリサイド層又は金属層
はオ−ミック接合状態となり、電界効果トランジスタの
ソ−ス領域として十分に動作する。
【００１６】本発明構造及び製造方法において、前記せ
る各実施例の各部の変形、材料の変換、部分的付加等の
変更や、ＩＧＢＴ等への実施を行っても本発明の要旨の
範囲で本願権利に含まれるものである。
る各実施例の各部の変形、材料の変換、部分的付加等の
変更や、ＩＧＢＴ等への実施を行っても本発明の要旨の
範囲で本願権利に含まれるものである。
【００１７】
【発明の効果】以上の説明のように、寄生バイポ−ラト
ランジスタ効果が無視できるので信（７）頼性が高く、
又、ソ−ス・バックゲ−ト電極の占有面積を減少する微
細化によりオン抵抗を低減した絶縁ゲ−ト型電界効果ト
ランジスタを得ると共に、ゲ−ト電極直下に自己整合的
にソ−ス領域を形成し、又、マスク工程の減少など製造
工程の簡略化を可能とする。従って、本発明構造の半導
体装置は、スイッチング電源をはじめ、各種機器に利用
して、産業上の効果、極めて大なるものである。
ランジスタ効果が無視できるので信（７）頼性が高く、
又、ソ−ス・バックゲ−ト電極の占有面積を減少する微
細化によりオン抵抗を低減した絶縁ゲ−ト型電界効果ト
ランジスタを得ると共に、ゲ−ト電極直下に自己整合的
にソ−ス領域を形成し、又、マスク工程の減少など製造
工程の簡略化を可能とする。従って、本発明構造の半導
体装置は、スイッチング電源をはじめ、各種機器に利用
して、産業上の効果、極めて大なるものである。
【図１】本発明の実施例を示す断面構造図である。
【図２】従来構造の断面構造図である。
【図３】本発明の製造方法例を示す製造工程図である。
１ 高濃度第１導伝型半導体のドレイン領域 １′ １となるシリコン基体 ２ 低濃度第１導伝型半導体のドレイン領域 ２′ ２となるシリコン基体 ３ 低濃度第２導伝型半導体のチャネル領域 ４ 高濃度第２導伝型半導体のバックゲ−ト領域 ５ シリサイド層又は金属層からなるソ−ス領域 ６ 高濃度第１導伝型半導体のソ−ス領域 ７ ゲ−ト絶縁膜 ７′ ７となる絶縁膜層 ８ ゲ−ト電極 ８′ ８となるポリシリコン層 ９ 層間絶縁膜 １０ ソ−ス・バックゲ−ト電極 （８） １１ 酸化膜 １２ 金属層
Claims (3)
- 【請求項１】 ドレイン領域となる第１導伝型の半導体
基体、半導体基体の主表面に形成した第２導伝型のチャ
ネル領域、チャネル領域内に形成したソース領域、ソー
ス領域とドレイン領域にまたがるように設けたゲート絶
縁膜及びゲート電極、ゲート電極に囲まれた窓部にコン
タクトしたソース電極から成る絶縁ゲート型電界効果ト
ランジスタにおいて、ゲート電極に囲まれた窓部のチャ
ネル領域に、ゲート絶縁膜直下のチャネル領域面より深
く、かつ、少なくともゲート電極端部直下に及ぶ幅をも
つ凹部を形成し、凹部の底辺部領域にバックゲート領域
を導入し、上記凹部にシリサイド層又は金属層のソース
領域を設け、ソース領域の内面にチャネル領域及びバッ
クゲート領域のみが接するように構成したことを特徴と
する絶縁ゲート型電界効果トランジスタ。 - 【請求項２】 凹部の深さを０.０２μｍ〜２.０μｍ
としたことを特徴とする請求項１の絶縁ゲ−ト型電界効
果トランジスタ。 - 【請求項３】 ドレイン領域となる第１導伝型シリコン
基体上にゲ−ト絶縁膜となる絶縁膜層、及びゲ−ト電極
となるポリシリコン層を形成する第１の工程、絶縁膜層
及びポリシリコン層に窓部を形成するとともに、その窓
部から第１導伝型シリコン基体に及ぶ凹部を形成する第
２の工程、 ポリシリコン層及び凹部にわたり全面酸化して酸化膜を
形成した後、窓部から第２導伝型不純物を導入してチャ
ネル領域を形成する第３の工程、 窓部内のチャネル領域に更に、第２導伝型不純物を導入
してバックゲ−ト領域を形成する第４の工程、 凹部のみの酸化膜を除去し、窓部内の凹部にシリサイド
層又は金属層を形成する第５の工程、 層間絶縁層及びソ−ス・バックゲ−ト電極を形成する第
６の工程を少なくとも具備する絶縁ゲ−ト型電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09877992A JP3197054B2 (ja) | 1992-03-25 | 1992-03-25 | 絶縁ゲ−ト型電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09877992A JP3197054B2 (ja) | 1992-03-25 | 1992-03-25 | 絶縁ゲ−ト型電界効果トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275705A JPH05275705A (ja) | 1993-10-22 |
| JP3197054B2 true JP3197054B2 (ja) | 2001-08-13 |
Family
ID=14228862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09877992A Expired - Fee Related JP3197054B2 (ja) | 1992-03-25 | 1992-03-25 | 絶縁ゲ−ト型電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3197054B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8253222B2 (en) | 2010-02-23 | 2012-08-28 | Fuji Electric Co., Ltd. | Semiconductor device and fabrication method of semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7847315B2 (en) * | 2007-03-09 | 2010-12-07 | Diodes Fabtech Inc. | High efficiency rectifier |
| JP2011176026A (ja) | 2010-02-23 | 2011-09-08 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
| JP5599835B2 (ja) * | 2012-03-12 | 2014-10-01 | 富士電機株式会社 | 半導体素子の製造方法 |
| CN103915493A (zh) * | 2013-01-06 | 2014-07-09 | 上海华虹宏力半导体制造有限公司 | Vdmos结构 |
-
1992
- 1992-03-25 JP JP09877992A patent/JP3197054B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US8253222B2 (en) | 2010-02-23 | 2012-08-28 | Fuji Electric Co., Ltd. | Semiconductor device and fabrication method of semiconductor device |
| US8691635B2 (en) | 2010-02-23 | 2014-04-08 | Fuji Electric Co., Ltd. | Fabrication method of semiconductor device |
| DE102011004476B4 (de) | 2010-02-23 | 2024-04-18 | Fuji Electric Co., Ltd. | Halbleitereinrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275705A (ja) | 1993-10-22 |
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