JP2807718B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2807718B2 JP2807718B2 JP1188068A JP18806889A JP2807718B2 JP 2807718 B2 JP2807718 B2 JP 2807718B2 JP 1188068 A JP1188068 A JP 1188068A JP 18806889 A JP18806889 A JP 18806889A JP 2807718 B2 JP2807718 B2 JP 2807718B2
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- Japan
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- semiconductor substrate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS型半導体装置に関する。
本発明は、半導体基板表面付近に半導体基板と逆導電
型の低濃度不純物領域を設け、低濃度不純物領域を開口
して半導体基板表面が露出するトレンチを設け、トレン
チの側壁にゲート酸化膜を介してゲート電極を設け、ゲ
ート電極に対してセルフアライメント的にトレンチの底
面付近および低濃度不純物領域表面付近に高濃度不純物
領域を設けることにより、高耐圧トランジスタのチャネ
ル長を縮小し、集積化を可能としたものである。
型の低濃度不純物領域を設け、低濃度不純物領域を開口
して半導体基板表面が露出するトレンチを設け、トレン
チの側壁にゲート酸化膜を介してゲート電極を設け、ゲ
ート電極に対してセルフアライメント的にトレンチの底
面付近および低濃度不純物領域表面付近に高濃度不純物
領域を設けることにより、高耐圧トランジスタのチャネ
ル長を縮小し、集積化を可能としたものである。
従来、第２図に示したように、半導体基板１表面付近
にゲート酸化膜４を介してゲート電極を設け、ゲート電
極６に対してセルフアライメント的に半導体基板表面付
近に半導体基板１と逆導電型の低濃度不純物領域２を設
け、ゲート電極に対してオフセット的に半導体基板と逆
導電型の高濃度不純物領域７を設けることによって高耐
圧トランジスタが形成されていた。
にゲート酸化膜４を介してゲート電極を設け、ゲート電
極６に対してセルフアライメント的に半導体基板表面付
近に半導体基板１と逆導電型の低濃度不純物領域２を設
け、ゲート電極に対してオフセット的に半導体基板と逆
導電型の高濃度不純物領域７を設けることによって高耐
圧トランジスタが形成されていた。
しかし、従来の技術では、ゲート長の縮小化が困難で
あるという欠点を有していた。
あるという欠点を有していた。
以上に述べた問題点を解決するために、本発明では、
トレンチの側壁にゲート電極を設けた。
トレンチの側壁にゲート電極を設けた。
上記のごとく形成された半導体装置はチャネル長の縮
小化が容易に実現できる。
小化が容易に実現できる。
したがって、高耐圧トランジスタの集積化を可能とし
た。
た。
本発明の実施例を図面に基づいて詳細に説明する。第
１図（ａ）〜（ｃ）は、本発明のMOS型半導体装置を製
造するときの工程をｎチャネルを例にとって示したもの
である。第１図（ａ）に示した工程で、半導体基板１表
面付近に、P+、As+、Sb+等のｎ型ドーパントのイオン注
入を行い、ｎ型低濃度不純物領域２を形成した後、ｎ型
低濃度不純物領域２を開口して、半導体基板１表面が露
出するトレンチ３を形成し、全面を酸化してゲート酸化
膜４を形成し、全面にポリシリコン５を形成する。ここ
で、ポリシリコン５の膜厚によって、ゲート長が決定さ
れるため、例えばポリシリコン５の膜厚を１μｍとす
る。第２図（ｂ）に示した工程で、ポリシリコン５を異
方性のエッチングによりゲート電極６を形成する。第２
図（ｃ）に示した工程で、アニール等の方法で、低濃度
不純物領域２をトレンチ３の底面付近に達する領域に拡
散した後、ゲート電極６をインプラマスクとしてセルフ
アライメント的にトレンチ３の底面付近および低濃度不
純物領域２表面付近に、P+、As+、Sb+等のｎ型ドーパン
トのイオン注入を行い、ｎ型高濃度不純物領域７を形成
する。この後は、図示しないが、層間絶縁膜を形成し、
適当な箇所にコンタクトホールを形成し、必要なアルミ
配線を行い、保護膜を形成して完成する。
１図（ａ）〜（ｃ）は、本発明のMOS型半導体装置を製
造するときの工程をｎチャネルを例にとって示したもの
である。第１図（ａ）に示した工程で、半導体基板１表
面付近に、P+、As+、Sb+等のｎ型ドーパントのイオン注
入を行い、ｎ型低濃度不純物領域２を形成した後、ｎ型
低濃度不純物領域２を開口して、半導体基板１表面が露
出するトレンチ３を形成し、全面を酸化してゲート酸化
膜４を形成し、全面にポリシリコン５を形成する。ここ
で、ポリシリコン５の膜厚によって、ゲート長が決定さ
れるため、例えばポリシリコン５の膜厚を１μｍとす
る。第２図（ｂ）に示した工程で、ポリシリコン５を異
方性のエッチングによりゲート電極６を形成する。第２
図（ｃ）に示した工程で、アニール等の方法で、低濃度
不純物領域２をトレンチ３の底面付近に達する領域に拡
散した後、ゲート電極６をインプラマスクとしてセルフ
アライメント的にトレンチ３の底面付近および低濃度不
純物領域２表面付近に、P+、As+、Sb+等のｎ型ドーパン
トのイオン注入を行い、ｎ型高濃度不純物領域７を形成
する。この後は、図示しないが、層間絶縁膜を形成し、
適当な箇所にコンタクトホールを形成し、必要なアルミ
配線を行い、保護膜を形成して完成する。
この発明は以上の説明で明らかなように、MOS型半導
体装置において、トレンチの側壁にゲート電極を形成
し、セルフアライメント的にソース、ドレインが形成さ
れているため、特性の安定化を損なうことなくゲート長
が縮少できるという効果を有する。したがって、本発明
は、高耐圧トランジスタの集積化を可能としたものであ
る。
体装置において、トレンチの側壁にゲート電極を形成
し、セルフアライメント的にソース、ドレインが形成さ
れているため、特性の安定化を損なうことなくゲート長
が縮少できるという効果を有する。したがって、本発明
は、高耐圧トランジスタの集積化を可能としたものであ
る。
第１図（ａ）〜（ｃ）は、本発明のMOS型半導体装置を
製造する方法の工程順断面図の一例で、第２図は、従来
のMOS型半導体装置の断面図である。 １……Ｐ型半導体基板 ２……ｎ型低濃度不純物領域 ３……トレンチ ４……ゲート酸化膜 ５……ポリシリコン ６……ゲート電極 ７……ｎ型高濃度不純物領域
製造する方法の工程順断面図の一例で、第２図は、従来
のMOS型半導体装置の断面図である。 １……Ｐ型半導体基板 ２……ｎ型低濃度不純物領域 ３……トレンチ ４……ゲート酸化膜 ５……ポリシリコン ６……ゲート電極 ７……ｎ型高濃度不純物領域
Claims (4)
- 【請求項１】半導体基板上には低濃度不純物層が設けら
れ、前記低濃度不純物層にはその底部が前記半導体基板
に達するトレンチが設けられ、前記トレンチの側壁部の
低濃度不純物層表面および前記トレンチの底面部の半導
体基板表面にはゲート酸化膜が設けられ、前記トレンチ
の側壁部から底面部に延在して前記ゲート酸化膜を介し
てゲート電極が設けられ、前記トレンチの底面部の前記
半導体基板表面には前記ゲート電極をマスクとして導入
された高濃度不純物領域が設けられていることを特徴と
する半導体装置。 - 【請求項２】前記低濃度不純物層のトレンチ近傍の上部
表面には高濃度不純物領域が形成されていることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】前記低濃度不純物層および前記高濃度不純
物領域は前記半導体基板とは逆導電型であることを特徴
とする請求項２記載の半導体装置。 - 【請求項４】半導体基板表面に前記半導体基板に対して
逆導電型の低濃度不純物層を設け、前記低濃度不純物層
を開口して前記半導体基板表面が露出するトレンチを設
け、前記トレンチの側壁および前記露出した半導体基板
表面にゲート酸化膜を設け、前記トレンチの側壁の一部
に前記ゲート酸化膜を介してゲート電極を設け、前記ゲ
ート電極に対してセルフアライメント的に前記トレンチ
の底面付近および前記低濃度不純物領域表面付近に高濃
度不純物領域を設けることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188068A JP2807718B2 (ja) | 1989-07-20 | 1989-07-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188068A JP2807718B2 (ja) | 1989-07-20 | 1989-07-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0352263A JPH0352263A (ja) | 1991-03-06 |
| JP2807718B2 true JP2807718B2 (ja) | 1998-10-08 |
Family
ID=16217147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1188068A Expired - Lifetime JP2807718B2 (ja) | 1989-07-20 | 1989-07-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2807718B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4797265B2 (ja) * | 2001-03-21 | 2011-10-19 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP4631833B2 (ja) * | 2006-09-04 | 2011-02-16 | ソニー株式会社 | 半導体装置 |
-
1989
- 1989-07-20 JP JP1188068A patent/JP2807718B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0352263A (ja) | 1991-03-06 |
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