JP2956538B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000000034 method Methods 0.000 title claims description 8
- 238000004519 manufacturing process Methods 0.000 title description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 238000000992 sputter etching Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 14
- 239000000758 substrate Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
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Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にP型ポリシリコンゲートを用いたPチャネ
ル絶縁ゲート型電界効果トランジスタに関する。
に関し、特にP型ポリシリコンゲートを用いたPチャネ
ル絶縁ゲート型電界効果トランジスタに関する。
【0002】
【従来の技術】従来の半導体装置について図3、図4に
示す。図3は従来の半導体装置の断面図で、P型基板
(1)上にP型エピ層(2)、ゲート酸化膜(3)、ポ
リシリコン(4)、N型ベース(5)、P型ソース層
(6)、チャネル部(10)が形成され、その後、層間
膜(7)、表面電極(8)、裏面電極(9)が形成され
ているものである。
示す。図3は従来の半導体装置の断面図で、P型基板
(1)上にP型エピ層(2)、ゲート酸化膜(3)、ポ
リシリコン(4)、N型ベース(5)、P型ソース層
(6)、チャネル部(10)が形成され、その後、層間
膜(7)、表面電極(8)、裏面電極(9)が形成され
ているものである。
【0003】図4(a)(b)は、従来製法の工程断面
図で、まず、図4(a)に示すように、P型基板(1)
上に形成されたP型エピ層(2)上にゲート酸化膜
(3)およびポリシリコン(4)を形成する。フォトリ
ソグラフィー技術を用いて窓開けを行った後、N型ベー
ス(5)、P型ソース層(6)をポリシリコン(4)を
介して形成する。P型不純物イオン注入のとき、P型ソ
ース層(6)の形成と同時にゲートポリシリコン(4)
のP型化を行う。
図で、まず、図4(a)に示すように、P型基板(1)
上に形成されたP型エピ層(2)上にゲート酸化膜
(3)およびポリシリコン(4)を形成する。フォトリ
ソグラフィー技術を用いて窓開けを行った後、N型ベー
ス(5)、P型ソース層(6)をポリシリコン(4)を
介して形成する。P型不純物イオン注入のとき、P型ソ
ース層(6)の形成と同時にゲートポリシリコン(4)
のP型化を行う。
【0004】その後、図4(b)に示すように、層間膜
(7)、表面電極(8)、裏面電極(9)の形成を行う
ものである。この製法による半導体装置においては、P
型ソース層(6)の深さとゲートポリシリコン(4)の
厚さが特性を決める重要なポイントとなる。例えば現状
のポリシリコン厚は6000±1000Å、P型不純物
は50KeV 5E15〜1E16cm−3で形成して
いるものである。
(7)、表面電極(8)、裏面電極(9)の形成を行う
ものである。この製法による半導体装置においては、P
型ソース層(6)の深さとゲートポリシリコン(4)の
厚さが特性を決める重要なポイントとなる。例えば現状
のポリシリコン厚は6000±1000Å、P型不純物
は50KeV 5E15〜1E16cm−3で形成して
いるものである。
【0005】
【発明が解決しようとする課題】上記図3、図4に示し
た従来技術では、特性改善としてソースの浅化を行った
場合、ゲートポリシリコン中のP型不純物も浅く形成さ
れるためチャネル部(10)上の濃度低下が起こり、し
きい値電圧の上昇とオン抵抗の増大となる。その点を解
決するためにはゲートポリシリコン(4)の浅化が必要
となるが、ゲートポリシリコンを薄くするとゲートポリ
シリコン抵抗が増加し、スイッチング時間が遅くなって
しまうため十分な特性改善が困難であった。
た従来技術では、特性改善としてソースの浅化を行った
場合、ゲートポリシリコン中のP型不純物も浅く形成さ
れるためチャネル部(10)上の濃度低下が起こり、し
きい値電圧の上昇とオン抵抗の増大となる。その点を解
決するためにはゲートポリシリコン(4)の浅化が必要
となるが、ゲートポリシリコンを薄くするとゲートポリ
シリコン抵抗が増加し、スイッチング時間が遅くなって
しまうため十分な特性改善が困難であった。
【0006】
【課題を解決するための手段】本発明は、P型半導体層
上にゲート酸化膜を介してポリシリコンから成るゲート
電極を形成する工程と、前記半導体層表面にN型ベース
層を形成する工程と、チャネル上のゲート電極の厚さが
前記ゲート電極の厚さより薄くなるように前記ゲート電
極の一部を除去する工程と、前記ゲート電極の一部が除
去されていない領域の前記ゲート電極に第1のP型不純
物をイオン注入する工程と、前記ゲート電極の全面とソ
ース形成予定領域に第2のP型不純物をイオン注入し、
前記ゲート電極のP型化とソース領域の形成とを同時に
行う工程とを有することを特徴とする半導体装置の製造
方法である。
上にゲート酸化膜を介してポリシリコンから成るゲート
電極を形成する工程と、前記半導体層表面にN型ベース
層を形成する工程と、チャネル上のゲート電極の厚さが
前記ゲート電極の厚さより薄くなるように前記ゲート電
極の一部を除去する工程と、前記ゲート電極の一部が除
去されていない領域の前記ゲート電極に第1のP型不純
物をイオン注入する工程と、前記ゲート電極の全面とソ
ース形成予定領域に第2のP型不純物をイオン注入し、
前記ゲート電極のP型化とソース領域の形成とを同時に
行う工程とを有することを特徴とする半導体装置の製造
方法である。
【0007】また、本発明は、前記チャネル上のゲート
電極の厚さが前記ゲート電極の厚さよりも薄くなるよう
に前記ゲート電極の一部を除去する工程が、全面に窒化
膜を形成する工程と、前記ゲート電極の一部の表面の前
記窒化膜を窓開けする工程と、窓開けされた前記ゲート
電極表面にLOCOS酸化膜を形成する工程と、前記L
OCOS酸化膜を除去する工程とを含むことを特徴とす
る上記に記載の半導体装置の製造方法である。
電極の厚さが前記ゲート電極の厚さよりも薄くなるよう
に前記ゲート電極の一部を除去する工程が、全面に窒化
膜を形成する工程と、前記ゲート電極の一部の表面の前
記窒化膜を窓開けする工程と、窓開けされた前記ゲート
電極表面にLOCOS酸化膜を形成する工程と、前記L
OCOS酸化膜を除去する工程とを含むことを特徴とす
る上記に記載の半導体装置の製造方法である。
【0008】また、本発明は、前記チャネル上のゲート
電極の厚さが前記ゲート電極の厚さよりも薄くなるよう
に前記ゲート電極の一部を除去する工程が、前記ゲート
電極の一部の表面に窓開けされたレジストを形成する工
程と、前記レジストをマスクとしてイオンエッチングに
より前記ゲート電極の一部を除去する工程とを含むこと
を特徴とする上記に記載の半導体装置の製造方法であ
る。
電極の厚さが前記ゲート電極の厚さよりも薄くなるよう
に前記ゲート電極の一部を除去する工程が、前記ゲート
電極の一部の表面に窓開けされたレジストを形成する工
程と、前記レジストをマスクとしてイオンエッチングに
より前記ゲート電極の一部を除去する工程とを含むこと
を特徴とする上記に記載の半導体装置の製造方法であ
る。
【0009】
【作用】本発明においては、半導体装置はゲートポリシ
リコンが凸形になっていることにより、ゲートの低抵抗
とソースの浅接合化を両立させることができるものであ
る。半導体装置においてLOCOS等を用いてゲートポ
リシリコンの凸形化を行い、特にチャネル上のゲートポ
リシリコンが薄くなっていることにより、ゲートポリシ
リコンの厚い部分には2回P型不純物のイオン注入を行
うことができ、また、ソースを浅くしてもゲート抵抗が
増大しないようにすることができるものである。
リコンが凸形になっていることにより、ゲートの低抵抗
とソースの浅接合化を両立させることができるものであ
る。半導体装置においてLOCOS等を用いてゲートポ
リシリコンの凸形化を行い、特にチャネル上のゲートポ
リシリコンが薄くなっていることにより、ゲートポリシ
リコンの厚い部分には2回P型不純物のイオン注入を行
うことができ、また、ソースを浅くしてもゲート抵抗が
増大しないようにすることができるものである。
【0010】
【実施例】次に本発明の実施例について図面を参照して
説明する。 [実施例1] 図1(a)〜(d)は本発明の一実施例の断面図で、半
導体装置の製造工程順に示すものである。図1(a)に
示すように、P型基板(1)上のP型エピ層(2)上に
ゲート酸化膜(3)、ポリシリコン(4)を形成する。
フォトリソグラフィー技術を用いて窓開けを行った後、
N型ベース層(5)の形成を行う。次いで、図1(b)
に示すように、窒化膜(11)を形成し、その後、窓開
けを行い、LOCOS酸化膜(12)の形成(2000
Å〜3000Å)を行う。
説明する。 [実施例1] 図1(a)〜(d)は本発明の一実施例の断面図で、半
導体装置の製造工程順に示すものである。図1(a)に
示すように、P型基板(1)上のP型エピ層(2)上に
ゲート酸化膜(3)、ポリシリコン(4)を形成する。
フォトリソグラフィー技術を用いて窓開けを行った後、
N型ベース層(5)の形成を行う。次いで、図1(b)
に示すように、窒化膜(11)を形成し、その後、窓開
けを行い、LOCOS酸化膜(12)の形成(2000
Å〜3000Å)を行う。
【0011】次いで、図1(c)に示すように、窒化膜
(11)の除去後、選択的にゲートポリシリコンへP型
不純物のイオン注入(5E15〜1E16cm−2)を
行う。次いで、レジスト(13)およびLOCOS酸化
膜(12)の除去後、全面にP型不純物をイオン注入
(30KeV 5E15〜1E16cm−2)し、ソー
スの形成とP型ゲートポリシリコンの形成を行う。この
ときソースの深さは従来比40〜60%となるように形
成する。最後に図1(d)に示すように、層間膜
(7)、表面電極(8)、裏面電極(9)を形成する。
(11)の除去後、選択的にゲートポリシリコンへP型
不純物のイオン注入(5E15〜1E16cm−2)を
行う。次いで、レジスト(13)およびLOCOS酸化
膜(12)の除去後、全面にP型不純物をイオン注入
(30KeV 5E15〜1E16cm−2)し、ソー
スの形成とP型ゲートポリシリコンの形成を行う。この
ときソースの深さは従来比40〜60%となるように形
成する。最後に図1(d)に示すように、層間膜
(7)、表面電極(8)、裏面電極(9)を形成する。
【0012】[実施例2]図2(a)〜(d)は本発明
の第2の実施例の製造工程を示す断面図である。図2
(a)に示すように、P型基板(1)上のP型エピ層
(2)上にゲート酸化膜(3)、ポリシリコン(4)を
形成する。窓開けを行った後、N型ベース層(5)の形
成を行う。次いで、図2(b)に示すように、レジスト
(13)を形成し、その後窓開けを行い、イオンエッチ
ングし、ポリシリコン(4)を凸形状とする。
の第2の実施例の製造工程を示す断面図である。図2
(a)に示すように、P型基板(1)上のP型エピ層
(2)上にゲート酸化膜(3)、ポリシリコン(4)を
形成する。窓開けを行った後、N型ベース層(5)の形
成を行う。次いで、図2(b)に示すように、レジスト
(13)を形成し、その後窓開けを行い、イオンエッチ
ングし、ポリシリコン(4)を凸形状とする。
【0013】次いで、図2(c)に示すように、選択的
にゲートポリシリコンへP型不純物のイオン注入を行
う。次いで、レジスト(13)の除去後、全面にP型不
純物をイオン注入し、ソースの形成とP型ゲートポリシ
リコンの形成を行う。最後に、図2(d)に示すよう
に、層間膜(7)、表面電極(8)、裏面電極(9)を
形成する。このように、第2の実施例ではLOCOSを
使わずに凸形状としている。このため、ポリシリコンの
形状をコントロールしやすいものである。
にゲートポリシリコンへP型不純物のイオン注入を行
う。次いで、レジスト(13)の除去後、全面にP型不
純物をイオン注入し、ソースの形成とP型ゲートポリシ
リコンの形成を行う。最後に、図2(d)に示すよう
に、層間膜(7)、表面電極(8)、裏面電極(9)を
形成する。このように、第2の実施例ではLOCOSを
使わずに凸形状としている。このため、ポリシリコンの
形状をコントロールしやすいものである。
【0014】
【発明の効果】以上説明したように、本発明によれば、
P型ポリシリコンを有するPチャネル絶縁型電界効果ト
ランジスタにおいてゲートポリシリコンを凸形状とする
ことにより、ゲート抵抗を増大させることなくソースを
浅くできるため、特性の改善が可能となるという効果を
奏するものである。
P型ポリシリコンを有するPチャネル絶縁型電界効果ト
ランジスタにおいてゲートポリシリコンを凸形状とする
ことにより、ゲート抵抗を増大させることなくソースを
浅くできるため、特性の改善が可能となるという効果を
奏するものである。
【図1】本発明の一実施例の工程断面図。
【図2】本発明の第2の実施例の工程断面図。
【図3】従来例を示す断面図。
【図4】従来例の製法を示す工程断面図。
1 P型基板 2 P型エピ 3 ゲート酸化膜 4 ゲートポリシリコン 5 N型ベース層 6 P型ソース層 7 層間膜 8 表面電極 9 裏面電極 10 チャネル 11 窒化膜 12 LOCOS 13 レジスト
Claims (3)
- 【請求項1】 P型半導体層上にゲート酸化膜を介して
ポリシリコンから成るゲート電極を形成する工程と、前
記半導体層表面にN型ベース層を形成する工程と、チャ
ネル上のゲート電極の厚さが前記ゲート電極の厚さより
薄くなるように前記ゲート電極の一部を除去する工程
と、前記ゲート電極の一部が除去されていない領域の前
記ゲート電極に第1のP型不純物をイオン注入する工程
と、前記ゲート電極の全面とソース形成予定領域に第2
のP型不純物をイオン注入し、前記ゲート電極のP型化
とソース領域の形成とを同時に行う工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項2】 前記チャネル上のゲート電極の厚さが前
記ゲート電極の厚さよりも薄くなるように前記ゲート電
極の一部を除去する工程が、全面に窒化膜を形成する工
程と、前記ゲート電極の一部の表面の前記窒化膜を窓開
けする工程と、窓開けされた前記ゲート電極表面にLO
COS酸化膜を形成する工程と、前記LOCOS酸化膜
を除去する工程とを含むことを特徴とする請求項1記載
の半導体装置の製造方法。 - 【請求項3】 前記チャネル上のゲート電極の厚さが前
記ゲート電極の厚さよりも薄くなるように前記ゲート電
極の一部を除去する工程が、前記ゲート電極の一部の表
面に窓開けされたレジストを形成する工程と、前記レジ
ストをマスクとしてイオンエッチングにより前記ゲート
電極の一部を除去する工程とを含むことを特徴とする請
求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7156989A JP2956538B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7156989A JP2956538B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08330583A JPH08330583A (ja) | 1996-12-13 |
JP2956538B2 true JP2956538B2 (ja) | 1999-10-04 |
Family
ID=15639750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7156989A Expired - Lifetime JP2956538B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2956538B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6090676A (en) * | 1998-09-08 | 2000-07-18 | Advanced Micro Devices, Inc. | Process for making high performance MOSFET with scaled gate electrode thickness |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6421965A (en) * | 1987-07-16 | 1989-01-25 | Nec Corp | Mos transistor |
JP2760515B2 (ja) * | 1988-08-01 | 1998-06-04 | 株式会社東芝 | 縦型mosfet |
-
1995
- 1995-05-31 JP JP7156989A patent/JP2956538B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08330583A (ja) | 1996-12-13 |
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