JPH09121058A - 絶縁基板半導体上に製造された半導体素子のスレシホールド電圧を調節する方法 - Google Patents
絶縁基板半導体上に製造された半導体素子のスレシホールド電圧を調節する方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 239000000758 substrate Substances 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 24
- 239000002019 doping agent Substances 0.000 claims abstract description 138
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 42
- 238000002513 implantation Methods 0.000 claims abstract description 30
- 239000007943 implant Substances 0.000 claims description 109
- 239000012212 insulator Substances 0.000 claims description 31
- 229910052710 silicon Inorganic materials 0.000 claims description 31
- 239000010703 silicon Substances 0.000 claims description 31
- 125000006850 spacer group Chemical group 0.000 claims description 29
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 238000000137 annealing Methods 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims 1
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 15
- 230000015572 biosynthetic process Effects 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 7
- 150000002500 ions Chemical class 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000005465 channeling Effects 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 241000233805 Phoenix Species 0.000 description 1
- 241001168730 Simo Species 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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Abstract
(57)【要約】
【課題】 絶縁基板半導体上に製造される半導体素子の
スレシホールド電圧を調節する方法を提供する。 【解決手段】 絶縁物上半導体基板上の半導体素子のス
レシホールド電圧を調節する方法は、ゲート構造（１
６）の形成後にスレシホールド電圧調節用インプラント
（２５）を行って、注入されたドーパント（２６）の拡
散を減少させる工程を含む。ドーパントの拡散低減によ
って、素子の特性を劣化させる狭チャネル効果を排除す
る。ゲート構造（１６）の形成後にドーパント（２６）
を注入することにより、フォトリソグラフィ工程を不要
とし、半導体素子（２８）の処理を簡略化する。これ
は、ソースおよびドレインのインプラント（２２）に用
いたフォトレジスト（２１）を利用することによって達
成される。
スレシホールド電圧を調節する方法を提供する。 【解決手段】 絶縁物上半導体基板上の半導体素子のス
レシホールド電圧を調節する方法は、ゲート構造（１
６）の形成後にスレシホールド電圧調節用インプラント
（２５）を行って、注入されたドーパント（２６）の拡
散を減少させる工程を含む。ドーパントの拡散低減によ
って、素子の特性を劣化させる狭チャネル効果を排除す
る。ゲート構造（１６）の形成後にドーパント（２６）
を注入することにより、フォトリソグラフィ工程を不要
とし、半導体素子（２８）の処理を簡略化する。これ
は、ソースおよびドレインのインプラント（２２）に用
いたフォトレジスト（２１）を利用することによって達
成される。
Description
【発明の詳細な説明】
【０００１】
【発明の即する技術分野】本発明は、一般的に、半導体
素子の製造方法に関し、更に特定すれば、絶縁物上半導
体基板(semiconductor on insulator substrate)上に、
低電力素子として用いる半導体素子を製造する間にスレ
シホールド電圧を調節する方法に関するものである。
素子の製造方法に関し、更に特定すれば、絶縁物上半導
体基板(semiconductor on insulator substrate)上に、
低電力素子として用いる半導体素子を製造する間にスレ
シホールド電圧を調節する方法に関するものである。
【０００２】
【従来の技術】絶縁物上シリコン、即ち、ＳＯＩ技術
は、ＲＦ、低電力、高性能素子に用いられる従来のバル
ク・シリコン技術に対して、いくつかの点で利点があ
る。これらの利点には、処理工程の短縮、ＣＭＯＳ回路
のラッチアップ(latchup)の根絶、トランジスタの高密
度化、高速化に対する寄生容量の減少(reduction)、素
子分離(device isolation)の改善、および高い放射硬度
(radiation hardness)が含まれる。
は、ＲＦ、低電力、高性能素子に用いられる従来のバル
ク・シリコン技術に対して、いくつかの点で利点があ
る。これらの利点には、処理工程の短縮、ＣＭＯＳ回路
のラッチアップ(latchup)の根絶、トランジスタの高密
度化、高速化に対する寄生容量の減少(reduction)、素
子分離(device isolation)の改善、および高い放射硬度
(radiation hardness)が含まれる。
【０００３】ＳＯＩ技術では、トランジスタのスレシホ
ールド電圧が非常に重要である。これは、ＦＥＴのチャ
ネルにおけるドーピング・レベルを含むいくつかの要因
(factor)によって制御される。ＳＯＩ素子には拡散井戸
分離は不要なので、ＳＯＩ基板の活性領域を分離した後
に、製造プロセスの開始頃にドーパントを注入すること
によって、ドーピング・レベルは制御される。相補ＳＯ
Ｉ技術(complementarySOI technology)では、ｎ−チャ
ネル素子のためのスレシホールド電圧調整用インプラン
ト(threshold voltage adjustment implant)は、フォト
レジスト・マスクを用いて、ｐ−チャネル素子の活性領
域からのインプラントを阻止している。ｐ−チャネル素
子については、この逆である。インプラントは、ＳＯＩ
基板の活性領域表面上の犠牲酸化物層を通じて行われ、
酸化物層は注入スクリーンとして機能し、インプラント
のチャネリング(implant channeling)を低減する。
ールド電圧が非常に重要である。これは、ＦＥＴのチャ
ネルにおけるドーピング・レベルを含むいくつかの要因
(factor)によって制御される。ＳＯＩ素子には拡散井戸
分離は不要なので、ＳＯＩ基板の活性領域を分離した後
に、製造プロセスの開始頃にドーパントを注入すること
によって、ドーピング・レベルは制御される。相補ＳＯ
Ｉ技術(complementarySOI technology)では、ｎ−チャ
ネル素子のためのスレシホールド電圧調整用インプラン
ト(threshold voltage adjustment implant)は、フォト
レジスト・マスクを用いて、ｐ−チャネル素子の活性領
域からのインプラントを阻止している。ｐ−チャネル素
子については、この逆である。インプラントは、ＳＯＩ
基板の活性領域表面上の犠牲酸化物層を通じて行われ、
酸化物層は注入スクリーンとして機能し、インプラント
のチャネリング(implant channeling)を低減する。
【０００４】注入されたドーパントは、ゲート構造を活
性領域上に形成するために使用される、後続の高温処理
工程の間に拡散する。ＳＯＩ基板では、かかるドーパン
トが拡散し、埋め込み酸化物絶縁体内に分離することに
よって、望ましくないＦＥＴ特性が生じることになる。
この望ましくないＦＥＴ特性には、シリコン層とその下
に位置する酸化物絶縁体との間の、低い濃度でドープさ
れた後界面(back interface)からの漏れ電流が増大する
ことが含まれる。ドーパントの拡散および分離によっ
て、狭チャネル効果も生じ、素子の幅が狭くなるに連れ
てスレシホールド電圧が正方向に移動することになる。
狭チャネル効果の結果生じる素子の性能低下のため、所
与のスレシホールド電圧および一定注入投与量に対し
て、幅の広い素子の設計および製造が必要となる。しか
しながら、素子が大きくなれば、回路レイアウトの密度
が低下し、回路によって消費される電力が増大するが、
これは低電力用素子には相入れない(compatible)ことで
ある。
性領域上に形成するために使用される、後続の高温処理
工程の間に拡散する。ＳＯＩ基板では、かかるドーパン
トが拡散し、埋め込み酸化物絶縁体内に分離することに
よって、望ましくないＦＥＴ特性が生じることになる。
この望ましくないＦＥＴ特性には、シリコン層とその下
に位置する酸化物絶縁体との間の、低い濃度でドープさ
れた後界面(back interface)からの漏れ電流が増大する
ことが含まれる。ドーパントの拡散および分離によっ
て、狭チャネル効果も生じ、素子の幅が狭くなるに連れ
てスレシホールド電圧が正方向に移動することになる。
狭チャネル効果の結果生じる素子の性能低下のため、所
与のスレシホールド電圧および一定注入投与量に対し
て、幅の広い素子の設計および製造が必要となる。しか
しながら、素子が大きくなれば、回路レイアウトの密度
が低下し、回路によって消費される電力が増大するが、
これは低電力用素子には相入れない(compatible)ことで
ある。
【０００５】ドーパントの拡散およびそれに伴うＳＯＩ
素子の性能低下を抑えるためには、スレシホールド電圧
調節用インプラントを、犠牲注入スクリーンを通じてで
はなく、ゲート酸化物を通じて行えばよく、これによっ
てチャネリングを減少させることができる。このプロセ
スは、ドーパントの拡散を助長する高温ゲート酸化物形
成工程を不要とするが、露出されるゲート酸化物が損傷
または汚染を受け得るため、このプロセスはゲート酸化
物の完全性(integrity)に関する新たな(additional)問
題を引き起こすことになる。また、スレシホールド電圧
調節用インプラントの後にも、ゲートをエッチングした
後のゲート構造を修復するための高温酸化、およびスペ
ーサ形成後の高温高密度化アニールが、未だに残ってい
る。
素子の性能低下を抑えるためには、スレシホールド電圧
調節用インプラントを、犠牲注入スクリーンを通じてで
はなく、ゲート酸化物を通じて行えばよく、これによっ
てチャネリングを減少させることができる。このプロセ
スは、ドーパントの拡散を助長する高温ゲート酸化物形
成工程を不要とするが、露出されるゲート酸化物が損傷
または汚染を受け得るため、このプロセスはゲート酸化
物の完全性(integrity)に関する新たな(additional)問
題を引き起こすことになる。また、スレシホールド電圧
調節用インプラントの後にも、ゲートをエッチングした
後のゲート構造を修復するための高温酸化、およびスペ
ーサ形成後の高温高密度化アニールが、未だに残ってい
る。
【０００６】
【発明が解決しようとする課題】ゲート酸化物の完全性
を保護するために、スレシホールド調節用インプラント
に先立ってゲート・ポリシリコン層の一部をゲート酸化
物上に堆積することができ、インプラントの後にゲート
の残りを堆積することができる。しかしながら、それで
も、スレシホールド電圧調節用インプラントの後に未だ
高温酸化が２回残っているため、ドーパントの拡散は発
生する。分割ゲート堆積プロセスは複雑性およびコスト
が増大することに加えて、酸化物層が２枚のゲート・ポ
リシリコン層間に存在し、ゲート・ドーピングの間拡散
バリアとして機能すると、ゲート空乏現象(gate deplet
ion phenomenon)による性能の悪化が発生し得る。
を保護するために、スレシホールド調節用インプラント
に先立ってゲート・ポリシリコン層の一部をゲート酸化
物上に堆積することができ、インプラントの後にゲート
の残りを堆積することができる。しかしながら、それで
も、スレシホールド電圧調節用インプラントの後に未だ
高温酸化が２回残っているため、ドーパントの拡散は発
生する。分割ゲート堆積プロセスは複雑性およびコスト
が増大することに加えて、酸化物層が２枚のゲート・ポ
リシリコン層間に存在し、ゲート・ドーピングの間拡散
バリアとして機能すると、ゲート空乏現象(gate deplet
ion phenomenon)による性能の悪化が発生し得る。
【０００７】他に提案されているドーパント拡散の問題
に対する解決法の１つに、注入後の高温処理の温度を低
下させることが挙げられる。しかしながら、酸化物によ
って増大するドーパントの拡散は低温でも重要であり、
低温での工程は従来の高温での工程よりも費用がかか
り、しかも複雑である。
に対する解決法の１つに、注入後の高温処理の温度を低
下させることが挙げられる。しかしながら、酸化物によ
って増大するドーパントの拡散は低温でも重要であり、
低温での工程は従来の高温での工程よりも費用がかか
り、しかも複雑である。
【０００８】したがって、絶縁基板上半導体上に製造さ
れる半導体素子のスレシホールド電圧を調節することが
必要とされている。また、このための方法は、スレシホ
ールド電圧調節用インプラントを行った後にドーパント
の再分散を減少させる一方、ＳＯＩ技術の利点は維持
し、ＳＯＩ技術の処理の簡略性を改良しなければならな
い。
れる半導体素子のスレシホールド電圧を調節することが
必要とされている。また、このための方法は、スレシホ
ールド電圧調節用インプラントを行った後にドーパント
の再分散を減少させる一方、ＳＯＩ技術の利点は維持
し、ＳＯＩ技術の処理の簡略性を改良しなければならな
い。
【０００９】
【課題を解決するための手段】本発明は、絶縁物上半導
体基板上に形成された半導体素子のスレシホールド電圧
を調節する方法を提供する。この方法は、絶縁物上半導
体基板を用意し、絶縁物上半導体基板上の活性領域を分
離し、活性領域上にゲート構造を形成する段階を含む。
次に、活性領域を露出させつつ、絶縁物上半導体基板上
に、パターニングされたフォトレジスト層を形成する。
活性領域内に第１導電型の第１ドーパントを注入する。
第１ドーパントは、第１注入エネルギおよび第１注入投
与量で注入され、ゲート構造は、第１ドーパントの注入
の間、第１ドーパントがゲート構造の下の活性領域に侵
入(penetrate)するのを防止する。また、第１ドーパン
トは、第１ドーパントの注入の間、パターニングされた
フォトレジスト層を通過しない。次に、第２導電型の第
２ドーパントを活性領域に注入する。第２ドーパント
は、第２注入エネルギおよび第２注入投与量で注入さ
れ、第２ドーパントは、第２ドーパントの注入の間、ゲ
ート構造を通過することによって、ゲート構造の下の活
性領域に突入する。また、第２ドーパントは、第２ドー
パントの注入の間、パターニングされたフォトレジスト
層を通過しない。第１ドーパントを阻止するために用い
られるパターニングされたフォトレジスト層を用いて、
第２ドーパントも阻止する。更に、パターニングされた
フォトレジスト層を除去し、第１ドーパントおよび第２
ドーパントをアニールする。
体基板上に形成された半導体素子のスレシホールド電圧
を調節する方法を提供する。この方法は、絶縁物上半導
体基板を用意し、絶縁物上半導体基板上の活性領域を分
離し、活性領域上にゲート構造を形成する段階を含む。
次に、活性領域を露出させつつ、絶縁物上半導体基板上
に、パターニングされたフォトレジスト層を形成する。
活性領域内に第１導電型の第１ドーパントを注入する。
第１ドーパントは、第１注入エネルギおよび第１注入投
与量で注入され、ゲート構造は、第１ドーパントの注入
の間、第１ドーパントがゲート構造の下の活性領域に侵
入(penetrate)するのを防止する。また、第１ドーパン
トは、第１ドーパントの注入の間、パターニングされた
フォトレジスト層を通過しない。次に、第２導電型の第
２ドーパントを活性領域に注入する。第２ドーパント
は、第２注入エネルギおよび第２注入投与量で注入さ
れ、第２ドーパントは、第２ドーパントの注入の間、ゲ
ート構造を通過することによって、ゲート構造の下の活
性領域に突入する。また、第２ドーパントは、第２ドー
パントの注入の間、パターニングされたフォトレジスト
層を通過しない。第１ドーパントを阻止するために用い
られるパターニングされたフォトレジスト層を用いて、
第２ドーパントも阻止する。更に、パターニングされた
フォトレジスト層を除去し、第１ドーパントおよび第２
ドーパントをアニールする。
【００１０】
【発明の実施の形態】図１の断面図に描かれているよう
に、酸化物層１１上のシリコン層１２は、絶縁基板１０
上でシリコンを形成する。絶縁物上シリコン、即ち、Ｓ
ＯＩ基板１０は、酸素注入分離(SIMOX:Separation by I
Mplanted OXygen)およびウエハ・ボンディングを含む、
当技術では既知の従来プロセスを用いて形成される。シ
リコン層１２の厚さは約１００ないし５０００オングス
トロームである。半導体素子が作られるのは、シリコン
層１２上であって、シリコン層１５上ではない。シリコ
ン層１２は、高速、低電力で用いるために、薄く保持さ
れている。酸化物層１１がシリコン層１２およびシリコ
ン層１５の間にある。酸化物層１１の厚さは、ＳＩＭＯ
Ｘの場合約１０００ないし４０００オングストローム、
ウエハ・ボンディングの場合約０．１ないし４ミクロン
である。
に、酸化物層１１上のシリコン層１２は、絶縁基板１０
上でシリコンを形成する。絶縁物上シリコン、即ち、Ｓ
ＯＩ基板１０は、酸素注入分離(SIMOX:Separation by I
Mplanted OXygen)およびウエハ・ボンディングを含む、
当技術では既知の従来プロセスを用いて形成される。シ
リコン層１２の厚さは約１００ないし５０００オングス
トロームである。半導体素子が作られるのは、シリコン
層１２上であって、シリコン層１５上ではない。シリコ
ン層１２は、高速、低電力で用いるために、薄く保持さ
れている。酸化物層１１がシリコン層１２およびシリコ
ン層１５の間にある。酸化物層１１の厚さは、ＳＩＭＯ
Ｘの場合約１０００ないし４０００オングストローム、
ウエハ・ボンディングの場合約０．１ないし４ミクロン
である。
【００１１】図２に示すように、酸化物領域１４によっ
て、シリコン層１２の中で活性領域１３を分離させる。
シリコンの局部的酸化(LOCOS: LOCal Oxidation)、また
は当技術では既知の従来の酸化技法を用いて酸化物領域
１４を設け、シリコン層１２のパターニングを行って活
性領域１３を形成する。ＬＯＣＯＳプロセスの一例とし
て、シリコン層１２上に予め熱的に成長させた二酸化シ
リコン層（図示せず）上に、窒化シリコン層（図示せ
ず）を堆積することができる。窒化シリコン層をパター
ニングして、活性領域１３上にのみ、この窒化シリコン
層を残す。シリコン層１２の露出部分を熱酸化させて酸
化物層１４とし、パターニングされた窒化シリコン層と
二酸化シリコン層を、選択的エッチングによって基板１
０の活性領域１３から除去する。
て、シリコン層１２の中で活性領域１３を分離させる。
シリコンの局部的酸化(LOCOS: LOCal Oxidation)、また
は当技術では既知の従来の酸化技法を用いて酸化物領域
１４を設け、シリコン層１２のパターニングを行って活
性領域１３を形成する。ＬＯＣＯＳプロセスの一例とし
て、シリコン層１２上に予め熱的に成長させた二酸化シ
リコン層（図示せず）上に、窒化シリコン層（図示せ
ず）を堆積することができる。窒化シリコン層をパター
ニングして、活性領域１３上にのみ、この窒化シリコン
層を残す。シリコン層１２の露出部分を熱酸化させて酸
化物層１４とし、パターニングされた窒化シリコン層と
二酸化シリコン層を、選択的エッチングによって基板１
０の活性領域１３から除去する。
【００１２】分離の後、当技術では既知である従来の半
導体ゲート処理技法を用いて、絶縁物１７および導体１
８を含むゲート構造１６を形成する。例えば、活性領域
１３上に５０ないし４００オングストロームのゲート酸
化物、即ち、二酸化シリコン１７を熱成長させ、ゲート
酸化物１７上に１０００ないし５０００オングストロー
ムの多結晶シリコン１８を堆積する。堆積された多結晶
シリコン１８の高さは、半導体素子２８のゲート構造１
６の最終的な所望の高さである。ゲート構造１６を形成
する際、多結晶シリコン１８上のパターニングされたフ
ォトレジストを、エッチング・マスクとして用いる。図
２では、パターニングされたフォトレジストは既に除去
されている。
導体ゲート処理技法を用いて、絶縁物１７および導体１
８を含むゲート構造１６を形成する。例えば、活性領域
１３上に５０ないし４００オングストロームのゲート酸
化物、即ち、二酸化シリコン１７を熱成長させ、ゲート
酸化物１７上に１０００ないし５０００オングストロー
ムの多結晶シリコン１８を堆積する。堆積された多結晶
シリコン１８の高さは、半導体素子２８のゲート構造１
６の最終的な所望の高さである。ゲート構造１６を形成
する際、多結晶シリコン１８上のパターニングされたフ
ォトレジストを、エッチング・マスクとして用いる。図
２では、パターニングされたフォトレジストは既に除去
されている。
【００１３】ゲート構造１６の形成後、従来の自己整合
低濃度ドープ・ドレイン(LDD:lightly doped drain)イ
ンプラントを行い、図３に示すような、低濃度ドープ・
ドレイン領域２０を形成する。ｎ−チャネル半導体素子
２８では、ＬＤＤインプラントにはｎ−型ドーパントが
用いられる。異なる導電性のチャネルでは、ＬＤＤイン
プラントには他の導電性のドーパントが用いられる。
低濃度ドープ・ドレイン(LDD:lightly doped drain)イ
ンプラントを行い、図３に示すような、低濃度ドープ・
ドレイン領域２０を形成する。ｎ−チャネル半導体素子
２８では、ＬＤＤインプラントにはｎ−型ドーパントが
用いられる。異なる導電性のチャネルでは、ＬＤＤイン
プラントには他の導電性のドーパントが用いられる。
【００１４】ＬＤＤインプラントにおいて従来から行わ
れているように、ＬＤＤインプラントの注入エネルギ
は、露出された活性領域１３を貫通するには十分である
が、ゲート構造１６の下の活性領域１３を貫通するには
不十分である。ゲート構造１６の多結晶シリコン１８
は、ＬＤＤインプラントを阻止する注入マスクとして機
能する。ＬＤＤ領域２０では、ＬＤＤインプラントの注
入エネルギが、ピーク濃度の深さを制御する。ＬＤＤイ
ンプラントが酸化物層１１に行われる場合、酸化物層１
１によって得られる分離のためにドーパントは活性状態
にない。ＬＤＤ領域２０のドーパント特性を最適化する
ために、更に他のインプラントを用いることもできる。
低濃度にドープされたドレイン領域、即ち、ＬＤＤ領域
２０は、活性領域１３のドーピング・レベルに傾斜を付
けることによって、半導体素子２８の電界を低下させ
る。このドーピング・レベルの傾斜については、図４に
おいて更に論じることにする。
れているように、ＬＤＤインプラントの注入エネルギ
は、露出された活性領域１３を貫通するには十分である
が、ゲート構造１６の下の活性領域１３を貫通するには
不十分である。ゲート構造１６の多結晶シリコン１８
は、ＬＤＤインプラントを阻止する注入マスクとして機
能する。ＬＤＤ領域２０では、ＬＤＤインプラントの注
入エネルギが、ピーク濃度の深さを制御する。ＬＤＤイ
ンプラントが酸化物層１１に行われる場合、酸化物層１
１によって得られる分離のためにドーパントは活性状態
にない。ＬＤＤ領域２０のドーパント特性を最適化する
ために、更に他のインプラントを用いることもできる。
低濃度にドープされたドレイン領域、即ち、ＬＤＤ領域
２０は、活性領域１３のドーピング・レベルに傾斜を付
けることによって、半導体素子２８の電界を低下させ
る。このドーピング・レベルの傾斜については、図４に
おいて更に論じることにする。
【００１５】図３には示されていないが、パターニング
されたフォトレジストを用いて、自己整合ＬＤＤインプ
ラントが、注入を必要としないその他の活性領域に侵入
するのを防止する。フォトレジストに覆われた活性領域
は、半導体素子２８の導電型と比較して異なる導電型の
チャネルを有する半導体素子に用いられる領域を含む。
パターニングされたフォトレジストは、ＬＤＤの注入を
行った後、除去される。
されたフォトレジストを用いて、自己整合ＬＤＤインプ
ラントが、注入を必要としないその他の活性領域に侵入
するのを防止する。フォトレジストに覆われた活性領域
は、半導体素子２８の導電型と比較して異なる導電型の
チャネルを有する半導体素子に用いられる領域を含む。
パターニングされたフォトレジストは、ＬＤＤの注入を
行った後、除去される。
【００１６】ＬＤＤ領域２０の形成後、当技術では公知
の従来の半導体側壁処理を用いて、側壁１９を形成す
る。一例として、ゲート構造１６、活性領域１３、およ
び酸化物領域１４上に二酸化シリコンを堆積する。図３
に示すように、堆積された二酸化シリコンに異方性エッ
チングを行い、ゲート構造１６と同様の高さの側壁即ち
スペーサ１９を形成する。
の従来の半導体側壁処理を用いて、側壁１９を形成す
る。一例として、ゲート構造１６、活性領域１３、およ
び酸化物領域１４上に二酸化シリコンを堆積する。図３
に示すように、堆積された二酸化シリコンに異方性エッ
チングを行い、ゲート構造１６と同様の高さの側壁即ち
スペーサ１９を形成する。
【００１７】図４は、ゲート構造１６および酸化物スペ
ーサ１９の形成後に行われる、自己整合インプラント(s
elf-aligning implant)２２を描いたものである。イン
プラント２２の自己整合は、幾何学形状が小さな素子に
は重要である。インプラント２２はドーパント２３を活
性領域１３に導入し、ＬＤＤ領域２０に重ね合わせ、ソ
ースおよびドレイン領域２４を形成する。ｎ−チャネル
を有する横型半導体素子(lateral semiconductor devic
e)２８を形成するためには、ドーパント２３は、燐、砒
素等のようなｎ−型導電性を有するドーパントとする。
異なる導電型のチャネルを有する半導体素子即ちＭＯＳ
ＦＥＴ２８を形成するには、ドーパント２３を異なる導
電型のものとする。
ーサ１９の形成後に行われる、自己整合インプラント(s
elf-aligning implant)２２を描いたものである。イン
プラント２２の自己整合は、幾何学形状が小さな素子に
は重要である。インプラント２２はドーパント２３を活
性領域１３に導入し、ＬＤＤ領域２０に重ね合わせ、ソ
ースおよびドレイン領域２４を形成する。ｎ−チャネル
を有する横型半導体素子(lateral semiconductor devic
e)２８を形成するためには、ドーパント２３は、燐、砒
素等のようなｎ−型導電性を有するドーパントとする。
異なる導電型のチャネルを有する半導体素子即ちＭＯＳ
ＦＥＴ２８を形成するには、ドーパント２３を異なる導
電型のものとする。
【００１８】パターニングされたフォトレジスト２１を
用いて、自己整合インプラント２２を必要としない他の
活性領域を被覆する。フォトレジストによって覆われた
活性領域は、半導体素子２８の導電型と比較して異なる
導電型のチャネルを有する半導体素子に用いられる領域
を含む。
用いて、自己整合インプラント２２を必要としない他の
活性領域を被覆する。フォトレジストによって覆われた
活性領域は、半導体素子２８の導電型と比較して異なる
導電型のチャネルを有する半導体素子に用いられる領域
を含む。
【００１９】半導体のソースおよびドレインの形成にお
いて従来から行われているように、インプラント２２の
間のドーパント２３の注入エネルギは、ソースおよびド
レイン領域２４に活性領域１３を突入させるのには十分
であるが、ゲート構造１６の下の活性領域１３を突入さ
せるには不十分である。ゲート構造１６の多結晶シリコ
ン１８は注入マスクとして機能し、インプラント２２を
阻止する。ソースおよびドレイン領域２４では、ドーパ
ント２３の注入エネルギは、インプラント２２のピーク
濃度の深さを制御する。ドーパント２３を酸化物層１１
に注入する場合、酸化物層１１によって与えられる分離
のために、ドーパント２３は活性状態にない。更に別の
インプラントを用いて、ソースおよびドレイン領域２４
のドーパント特性を最適化することができる。
いて従来から行われているように、インプラント２２の
間のドーパント２３の注入エネルギは、ソースおよびド
レイン領域２４に活性領域１３を突入させるのには十分
であるが、ゲート構造１６の下の活性領域１３を突入さ
せるには不十分である。ゲート構造１６の多結晶シリコ
ン１８は注入マスクとして機能し、インプラント２２を
阻止する。ソースおよびドレイン領域２４では、ドーパ
ント２３の注入エネルギは、インプラント２２のピーク
濃度の深さを制御する。ドーパント２３を酸化物層１１
に注入する場合、酸化物層１１によって与えられる分離
のために、ドーパント２３は活性状態にない。更に別の
インプラントを用いて、ソースおよびドレイン領域２４
のドーパント特性を最適化することができる。
【００２０】スペーサ１９の高さにもよるが、スペーサ
１９の部分もインプラント２２がスペーサ１９の下の活
性領域に突入するのを阻止する。スペーサ１９の他の部
分で、活性領域１３に向かって高さが傾斜状に低くなっ
ているところは、インプラント２２が活性領域１３に突
入するのを阻止できる程厚くない。また、インプラント
のチャネリングを低減するための注入の間にウエハが歪
むことによって、インプラント２２が活性領域１３の表
面に対して直交せず、インプラント２２がスペーサ１９
の下で傾くこともあり得る。インプラントの散在(impla
nt straggle)も、スペーサ１９の下のドーパント２３を
散乱させる原因となる。したがって、図４に描いたよう
に、ソースおよびドレイン領域２４の一部は、スペーサ
１９の一部の下に存在することになる。同様の理由で、
ＬＤＤインプラントはスペーサ１９の形成前に行われる
ので、ＬＤＤ領域２０の一部が、ゲート構造１６の一部
の下に存在する。
１９の部分もインプラント２２がスペーサ１９の下の活
性領域に突入するのを阻止する。スペーサ１９の他の部
分で、活性領域１３に向かって高さが傾斜状に低くなっ
ているところは、インプラント２２が活性領域１３に突
入するのを阻止できる程厚くない。また、インプラント
のチャネリングを低減するための注入の間にウエハが歪
むことによって、インプラント２２が活性領域１３の表
面に対して直交せず、インプラント２２がスペーサ１９
の下で傾くこともあり得る。インプラントの散在(impla
nt straggle)も、スペーサ１９の下のドーパント２３を
散乱させる原因となる。したがって、図４に描いたよう
に、ソースおよびドレイン領域２４の一部は、スペーサ
１９の一部の下に存在することになる。同様の理由で、
ＬＤＤインプラントはスペーサ１９の形成前に行われる
ので、ＬＤＤ領域２０の一部が、ゲート構造１６の一部
の下に存在する。
【００２１】スペーサ１９は、インプラント２２を自己
整合させるためには必要でない。しかしながら、高速素
子では、ゲート構造１６を小型化して、ゲート長を短く
する。スペーサ１９がないと、ゲート構造１６によって
保護される活性領域１３の部分は小さくなり、インプラ
ント２２の間のインプラントの散在およびウエハの歪み
によって、活性領域１３全体をソースおよびドレイン領
域２４に変換することができる。したがって、インプラ
ント２２を行う前に、活性領域１３上にスペーサ１９を
形成することが好ましい。
整合させるためには必要でない。しかしながら、高速素
子では、ゲート構造１６を小型化して、ゲート長を短く
する。スペーサ１９がないと、ゲート構造１６によって
保護される活性領域１３の部分は小さくなり、インプラ
ント２２の間のインプラントの散在およびウエハの歪み
によって、活性領域１３全体をソースおよびドレイン領
域２４に変換することができる。したがって、インプラ
ント２２を行う前に、活性領域１３上にスペーサ１９を
形成することが好ましい。
【００２２】ＬＤＤ領域２０の一部は、インプラント２
２によって、ソースおよびドレイン領域２４に変換され
る。図４に示すように、スペーサ１９を用いて、インプ
ラント２２が完全にＬＤＤ領域２０に重なり合うのを禁
止する。インプラント２２の投与量はＬＤＤインプラン
トの投与量よりも多いので、ソースおよびドレイン領域
２４のドーピング濃度は、ＬＤＤ領域２０のドーピング
濃度よりも高く、ＬＤＤ領域のドーピング濃度は、ソー
スおよびドレイン領域２４のドーピング濃度に重大な影
響を与えることはない。ソースおよびドレイン領域２４
は、記号「N+」が付されているように、より高いｎ−型
ドーピング濃度を有し、ＬＤＤ領域２０は、符号「N-」
が付されているように、より低いｎ−型ドーピング濃度
を有する。元のＬＤＤ領域の一部が、ドーピング濃度を
徐々に低下させるように存在することにより、活性領域
１３における電界を弱くし、半導体素子２８の降伏電圧
を上昇させる。ＬＤＤ領域２０、ならびにソースおよび
ドレイン領域２４は、同一導電型である。
２によって、ソースおよびドレイン領域２４に変換され
る。図４に示すように、スペーサ１９を用いて、インプ
ラント２２が完全にＬＤＤ領域２０に重なり合うのを禁
止する。インプラント２２の投与量はＬＤＤインプラン
トの投与量よりも多いので、ソースおよびドレイン領域
２４のドーピング濃度は、ＬＤＤ領域２０のドーピング
濃度よりも高く、ＬＤＤ領域のドーピング濃度は、ソー
スおよびドレイン領域２４のドーピング濃度に重大な影
響を与えることはない。ソースおよびドレイン領域２４
は、記号「N+」が付されているように、より高いｎ−型
ドーピング濃度を有し、ＬＤＤ領域２０は、符号「N-」
が付されているように、より低いｎ−型ドーピング濃度
を有する。元のＬＤＤ領域の一部が、ドーピング濃度を
徐々に低下させるように存在することにより、活性領域
１３における電界を弱くし、半導体素子２８の降伏電圧
を上昇させる。ＬＤＤ領域２０、ならびにソースおよび
ドレイン領域２４は、同一導電型である。
【００２３】従来のサリサイド・プロセス(salicide pr
ocess)の間、スペーサ１９を再度用いて、ゲート、ソー
ス、およびドレイン接点間を分離する。
ocess)の間、スペーサ１９を再度用いて、ゲート、ソー
ス、およびドレイン接点間を分離する。
【００２４】図５は、活性領域１３にドーパント２６を
導入することにより、チャネル領域２７を形成する、ス
レシホールド電圧調節用インプラント２５を示す。ｎ−
チャネルを有する横型半導体素子２８を形成するために
は、注入されるドーパント２６は、硼素のようにｐ−型
導電性を有するドーパントである。異なる導電型のチャ
ネルを有する半導体素子２８を形成するためには、ドー
パント２６を別の導電型とする。ｐ−型ドーパントをｎ
−チャネル素子に注入して、正方向のスレシホールド電
圧を調節する。同様に、燐のようなｎ−型ドーパントを
ｎ−チャネル素子に注入して、負方向のスレシホールド
電圧を調節することができる。更に別のインプラントを
用いて、チャネル領域２７のドーパント特性を最適化す
ることも可能である。
導入することにより、チャネル領域２７を形成する、ス
レシホールド電圧調節用インプラント２５を示す。ｎ−
チャネルを有する横型半導体素子２８を形成するために
は、注入されるドーパント２６は、硼素のようにｐ−型
導電性を有するドーパントである。異なる導電型のチャ
ネルを有する半導体素子２８を形成するためには、ドー
パント２６を別の導電型とする。ｐ−型ドーパントをｎ
−チャネル素子に注入して、正方向のスレシホールド電
圧を調節する。同様に、燐のようなｎ−型ドーパントを
ｎ−チャネル素子に注入して、負方向のスレシホールド
電圧を調節することができる。更に別のインプラントを
用いて、チャネル領域２７のドーパント特性を最適化す
ることも可能である。
【００２５】パターニングされたフォトレジスト２１を
用いて、インプラント２５を必要としない他の活性領域
を被覆する。フォトレジストに覆われた活性領域は、半
導体素子２８の導電型と比較して異なる導電型のチャネ
ルを有する半導体素子に用いられる領域を含む。パター
ニングされたフォトレジスト２１は、インプラント２２
がソースおよびドレイン領域２４を形成するために用い
たのと同じフォトレジストである。
用いて、インプラント２５を必要としない他の活性領域
を被覆する。フォトレジストに覆われた活性領域は、半
導体素子２８の導電型と比較して異なる導電型のチャネ
ルを有する半導体素子に用いられる領域を含む。パター
ニングされたフォトレジスト２１は、インプラント２２
がソースおよびドレイン領域２４を形成するために用い
たのと同じフォトレジストである。
【００２６】従来のシリコン処理では、スレシホールド
電圧調節用インプラント２５は、ゲート構造１６および
スペーサ１９の形成前に行われる。したがって、インプ
ラント２５は、インプラント２２とは別個のフォトレジ
スト・マスクを用いる。本発明では、インプラント２２
のフォトレジスト・マスクは、インプラント２５にも用
いられるので、インプラント２５専用に用いられるフォ
トレジスト・マスクは不要でとなる。
電圧調節用インプラント２５は、ゲート構造１６および
スペーサ１９の形成前に行われる。したがって、インプ
ラント２５は、インプラント２２とは別個のフォトレジ
スト・マスクを用いる。本発明では、インプラント２２
のフォトレジスト・マスクは、インプラント２５にも用
いられるので、インプラント２５専用に用いられるフォ
トレジスト・マスクは不要でとなる。
【００２７】同一フォトレジスト・パターンをインプラ
ント２２，２５に用いるので、ソースおよびドレイン領
域２４は、スレシホールド電圧調節用インプラント２５
に露出されることになる。インプラント２５の導電型は
インプラント２２とは異なるが、インプラント２２の投
与量は、インプラント２５の注入投与量よりも約３桁(3
order of magnitude)多い。ソースおよびドレイン領域
２４の高濃度にドープされたｎ−型エリアに「N+」とい
う記号を用い、チャネル領域２７の低濃度にドープされ
たｐ−型エリアに「P-」という記号を用いることによっ
て、濃度の大きさ(concentration magnitude)の相違を
図５に示す。したがって、ｐ−型スレシホールド電圧調
節用インプラント２５をｎ−型ソースおよびドレイン領
域２４に注入するが、ｐ−型ドーパント１６の低い濃度
は、ｎ−型ドーパント２３の高い濃度に重大な影響を与
えることはない。スレシホールド電圧調節インプラント
２５にｎ−型ドーパントを用いた場合にも、同様の効果
が観察される。
ント２２，２５に用いるので、ソースおよびドレイン領
域２４は、スレシホールド電圧調節用インプラント２５
に露出されることになる。インプラント２５の導電型は
インプラント２２とは異なるが、インプラント２２の投
与量は、インプラント２５の注入投与量よりも約３桁(3
order of magnitude)多い。ソースおよびドレイン領域
２４の高濃度にドープされたｎ−型エリアに「N+」とい
う記号を用い、チャネル領域２７の低濃度にドープされ
たｐ−型エリアに「P-」という記号を用いることによっ
て、濃度の大きさ(concentration magnitude)の相違を
図５に示す。したがって、ｐ−型スレシホールド電圧調
節用インプラント２５をｎ−型ソースおよびドレイン領
域２４に注入するが、ｐ−型ドーパント１６の低い濃度
は、ｎ−型ドーパント２３の高い濃度に重大な影響を与
えることはない。スレシホールド電圧調節インプラント
２５にｎ−型ドーパントを用いた場合にも、同様の効果
が観察される。
【００２８】インプラント２５は、注入投与量を約2x10
11ないし8x1013atoms/cm2、および注入エネルギを約５
０ないし４００KeVとして行われる。インプラント２５
の間のドーパント即ち硼素２６の注入加速エネルギは、
ゲート構造１６の下の活性領域１３に突入するのに十分
な程度とする。当技術では既知のように、高濃度ドーパ
ントと同様の深さに低濃度ドーパントを注入する際に必
要な注入エネルギは少なくて済み、注入エネルギが低い
ほど、注入エネルギが高い場合に比較して、インプラン
トの散在が少なくなる。インプラント２５はゲート構造
１６を通過するので、インプラント２５のドーパント２
６は、ゲート構造１６に重大な損傷を与えないサイズと
すべきである。したがって、硼素のように、核半径(nuc
lar radius)が小さいドーパント、または原子質量(atom
ic mass)が小さいドーパントが好ましい。
11ないし8x1013atoms/cm2、および注入エネルギを約５
０ないし４００KeVとして行われる。インプラント２５
の間のドーパント即ち硼素２６の注入加速エネルギは、
ゲート構造１６の下の活性領域１３に突入するのに十分
な程度とする。当技術では既知のように、高濃度ドーパ
ントと同様の深さに低濃度ドーパントを注入する際に必
要な注入エネルギは少なくて済み、注入エネルギが低い
ほど、注入エネルギが高い場合に比較して、インプラン
トの散在が少なくなる。インプラント２５はゲート構造
１６を通過するので、インプラント２５のドーパント２
６は、ゲート構造１６に重大な損傷を与えないサイズと
すべきである。したがって、硼素のように、核半径(nuc
lar radius)が小さいドーパント、または原子質量(atom
ic mass)が小さいドーパントが好ましい。
【００２９】図５に描いたスレシホールド電圧調節用イ
ンプラントは、バルク・シリコン・ウエハ上での半導体
処理には適していない。その理由は、注入エネルギが高
いほど、インプラントの散在およびチャネリングが増加
し、インプラントの輪郭を広くし、生成される半導体素
子のチャネルがより深くなるからである。しかしなが
ら、高速、低電力素子は薄いチャネルを必要とする。Ｓ
ＯＩ素子については、酸化物層１１に停留する注入ドー
パントは不活性状態であり電流の導通には寄与しないの
で、チャネル領域２７の深さはシリコン層１２の厚さで
決定される。したがって、高エネルギ注入を用いてＳＯ
Ｉチャネル領域２７を形成すれば、バルク・シリコン処
理に伴うインプラントの散在およびチャネリングによる
チャネル深さの増大に伴う問題が生じない。
ンプラントは、バルク・シリコン・ウエハ上での半導体
処理には適していない。その理由は、注入エネルギが高
いほど、インプラントの散在およびチャネリングが増加
し、インプラントの輪郭を広くし、生成される半導体素
子のチャネルがより深くなるからである。しかしなが
ら、高速、低電力素子は薄いチャネルを必要とする。Ｓ
ＯＩ素子については、酸化物層１１に停留する注入ドー
パントは不活性状態であり電流の導通には寄与しないの
で、チャネル領域２７の深さはシリコン層１２の厚さで
決定される。したがって、高エネルギ注入を用いてＳＯ
Ｉチャネル領域２７を形成すれば、バルク・シリコン処
理に伴うインプラントの散在およびチャネリングによる
チャネル深さの増大に伴う問題が生じない。
【００３０】ゲート構造１６は、チャネル領域２７の上
にはあるが、ソースおよびドレイン領域２４の上にはな
い。ゲート構造１６のインプラント停止機能(implant s
topping ability)が基板１０のそれと同様の場合、スレ
シホールド電圧調節用インプラント２５のピーク濃度の
位置は、ゲート構造１６の下にないソースおよびドレイ
ン領域２４と比較して、ゲート構造１６の下のチャネル
領域２７内の基板１０の表面に近づく。したがって、ｐ
−型ドーパント２６は、ｎ−型ソースおよびドレイン領
域２４の下に停留する。ＳＯＩ基板１０では、ソースお
よびドレイン領域２４の下のドーパント２６は、酸化物
層１１のために不活性状態となっている。しかしなが
ら、基板１０がバルク・シリコン基板であるとすると、
図５に描いたスレシホールド電圧調節用インプラント
は、ｎ−型ソースおよびドレイン領域の下により高い濃
度のｐ−型領域を形成し、ソースおよびドレイン接合容
量の増大を招くことになろう。このようにｐ−ｎ接合容
量が増大すると、バルク・シリコン素子の速度および電
力特性(power performance)が低下する。高電力で接合
が深い垂直素子にはこの問題がないものもあるが、低電
力ＳＯＩ素子にはこの問題が全くない。したがって、バ
ルク・シリコン素子との互換性はないが、スレシホール
ド電圧調節用インプラント２５は、ＳＯＩ素子の製造に
は最適である。
にはあるが、ソースおよびドレイン領域２４の上にはな
い。ゲート構造１６のインプラント停止機能(implant s
topping ability)が基板１０のそれと同様の場合、スレ
シホールド電圧調節用インプラント２５のピーク濃度の
位置は、ゲート構造１６の下にないソースおよびドレイ
ン領域２４と比較して、ゲート構造１６の下のチャネル
領域２７内の基板１０の表面に近づく。したがって、ｐ
−型ドーパント２６は、ｎ−型ソースおよびドレイン領
域２４の下に停留する。ＳＯＩ基板１０では、ソースお
よびドレイン領域２４の下のドーパント２６は、酸化物
層１１のために不活性状態となっている。しかしなが
ら、基板１０がバルク・シリコン基板であるとすると、
図５に描いたスレシホールド電圧調節用インプラント
は、ｎ−型ソースおよびドレイン領域の下により高い濃
度のｐ−型領域を形成し、ソースおよびドレイン接合容
量の増大を招くことになろう。このようにｐ−ｎ接合容
量が増大すると、バルク・シリコン素子の速度および電
力特性(power performance)が低下する。高電力で接合
が深い垂直素子にはこの問題がないものもあるが、低電
力ＳＯＩ素子にはこの問題が全くない。したがって、バ
ルク・シリコン素子との互換性はないが、スレシホール
ド電圧調節用インプラント２５は、ＳＯＩ素子の製造に
は最適である。
【００３１】次に、インプラント２２，２５をアニール
し、それぞれの注入されたドーパント２３，２６を活性
化させる。高温アニールまたは高速熱アニールは短時間
として、長い拡散アニールに伴うドーパントの拡散を防
止し、ドーパントの拡散に起因する問題を根絶する。
し、それぞれの注入されたドーパント２３，２６を活性
化させる。高温アニールまたは高速熱アニールは短時間
として、長い拡散アニールに伴うドーパントの拡散を防
止し、ドーパントの拡散に起因する問題を根絶する。
【００３２】本発明の範囲内に含まれる他の改変には、
ＳＯＩ基板１０のシリコン層１２および酸化物層１１に
異なる元素を用いることが含まれる。例えば、サファイ
アを含む他の絶縁物を酸化物層１１の代わりに用い、サ
ファイア基板１０上にシリコンを形成することが可能で
ある。あるいは、砒化ガリウムまたは燐化インディウム
のような他の半導体を、シリコン層１２の代わりに用い
て、絶縁物上半導体（ＳＯＩ）基板１０を形成すること
もできる。本発明の更に他の改変には、ソースおよびド
レインのインプラント２２とスレシホールド電圧調節用
インプラント２５の処理順序を相互交換することが含ま
れる。更に、本発明において具現化して半導体素子２８
を製造しる半導体製造プロセスは、ＭＥＳＦＥＴ、ＣＭ
ＯＳ、およびＢＩＣＭＯＳ素子の製造にも用いることが
できる。
ＳＯＩ基板１０のシリコン層１２および酸化物層１１に
異なる元素を用いることが含まれる。例えば、サファイ
アを含む他の絶縁物を酸化物層１１の代わりに用い、サ
ファイア基板１０上にシリコンを形成することが可能で
ある。あるいは、砒化ガリウムまたは燐化インディウム
のような他の半導体を、シリコン層１２の代わりに用い
て、絶縁物上半導体（ＳＯＩ）基板１０を形成すること
もできる。本発明の更に他の改変には、ソースおよびド
レインのインプラント２２とスレシホールド電圧調節用
インプラント２５の処理順序を相互交換することが含ま
れる。更に、本発明において具現化して半導体素子２８
を製造しる半導体製造プロセスは、ＭＥＳＦＥＴ、ＣＭ
ＯＳ、およびＢＩＣＭＯＳ素子の製造にも用いることが
できる。
【００３３】したがって、本発明によれば、従来技術の
欠点を克服した、絶縁基板上半導体上に形成された半導
体素子のスレシホールド電圧を調節するための改良され
たプロセスが提供されたことは明白である。本発明は、
高温酸化工程の後にスレシホールド電圧調節用インプラ
ントを行うことによって、後続の高温処理の結果生じ
る、スレシホールド電圧調節用ドーパントの拡散を低減
する。ドーパントの拡散を低減することによって、有害
な狭チャネル効果を排除する。また、本発明は、スレシ
ホールド電圧調節用インプラント、ならびにソースおよ
びドレイン・インプラントに共通のフォトレジスト層を
用いることによってフォトリソグラフィの一工程を不要
とし、以て絶縁物上半導体素子の処理を簡略化するもの
である。
欠点を克服した、絶縁基板上半導体上に形成された半導
体素子のスレシホールド電圧を調節するための改良され
たプロセスが提供されたことは明白である。本発明は、
高温酸化工程の後にスレシホールド電圧調節用インプラ
ントを行うことによって、後続の高温処理の結果生じ
る、スレシホールド電圧調節用ドーパントの拡散を低減
する。ドーパントの拡散を低減することによって、有害
な狭チャネル効果を排除する。また、本発明は、スレシ
ホールド電圧調節用インプラント、ならびにソースおよ
びドレイン・インプラントに共通のフォトレジスト層を
用いることによってフォトリソグラフィの一工程を不要
とし、以て絶縁物上半導体素子の処理を簡略化するもの
である。
【図１】絶縁物上シリコン、即ち、ＳＯＩ基板を示す断
面図。
面図。
【図２】ＳＯＩ基板上のゲート構造を示す断面図。
【図３】ＳＯＩ基板上のｎ−チャネルＭＯＳＦＥＴの、
低濃度にドープされたドレイン領域およびゲート構造周
囲の側壁を示す断面図。
低濃度にドープされたドレイン領域およびゲート構造周
囲の側壁を示す断面図。
【図４】ＳＯＩ基板上のｎ−チャネルＭＯＳＦＥＴに対
する、ｎ−型ドーパントを用いたソースおよびドレイン
・インプラントを示す断面図。
する、ｎ−型ドーパントを用いたソースおよびドレイン
・インプラントを示す断面図。
【図５】ＳＯＩ基板上のｎ−チャネルＭＯＳＦＥＴに対
する、ｐ−型ドーパントを用い、スレシホールド電圧調
整用インプラントを示す断面図。
する、ｐ−型ドーパントを用い、スレシホールド電圧調
整用インプラントを示す断面図。
１０ 絶縁基板 １１ 酸化物層 １２ シリコン層 １３ 活性領域 １４ 酸化物領域 １５ シリコン層 １６ ゲート構造 １７ 絶縁物 １８ 導体 １９ 側壁 ２０ 低濃度ドープ・ドレイン領域 ２１ フォトレジスト ２２ 自己整合インプラン ２３ ドーパント ２４ ソースおよびドレイン領域 ２５ スレシホールド電圧調節用インプラント ２６ ドーパント ２７ チャネル領域 ２８ ｎ−チャネル半導体素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/78 ６２１ (72)発明者 ジェーガン・フォースナー アメリカ合衆国アリゾナ州メサ、ノース・ フレザー・ドライブ539 (72)発明者 ウェン−リン・マーガレット・ハング アメリカ合衆国アリゾナ州フェニックス、 イースト・デザート・フラワー・レーン 4024
Claims (5)
- 【請求項１】絶縁物上半導体(SOI)基板上に形成された
半導体素子のスレシホールド電圧を調節する方法であっ
て：絶縁物上半導体基板（１０）を用意する段階；前記
絶縁物上半導体基板（１０）上の活性領域（１３）を分
離する段階；前記活性領域（１３）上にゲート構造（１
６）を形成する段階；前記活性領域（１３）を露出させ
る一方、前記半導体基板（１０）上に、パターニングさ
れたフォトレジスト層（２１）を形成する段階；前記活
性領域（１３）内に第１導電型の第１ドーパントを注入
する段階であって、前記第１ドーパントは、第１注入エ
ネルギおよび第１注入投与量で注入され、前記ゲート構
造（１６）は、前記第１ドーパントの注入の間、前記第
１ドーパントが前記ゲート構造（１６）の下の活性領域
（１３）に侵入するのを防止し、前記第１ドーパント
は、該第１ドーパントの注入の間、前記パターニングさ
れたフォトレジスト層（２１）を通過しない、前記第１
ドーパント注入段階；第２導電型の第２ドーパント（２
６）を前記活性領域（１３）に注入する段階であって、
前記第２ドーパントは、第２注入エネルギおよび第２注
入投与量で注入され、前記第２ドーパント（２６）は、
該第２ドーパント（２６）の注入の間前記ゲート構造
（１６）を通過することによって、前記ゲート構造（１
６）の下の前記活性領域（１３）に侵入し、前記第２ド
ーパント（２６）は、該第２ドーパント（２６）の注入
の間、前記パターニングされたフォトレジスト層（２
１）を通過せず、前記第１ドーパントを阻止するために
用いる前記パターニングされたフォトレジスト層（２
１）を用いて、前記第２ドーパント（２６）も阻止す
る、前記第２ドーパント注入段階；前記パターニングさ
れたフォトレジスト層（２１）を除去する段階；および
前記第１ドーパントおよび第２ドーパント（２６）をア
ニールする段階；から成ることを特徴とする方法。 - 【請求項２】絶縁物上シリコン基板（ＳＯＩ）上に半導
体素子を製造する方法であって：絶縁物上シリコン基板
（１０）を用意する段階；前記絶縁物上シリコン基板
（１０）上の活性領域（１３）を分離する段階；前記活
性領域（１３）上に第１の高さのゲート構造（１６）を
形成し、前記ゲート構造（１６）を酸化物上多結晶シリ
コン(polycrystalline silicon on oxide)で構成する段
階；前記活性領域（１３）上および前記ゲート構造（１
６）周囲に、第２の高さのスペーサ（１９）を形成する
段階；前記活性領域（１３）内にドーパント（２６）を
注入する段階であって、前記ドーパント（２６）の注入
の間、前記ゲート構造（１６）を通過させることによっ
て、該ドーパント（２６）が前記ゲート構造（１６）の
下の前記活性領域（１３）に侵入する、前記注入段階；
および前記ドーパント（２６）をアニールする段階；か
ら成ることを特徴とする方法。 - 【請求項３】絶縁物上シリコン基板（ＳＯＩ）上に半導
体素子を製造する方法であって：絶縁物上シリコン基板
（１０）を用意する段階；前記絶縁物上シリコン基板
（１０）上で活性領域（１３）を分離する段階；前記活
性領域（１３）上に、第１の高さのゲート構造（１６）
を形成し、前記ゲート構造（１６）を酸化物上多結晶シ
リコンで構成する段階；前記活性領域（１３）上および
前記ゲート構造（１６）周囲に、第２の高さのスペーサ
（１９）を形成する段階；ドーパント（２６）を前記活
性領域（１３）内に注入する段階であって、前記ドーパ
ント（２６）の注入の間、前記ゲート構造（１６）と前
記スペーサ（１９）とを通過させることにより、前記ド
ーパント（２６）は、前記ゲート構造（１６）の下およ
び前記スペーサ（１９）の下の前記活性領域（１３）を
通過し、前記ドーパント（２６）を注入する間、前記ゲ
ート構造（１６）の第１の高さを前記スペーサ（１９）
の第２の高さと同様とする、前記注入段階；および前記
ドーパント（２６）をアニールする段階；から成ること
を特徴とする方法。 - 【請求項４】第１導電型のチャネルを有する、低電力横
型半導体素子の製造方法であって：絶縁物上シリコン
（ＳＯＩ）基板（１０）を用意する段階；前記絶縁物上
シリコン基板（１０）上で活性領域（１３）を分離する
段階；前記活性領域（１３）上にある高さを有するゲー
ト構造を形成し、前記ゲート構造（１６）を多結晶シリ
コンおよび酸化物で構成する段階；前記活性領域（１
３）上および前記ゲート構造（１６）周囲に、前記高さ
を有する酸化物スペーサ（１９）を形成する段階；前記
絶縁物上シリコン基板（１０）上にパターニングされた
フォトレジスト層（２１）を形成し、前記パターニング
されたフォトレジスト層（２１）で前記活性領域（１
３）を被覆しない段階；前記第１導電型の第１ドーパン
トを前記活性領域（１３）に注入する段階であって、前
記ゲート構造（１６）は、前記第１ドーパントの注入の
間、前記第１ドーパントが前記ゲート構造（１６）の下
の前記活性領域（１３）に侵入するのを阻止し、前記ゲ
ート構造（１６）と前記酸化物スペーサ（１９）は、前
記第１ドーパントの注入の間前記高さを有し、前記第１
ドーパントは、該第１ドーパントの注入の間、前記パタ
ーニングされたフォトレジスト層（２１）を通過しな
い、前記第１ドーパント注入段階；第２導電型の第２ド
ーパント（２６）を前記活性領域（１３）内に注入する
段階であって、前記第２ドーパント（２６）の注入の
間、前記ゲート構造（１６）を通過させることによっ
て、前記第２ドーパント（２６）は前記ゲート構造（１
６）の下の前記活性領域（１３）に侵入し、前記ゲート
構造（１６）および前記酸化物スペーサ（１９）は、前
記第２ドーパント（２６）の注入の間前記高さを有し、
前記第２ドーパント（２６）の注入の間、前記第２ドー
パント（２６）は前記パターニングされたフォトレジス
ト層（２１）を通過せず、前記第１ドーパントを阻止す
るために用いた前記パターニングされたフォトレジスト
層（１２）を用いて前記第２ドーパント（２６）も阻止
する、前記第２ドーパント注入段階；前記パターニング
されたフォトレジスト層（２１）を前記絶縁物上シリコ
ン基板（１０）から除去する段階；および前記第１ドー
パントおよび前記第２ドーパント（２６）をアニールす
る段階；から成ることを特徴とする方法。 - 【請求項５】第１導電型のチャネルを有する、低電力横
型半導体素子の製造方法であって：絶縁物上シリコン
（ＳＯＩ）基板（１０）を用意する段階；前記絶縁物上
シリコン基板（１０）上で活性領域（１３）を分離する
段階；前記活性領域（１３）上に、ある高さを有するゲ
ート構造（１６）を形成し、前記ゲート構造（１６）を
多結晶シリコンで構成する段階；前記活性領域（１３）
上および前記前記ゲート構造（１６）周囲に、前記高さ
を有する酸化物スペーサ（１９）を形成する段階；前記
絶縁物上シリコン基板（１０）上に、パターニングされ
たフォトレジスト層（２１）を形成し、前記パターニン
グされたフォトレジスト層（２１）は前記活性領域（１
３）を被覆しない段階；前記活性領域（１３）内に前記
第１導電型の第１ドーパントを注入する段階であって、
前記第１ドーパントの注入の間、前記第１ドーパントが
前記ゲート構造（１６）の下の前記活性領域（１３）に
侵入するのを前記ゲート構造（１６）が阻止し、前記ゲ
ート構造（１６）および前記酸化物スペーサ（１９）
は、前記第１ドーパントの注入の間、前記高さを有し、
前記第１ドーパントの注入の間、前記第１ドーパントは
前記パターニングされたフォトレジスト層（２１）を通
過しない、前記第１ドーパント注入段階；前記活性領域
（１３）内に第２導電型の第２ドーパント（２６）を注
入する段階であって、前記第２ドーパント（２６）の注
入の間、前記ゲート構造（１６）を通過させることによ
って、前記第２ドーパント（２６）が前記ゲート構造
（１６）の下の前記活性領域（１３）に侵入し、前記第
２ドーパント（２６）の注入の間、前記ゲート構造（１
６）と前記酸化物スペーサ（１９）は前記高さを有し、
前記第２ドーパント（２６）の注入の間、前記第２ドー
パント（２６）は前記パターニングされたフォトレジス
ト層（２１）を通過せず、前記第１ドーパントを阻止す
るために用いた前記パターニングされたフォトレジスト
層（１２）を用いて前記第２ドーパント（２６）も阻止
する、前記第２ドーパント注入段階；前記絶縁物上シリ
コン基板（１０）から前記パターニングされたフォトレ
ジスト層（２１）を除去する段階；および前記第１ドー
パントおよび前記第２ドーパント（２６）をアニールす
る段階であって、前記ゲート構造（１６）の高さは、前
記低電力横型半導体素子の前記ゲート構造（１６）の最
終的な高さとする、前記アニール段階；から成ることを
特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US423614 | 1995-04-17 | ||
| US08/423,614 US5532175A (en) | 1995-04-17 | 1995-04-17 | Method of adjusting a threshold voltage for a semiconductor device fabricated on a semiconductor on insulator substrate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09121058A true JPH09121058A (ja) | 1997-05-06 |
Family
ID=23679536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8139657A Pending JPH09121058A (ja) | 1995-04-17 | 1996-04-09 | 絶縁基板半導体上に製造された半導体素子のスレシホールド電圧を調節する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5532175A (ja) |
| EP (1) | EP0739031A3 (ja) |
| JP (1) | JPH09121058A (ja) |
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|---|---|---|---|---|
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| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040927 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050929 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051004 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060104 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060111 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060606 |