CN108172623A - 一种高能注入埋层双通道ldmos器件及其制造方法 - Google Patents

一种高能注入埋层双通道ldmos器件及其制造方法 Download PDF

Info

Publication number
CN108172623A
CN108172623A CN201810174517.0A CN201810174517A CN108172623A CN 108172623 A CN108172623 A CN 108172623A CN 201810174517 A CN201810174517 A CN 201810174517A CN 108172623 A CN108172623 A CN 108172623A
Authority
CN
China
Prior art keywords
well
type
buried layer
deep
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810174517.0A
Other languages
English (en)
Inventor
毛焜
姚尧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu University of Information Technology
Original Assignee
Chengdu University of Information Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu University of Information Technology filed Critical Chengdu University of Information Technology
Priority to CN201810174517.0A priority Critical patent/CN108172623A/zh
Publication of CN108172623A publication Critical patent/CN108172623A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors

Abstract

本发明公开了一种高能注入埋层双通道LDMOS器件及其制造方法，该器件包括P型衬底，P型衬底中形成有相邻的深N阱和P阱，从深N阱的顶部至内部依次形成有P型帽层和至少一层注入埋层，深N阱远离P阱的一侧形成有N+漏极，P阱上形成有N+源极和P+源极，在深N阱与P阱交界区域上方的P型衬底上形成有多晶硅栅，多晶硅栅与深N阱和P阱绝缘隔离，其中，注入埋层包括由上至下的N型埋层和P型埋层。本发明能够在同样击穿电压前提下，获得更低的比导通电阻。

Description

一种高能注入埋层双通道LDMOS器件及其制造方法
技术领域
本发明涉及半导体技术领域，尤其是一种高能注入埋层双通道LDMOS器件及其制造方法。
背景技术
横向高压DMOS(LDMOS，Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)器件，广泛应用于AC-DC电源管理、LED驱动和马达驱动芯片中。
LDMOS器件要获得高的击穿电压，通常要增大比导通电阻(导通电阻×面积)，但这两个参数之间是矛盾的。现有的LDMOS器件主要采用降低表面电场(RESURF)技术，来减小因增加击穿电压而导致的导通电阻增加幅度，其核心思想在于引入额外的P型层次来辅助耗尽N型导电区(漂移区)，使得N型漂移区可以用于更高的浓度，从而获得更低的比导通电阻。
但是，由于P型层次不易实现，因此传统的RESURF技术只能实现1倍(Single)RESURF、2倍(Double)RESURF和3倍(Triple)RESURF，即N型漂移区的上限浓度被限制在3×1012/cm2。这样，在同样击穿电压下，LDMOS的比导通电阻仍然较大，限制了其应用。
发明内容
本发明的发明目的在于：针对上述存在的问题，提供一种高能注入埋层双通道LDMOS器件及其制造方法，能够在同样击穿电压前提下，获得更低的比导通电阻。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种高能注入埋层双通道LDMOS器件，包括P型衬底，所述P型衬底中形成有相邻的深N阱和P阱，从所述深N阱的顶部至内部依次形成有P型帽层和至少一层注入埋层，所述深N阱远离所述P阱的一侧形成有N+漏极，所述P阱上形成有N+源极和P+源极，在所述深N阱与P阱交界区域上方的所述P型衬底上形成有多晶硅栅，所述多晶硅栅与所述深N阱和P阱绝缘隔离，其中，所述注入埋层包括由上至下的N型埋层和P型埋层。
优选的，所述多晶硅栅呈阶梯形，且所述多晶硅栅较高的一端位于所述深N阱上方，所述多晶硅栅较低的一端位于所述P阱上方。
优选的，所述P型衬底上还形成有绝缘介质层，所述多晶硅栅夹设于所述绝缘介质层中。
优选的，所述P型衬底上还形成有漏极金属和源极金属，所述漏极金属穿过所述绝缘介质层与所述N+漏极电性连接，所述源极金属穿过所述绝缘介质层与所述N+源极和P+源极电性连接。
优选的，所述深N阱的N型离子的注入剂量范围为2×1012/cm2-8×1012/cm2，所述深N阱的结深为4-16μm。
优选的，所述P型帽层、N型埋层和P型埋层的注入剂量范围为1×1012/cm2-7×1012/cm2。
优选的，所述N+漏极、N+源极和P+源极的注入剂量范围为1×1015/cm2-1×1016/cm2。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种高能注入埋层双通道LDMOS器件的制造方法，所述制造方法包括以下步骤：S1：在P型衬底上注入N型离子，并通过高温推结形成深N阱；S2：在相邻所述深N阱的P型衬底上注入P型离子形成P阱；S3：在所述深N阱中通过高能离子注入分别注入P型杂质、N型杂质和P型杂质，分别形成P型帽层和至少一层注入埋层，其中，所述注入埋层包括由上至下的N型埋层和P型埋层；S4：在所述深N阱上方的所述P型衬底上通过氧化形成厚氧化层，在所述P阱上方的所述P型衬底上通过氧化形成薄氧化层，其中，所述厚氧化层与薄氧化层相连；S5：在所述厚氧化层与薄氧化层上通过淀积多晶硅形成多晶硅栅；S6：在所述深N阱远离所述P阱的一侧注入N型离子形成有N+漏极，在所述P阱上注入N型离子和P型离子形成有N+源极和P+源极。
优选的，所述深N阱的N型离子的注入剂量范围为2×1012/cm2-8×1012/cm2，所述深N阱的结深为4-16μm。
优选的，所述N型埋层和P型埋层的注入剂量范围为1×1012/cm2-7×1012/cm2；所述N+漏极、N+源极和P+源极的注入剂量范围为1×1015/cm2-1×1016/cm2。
综上所述，由于采用了上述技术方案，本发明的高能注入埋层双通道LDMOS器件在深N阱(DNW)漂移区通过高能离子注入形成P型帽层和至少一层注入埋层，注入埋层包括由上至下的N型埋层和P型埋层，与传统的LDMOS器件相比，N型区域均可被上下P型区域耗尽，在获得同样耐压前提下，可以拥有更高的漂移区浓度，从而能够在同样击穿电压前提下，获得更低的比导通电阻。
附图说明
图1是本发明实施例的高能注入埋层双通道LDMOS器件一个实施例的结构示意图。
图2是本发明实施例的高能注入埋层双通道LDMOS器件另一个实施例的结构示意图。
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
本说明书(包括任何附加权利要求、摘要)中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
如图1所示，是本发明实施例的高能注入埋层双通道LDMOS器件一个实施例的结构示意图。在本实施例中，高能注入埋层双通道LDMOS器件包括P型衬底10，P型衬底10中形成有相邻的深N阱20和P阱30，从深N阱20的顶部至内部依次形成有P型帽层21和注入埋层22，深N阱20远离P阱30的一侧形成有N+漏极23，P阱30上形成有N+源极31和P+源极32，在深N阱20与P阱30交界区域上方的P型衬底10上形成有多晶硅栅40，多晶硅栅40与深N阱20和P阱30绝缘隔离，其中，注入埋层22包括由上至下的N型埋层221和P型埋层222。
在本实施例中，多晶硅栅40呈阶梯形，且多晶硅栅40较高的一端位于深N阱20上方，多晶硅栅40较低的一端位于P阱30上方。
P型衬底10上还形成有绝缘介质层50，多晶硅栅40夹设于绝缘介质层50中。进一步的，P型衬底10上还形成有漏极金属60和源极金属70，漏极金属60穿过绝缘介质层50与N+漏极23电性连接，源极金属70穿过绝缘介质层50与N+源极31和P+源极32电性连接。
深N阱20通过在P型衬底10上注入N型离子形成，深N阱20的N型离子的注入剂量范围为2×1012/cm2-8×1012/cm2，深N阱的结深为4-16μm。P型帽层21、N型埋层221和P型埋层222通过高能离子注入工艺分别注入P型杂质、N型杂质和P型杂质形成，注入剂量与深N阱20的注入剂量相匹配，具体而言，P型帽层21、N型埋层221和P型埋层222的注入剂量范围为1×1012/cm2-7×1012/cm2，N+漏极23、N+源极31和P+源极32的注入剂量范围为1×1015/cm2-1×1016/cm2。
本发明的高能注入埋层双通道LDMOS器件主要适用于200V-900V的应用，通过改变漂移区长度Ldrift可以实现不同的耐压需求，Ldrift的长度范围为10-100μm，其在高压关态下，N型埋层221被上下方的P型帽层21和P型埋层222耗尽，可以拥有较高的掺杂浓度；深N阱20被P型帽层21、P型埋层222和P型衬底10耗尽，同样可以拥有较高的掺杂浓度。较之传统的Double RESURF和Triple RESURF的LDMOS器件结构，整个N型区域可以拥有更高的掺杂浓度，理论上总剂量可达到4×1012/cm2，这意味着更低的比导通电阻，一方面，在相同面积下，可提供更低的导通电阻，使其在应用中拥有更低的导通损耗，有利于节能减排。另一方面，在相同导通电阻下，可以拥有更小的面积，具有更低的制造成本，有利于提升产品竞争力。
如图2所示，是本发明实施例的高能注入埋层双通道LDMOS器件另一个实施例的结构示意图。本实施例的高能注入埋层双通道LDMOS器件与前述实施例的高能注入埋层双通道LDMOS器件不同之处在于，注入埋层22为多层，而其他技术特征则一致。本实施例的高能注入埋层双通道LDMOS器件通过在y方向高能注入离子形成n层注入埋层22，总剂量可达到(n+3)×1012/cm2。
本发明还保护一种高能注入埋层双通道LDMOS器件的制造方法，制造方法包括以下步骤：
S1：在P型衬底上注入N型离子，并通过高温推结形成深N阱；
S2：在相邻与深N阱的P型衬底上注入P型离子形成P阱；
S3：在深N阱中通过高能离子注入分别注入P型杂质、N型杂质和P型杂质，分别形成P型帽层和至少一层注入埋层，其中，注入埋层包括由上至下的N型埋层和P型埋层；
S4：在深N阱上方的P型衬底上通过氧化形成厚氧化层，在P阱上方的所述P型衬底上通过氧化形成薄氧化层，其中，厚氧化层与薄氧化层相连；
S5：在厚氧化层与薄氧化层上通过淀积多晶硅形成多晶硅栅；
S6：在深N阱远离所述P阱的一侧注入N型离子形成有N+漏极，在P阱上注入N型离子和P型离子形成有N+源极和P+源极。
在本实施例中，深N阱的N型离子的注入剂量范围为2×1012/cm2-8×1012/cm2，深N阱的结深为4-16μm。P型帽层、N型埋层和P型埋层的注入剂量范围为1×1012/cm2-7×1012/cm2；N+漏极、N+源极和P+源极的注入剂量范围为1×1015/cm2-1×1016/cm2。
本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。

Claims (10)

1.一种高能注入埋层双通道LDMOS器件，其特征在于，包括P型衬底，所述P型衬底中形成有相邻的深N阱和P阱，从所述深N阱的顶部至内部依次形成有P型帽层和至少一层注入埋层，所述深N阱远离所述P阱的一侧形成有N+漏极，所述P阱上形成有N+源极和P+源极，在所述深N阱与P阱交界区域上方的所述P型衬底上形成有多晶硅栅，所述多晶硅栅与所述深N阱和P阱绝缘隔离，其中，所述注入埋层包括由上至下的N型埋层和P型埋层。
2.根据权利要求1所述的高能注入埋层双通道LDMOS器件，其特征在于，所述多晶硅栅呈阶梯形，且所述多晶硅栅较高的一端位于所述深N阱上方，所述多晶硅栅较低的一端位于所述P阱上方。
3.根据权利要求1或2所述的高能注入埋层双通道LDMOS器件，其特征在于，所述P型衬底上还形成有绝缘介质层，所述多晶硅栅夹设于所述绝缘介质层中。
4.根据权利要求3所述的高能注入埋层双通道LDMOS器件，其特征在于，所述P型衬底上还形成有漏极金属和源极金属，所述漏极金属穿过所述绝缘介质层与所述N+漏极电性连接，所述源极金属穿过所述绝缘介质层与所述N+源极和P+源极电性连接。
5.根据权利要求1所述的高能注入埋层双通道LDMOS器件，其特征在于，所述深N阱的N型离子的注入剂量范围为2×1012/cm2-8×1012/cm2，所述深N阱的结深为4-16μm。
6.根据权利要求5所述的高能注入埋层双通道LDMOS器件，其特征在于，所述P型帽层、N型埋层和P型埋层的注入剂量范围为1×1012/cm2-7×1012/cm2。
7.根据权利要求6所述的高能注入埋层双通道LDMOS器件，其特征在于，所述N+漏极、N+源极和P+源极的注入剂量范围为1×1015/cm2-1×1016/cm2。
8.一种高能注入埋层双通道LDMOS器件的制造方法，其特征在于，所述制造方法包括以下步骤：
S1：在P型衬底上注入N型离子，并通过高温推结形成深N阱；
S2：在相邻所述深N阱的P型衬底上注入P型离子形成P阱；
S3：在所述深N阱中通过高能离子注入分别注入P型杂质、N型杂质和P型杂质，分别形成P型帽层和至少一层注入埋层，其中，所述注入埋层包括由上至下的N型埋层和P型埋层；
S4：在所述深N阱上方的所述P型衬底上通过氧化形成厚氧化层，在所述P阱上方的所述P型衬底上通过氧化形成薄氧化层，其中，所述厚氧化层与薄氧化层相连；
S5：在所述厚氧化层与薄氧化层上通过淀积多晶硅形成多晶硅栅；
S6：在所述深N阱远离所述P阱的一侧注入N型离子形成有N+漏极，在所述P阱上注入N型离子和P型离子形成有N+源极和P+源极。
9.根据权利要求8所述的制造方法，其特征在于，所述深N阱的N型离子的注入剂量范围为2×1012/cm2-8×1012/cm2，所述深N阱的结深为4-16μm。
10.根据权利要求9所述的制造方法，其特征在于，所述P型帽层、所述N型埋层和P型埋层的注入剂量范围为1×1012/cm2-7×1012/cm2；所述N+漏极、N+源极和P+源极的注入剂量范围为1×1015/cm2-1×1016/cm2。
CN201810174517.0A 2018-03-02 2018-03-02 一种高能注入埋层双通道ldmos器件及其制造方法 Pending CN108172623A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810174517.0A CN108172623A (zh) 2018-03-02 2018-03-02 一种高能注入埋层双通道ldmos器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810174517.0A CN108172623A (zh) 2018-03-02 2018-03-02 一种高能注入埋层双通道ldmos器件及其制造方法

Publications (1)

Publication Number Publication Date
CN108172623A true CN108172623A (zh) 2018-06-15

Family

ID=62510895

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810174517.0A Pending CN108172623A (zh) 2018-03-02 2018-03-02 一种高能注入埋层双通道ldmos器件及其制造方法

Country Status (1)

Country Link
CN (1) CN108172623A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109378340A (zh) * 2018-09-22 2019-02-22 天津大学 一种采用多埋层技术的双阱p型LDMOS
CN109616522A (zh) * 2018-09-13 2019-04-12 电子科技大学 一种横向高压器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0739031A2 (en) * 1995-04-17 1996-10-23 Motorola, Inc. Method of adjusting a threshold voltage of a semiconductor on insulator device
US6570219B1 (en) * 1996-11-05 2003-05-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
CN1627536A (zh) * 2003-12-12 2005-06-15 松下电器产业株式会社 半导体器件
CN207896096U (zh) * 2018-03-02 2018-09-21 成都信息工程大学 一种高能注入埋层双通道ldmos器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0739031A2 (en) * 1995-04-17 1996-10-23 Motorola, Inc. Method of adjusting a threshold voltage of a semiconductor on insulator device
US6570219B1 (en) * 1996-11-05 2003-05-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
CN1627536A (zh) * 2003-12-12 2005-06-15 松下电器产业株式会社 半导体器件
CN207896096U (zh) * 2018-03-02 2018-09-21 成都信息工程大学 一种高能注入埋层双通道ldmos器件

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109616522A (zh) * 2018-09-13 2019-04-12 电子科技大学 一种横向高压器件
CN109616522B (zh) * 2018-09-13 2020-11-13 电子科技大学 一种横向高压器件
CN109378340A (zh) * 2018-09-22 2019-02-22 天津大学 一种采用多埋层技术的双阱p型LDMOS

Similar Documents

Publication Publication Date Title
TWI453919B (zh) 用於快速開關的帶有可控注入效率的二極體結構
US8610206B2 (en) Split-gate lateral diffused metal oxide semiconductor device
CN107316899B (zh) 半超结器件及其制造方法
CN102610643A (zh) 沟槽金属氧化物半导体场效应晶体管器件
CN101939843A (zh) 半导体装置
CN102184944A (zh) 一种横向功率器件的结终端结构
CN101552291A (zh) N沟道超结纵向双扩散金属氧化物半导体管
CN106165101A (zh) 半导体装置
CN103178093A (zh) 高压结型场效应晶体管的结构及制备方法
CN103474466A (zh) 一种高压器件及其制造方法
CN106409883A (zh) 高压ldmos器件及其制作方法
CN104659090B (zh) Ldmos器件及制造方法
CN106206735A (zh) Mosfet及其制造方法
CN104659091A (zh) Ldmos器件及制造方法
CN103426887A (zh) 包括硅酸盐玻璃结构的半导体器件及其制造方法
CN207896095U (zh) 一种双通道变掺杂ldmos器件
CN108172623A (zh) 一种高能注入埋层双通道ldmos器件及其制造方法
CN108565286B (zh) 高k介质沟槽横向双扩散金属氧化物元素半导体场效应管及其制作方法
CN108198853A (zh) 一种双通道变掺杂ldmos器件及其制造方法
CN207896096U (zh) 一种高能注入埋层双通道ldmos器件
CN105140289A (zh) N型ldmos器件及工艺方法
CN105161538A (zh) 横向高压器件及其制造方法
CN104241126A (zh) 沟槽型igbt及制备方法
CN105070754A (zh) 横向高压器件及其制造方法
CN103560148B (zh) 一种超结器件的结终端结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20180615