JP4666723B2 - 半導体装置の作製方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利用できる技術を提供する。尚、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置に代表される電気光学装置において、スイッチング素子や能動回路を構成するためにＴＦＴを用いる技術が開発されている。ＴＦＴはガラスなどの基板上に気相成長法により半導体膜を形成し、その半導体膜を活性層として形成する。半導体膜にはシリコン又はシリコン・ゲルマニウムなどシリコンを主成分とする材料が好適に用いられている。さらに、シリコン半導体膜はその作製法により、非晶質シリコン膜や多結晶シリコンに代表される結晶質シリコン膜などを得ることができる。
【０００３】
非晶質シリコン膜を活性層としたＴＦＴは、非晶質構造などに起因する電子物性的要因から、本質的に数cm2/Vsec以上の電界効果移動度を得ることができない。従って、アクティブマトリクス型の液晶表示装置において、画素部の各画素に設けられる液晶を駆動するためのスイッチング素子（画素ＴＦＴ）として使用することはできても、画像表示を行うための駆動回路まで形成することは不可能であった。そのために、ＴＡＢ（Tape Automated Bonding）方式やＣＯＧ（Chip on Glass）方式を使ってドライバＩＣなどを実装する技術が用いられている。
【０００４】
一方、結晶質シリコン膜を活性層としたＴＦＴでは、高い電界効果移動度が得られることから各種の機能回路を同一のガラス基板上に形成することが可能となり、画素ＴＦＴの他に駆動回路においてｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路を基本として形成されるシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などを実現することができる。そして、このような技術を根拠として、液晶表示装置において軽量化および薄型化を推進するためには、画素部の他に駆動回路を同一基板上に一体形成できる結晶質半導体膜を活性層とするＴＦＴが適していることが明らかとなっている。
【０００５】
【発明が解決しようとする課題】
ＴＦＴの特性面から比較すると結晶質シリコン膜を活性層とした方が優れているが、画素ＴＦＴの他に各種回路に対応したＴＦＴを作製するためにその製造工程は複雑なものとなり工程数が増加してしまう。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となる。
【０００６】
例えば、画素ＴＦＴと駆動回路のＴＦＴとでは、それらの回路の動作条件は必ずしも同一ではなく、そのことからＴＦＴに要求される特性も少なからず異なっている。画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることである。一方、制御回路のバッファ回路は高い駆動電圧が印加されるため、高電圧が印加されても壊れないように耐圧を高めておく必要がある。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるドレイン電流）を十分確保する必要がある。
【０００７】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間にそれよりも低い濃度で不純物元素を添加した不純物領域を設けたものであり、この不純物領域をＬＤＤ領域と呼んでいる。
【０００８】
このように、画素ＴＦＴと、シフトレジスタ回路やバッファ回路などの駆動回路のＴＦＴとでは、その要求される特性は必ずしも同じではない。例えば、画素ＴＦＴにおいてはゲートに大きな逆バイアス（ｎチャネル型ＴＦＴでは負の電圧）が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス状態で動作することはない。また、動作速度に関しても、画素ＴＦＴは制御回路のＴＦＴの１／１００以下で良い。
【０００９】
また、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを用いて作製されるこれらの回路の動作を安定化させるためには、ＴＦＴのしきい値電圧やサブスレショルド係数（Ｓ値）などの値を所定の範囲内とする必要がある。そのためには、ＴＦＴを構造面からと、構成する材料面からの両面から検討する必要がある。
【００１０】
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製されるアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならびに半導体装置において、各種回路に配置されるＴＦＴの構造を、回路の機能に応じて適切なものとすることにより、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ると共に、工程数を削減して製造コストの低減および歩留まりの向上を実現することを目的としている。
【００１１】
【課題を解決するための手段】
工程数を削減して製造コストの低減および歩留まりを実現するためには、ＴＦＴの製造に要するフォトマスクの枚数を削減することが必要である。フォトマスクはフォトリソグラフィーの技術において、エッチング工程のマスクとするレジストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィーの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。
【００１２】
よって、本発明の構成は、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有する半導体装置において、前記駆動回路のｐチャネル型ＴＦＴは、チャネル形成領域と、ソース領域またはドレイン領域を形成する第３濃度のｐ型不純物領域を有し、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとは、チャネル形成領域と、該チャネル形成領域に接して設けられＬＤＤ領域を形成する第１濃度のｎ型不純物領域と、該第１濃度のｎ型不純物領域の外側に設けられソース領域またはドレイン領域を形成する第２濃度のｎ型不純物領域とを有し、前記画素ＴＦＴのゲート電極の上層に、無機絶縁物材料から成る絶縁膜と、該絶縁膜上に形成された有機絶縁物材料から成る絶縁膜が形成され、前記画素部の画素電極は、光反射性表面を有し前記有機絶縁物材料から成る絶縁膜上に形成されていることを特徴としている。
【００１３】
また、他の発明の構成は、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有する半導体装置において、前記駆動回路のｐチャネル型ＴＦＴは、チャネル形成領域と、ソース領域またはドレイン領域を形成する第３濃度のｐ型不純物領域を有し、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとは、チャネル形成領域と、該チャネル形成領域に接して設けられＬＤＤ領域を形成する第１濃度のｎ型不純物領域と、該第１濃度のｎ型不純物領域の外側に設けられソース領域またはドレイン領域を形成する第２濃度のｎ型不純物領域とを有し、前記画素ＴＦＴのゲート電極の上層に、無機絶縁物材料から成る絶縁膜と、該絶縁膜上に形成された有機絶縁物材料から成る絶縁膜が形成され、前記画素部の画素電極は、光透過性を有し前記有機絶縁物材料から成る絶縁膜上に形成されていることを特徴としている。
【００１４】
また、他の発明の構成は、一対の基板間に液晶を挟持した半導体装置であって、画素部の画素ＴＦＴと、駆動回路のｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する一方の基板において、前記駆動回路のｐチャネル型ＴＦＴは、チャネル形成領域と、ソース領域またはドレイン領域を形成する第３濃度のｐ型不純物領域を有し、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとは、チャネル形成領域と、該チャネル形成領域に接して設けられＬＤＤ領域を形成する第１濃度のｎ型不純物領域と、該第１濃度のｎ型不純物領域の外側に設けられソース領域またはドレイン領域を形成する第２濃度のｎ型不純物領域とを有し、前記画素ＴＦＴのゲート電極の上層に、無機絶縁物材料から成る絶縁膜と、該絶縁膜上に形成された有機絶縁物材料から成る絶縁膜が形成され、前記画素部の画素電極は、光反射性表面を有し前記有機絶縁物材料から成る絶縁膜上に形成され、前記無機絶縁物材料から成る絶縁膜と前記有機絶縁物材料から成る絶縁膜を貫通する開孔部にて前記画素ＴＦＴに接続され、透明導電膜が形成された他方の基板と、前記開孔に重ねて形成された少なくとも一つの柱状スペーサを介して貼り合わされていることを特徴としている。
【００１５】
また、他の発明の構成は、一対の基板間に液晶を挟持した半導体装置であって、画素部の画素ＴＦＴと、駆動回路のｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する一方の基板において、前記駆動回路のｐチャネル型ＴＦＴは、チャネル形成領域と、ソース領域またはドレイン領域を形成する第３濃度のｐ型不純物領域を有し、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとは、チャネル形成領域と、該チャネル形成領域に接して設けられＬＤＤ領域を形成する第１濃度のｎ型不純物領域と、該第１濃度のｎ型不純物領域の外側に設けられソース領域またはドレイン領域を形成する第２濃度のｎ型不純物領域とを有し、前記画素ＴＦＴのゲート電極の上層に、無機絶縁物材料から成る絶縁膜と、該絶縁膜上に形成された有機絶縁物材料から成る絶縁膜が形成され、前記画素部の画素電極は、光透過性を有し前記有機絶縁物材料から成る絶縁膜上に形成され、前記無機絶縁物材料から成る絶縁膜と前記有機絶縁物材料から成る絶縁膜を貫通する開孔部にて前記画素ＴＦＴに接続され、透明導電膜が形成された他方の基板と、前記開孔に重ねて形成された少なくとも一つの柱状スペーサを介して貼り合わされていることを特徴としている。
【００１６】
本発明において、前記駆動回路のｐチャネル型ＴＦＴは、チャネル形成領域と、ソース領域またはドレイン領域を形成する第３濃度のｐ型不純物領域との間に、オフセット領域が形成されている構造をとることもできる。
【００１７】
また、本発明の半導体装置の作製方法は、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有する半導体装置の作製方法において、前記基板上に、下地膜を形成する工程と、前記下地膜上に複数の島状半導体層を形成する工程と、前記島状半導体層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとのＬＤＤ領域を形成する第１濃度のｎ型不純物領域を形成する工程と、該第１濃度のｎ型不純物領域の外側にソース領域またはドレイン領域を形成する第２濃度のｎ型不純物領域を形成する工程と、前記島状半導体層の選択された領域に、前記駆動回路のｐチャネル型ＴＦＴのソース領域またはドレイン領域を形成する第３濃度のｐ型不純物領域を形成する工程と、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとのゲート電極の上方に、無機絶縁物材料から成る絶縁膜を形成する工程と、該無機絶縁物材料から成る絶縁膜に密接して有機絶縁物材料からなる絶縁膜を形成する工程と、前記画素ＴＦＴに接続する光反射性表面を有する画素電極を、前記有機絶縁物材料からなる絶縁膜上に形成する工程とを有することを特徴としている。
【００１８】
また、他の発明の構成は、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有する半導体装置の作製方法において、前記基板上に、下地膜を形成する工程と、前記下地膜上に複数の島状半導体層を形成する工程と、前記島状半導体層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとのＬＤＤ領域を形成する第１濃度のｎ型不純物領域を形成する工程と、該第１濃度のｎ型不純物領域の外側にソース領域またはドレイン領域を形成する高濃度ｎ型不純物領域を形成する工程と、前記島状半導体層の選択された領域に、前記駆動回路のｐチャネル型ＴＦＴのソース領域またはドレイン領域を形成する第３濃度のｐ型不純物領域を形成する工程と、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとのゲート電極の上方に、無機絶縁物材料から成る絶縁膜を形成する工程と、該無機絶縁物材料から成る絶縁膜に密接して有機絶縁物材料からなる絶縁膜を形成する工程と、前記画素ＴＦＴに接続する導電性金属配線を形成する工程と、前記有機絶縁物材料からなる絶縁膜上に前記導電性金属配線に接続する透明導電膜から成る画素電極を形成する工程とを有することを特徴としている。
【００１９】
また、他の発明の構成は、一対の基板間に液晶を挟持した半導体装置の作製方法において、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを一方の基板は、前記基板上に、下地膜を形成する工程と、前記下地膜上に複数の島状半導体層を形成する工程と、前記島状半導体層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとのＬＤＤ領域を形成する第１濃度のｎ型不純物領域を形成する工程と、該第１濃度のｎ型不純物領域の外側にソース領域またはドレイン領域を形成する第２濃度のｎ型不純物領域を形成する工程と、前記島状半導体層の選択された領域に、前記駆動回路のｐチャネル型ＴＦＴのソース領域またはドレイン領域を形成する第３濃度のｐ型不純物領域を形成する工程と、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとのゲート電極の上方に、無機絶縁物材料から成る絶縁膜を形成する工程と、該無機絶縁物材料から成る絶縁膜に密接して有機絶縁物材料からなる絶縁膜を形成する工程と、前記有機絶縁物材料からなる絶縁膜と無機絶縁物材料から成る絶縁膜とに設けられた開孔を介して前記画素ＴＦＴに接続する光反射性表面を有する画素電極を前記有機絶縁物材料からなる絶縁膜上に形成する工程とを有し、他方の基板は少なくとも透明導電膜を形成する工程を有し、前記開孔に重ねて形成された少なくとも一つの柱状スペーサを介して、前記一方の基板と前記他方の基板を貼り合わせる工程を有することを特徴としている。
【００２０】
また、他の発明の構成は、一対の基板間に液晶を挟持した半導体装置の作製方法において、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを一方の基板は、前記基板上に、下地膜を形成する工程と、前記下地膜上に複数の島状半導体層を形成する工程と、前記島状半導体層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとのＬＤＤ領域を形成する第１濃度のｎ型不純物領域を形成する工程と、該第１濃度のｎ型不純物領域の外側にソース領域またはドレイン領域を形成する第２濃度のｎ型不純物領域を形成する工程と、前記島状半導体層の選択された領域に、前記駆動回路のｐチャネル型ＴＦＴのソース領域またはドレイン領域を形成する第３濃度のｐ型不純物領域を形成する工程と、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとのゲート電極の上方に、無機絶縁物材料から成る絶縁膜を形成する工程と、該無機絶縁物材料から成る絶縁膜に密接して有機絶縁物材料から成る絶縁膜を形成する工程と、前記有機絶縁物材料から成る絶縁膜と無機絶縁物材料から成る絶縁膜とに設けられた開孔を介して前記画素ＴＦＴに接続する導電性金属配線を形成する工程と、前記有機絶縁物材料から成る絶縁膜上に該金属配線に接続する透明導電膜から成る画素電極を形成する工程とを有し、他方の基板は少なくとも透明導電膜を形成する工程を有し、前記開孔に重ねて形成された少なくとも一つの柱状スペーサを介して、前記一方の基板と前記他方の基板を貼り合わせる工程を有することを特徴としている。
【００２１】
上記半導体装置の作製方法において、前記駆動回路のｐチャネル型ＴＦＴは、該ｐチャネル型ＴＦＴのゲート電極上に無機絶縁物材料から成る絶縁膜を形成する工程の後に、前記島状半導体層の選択された領域に、該ｐチャネル型ＴＦＴのソース領域またはドレイン領域を形成する第３濃度のｐ型不純物領域を形成する工程を行い、該ｐチャネル型ＴＦＴのチャネル形成領域と、ソース領域またはドレイン領域を形成する第３濃度のｐ型不純物領域との間に、オフセット領域が形成することもできる。
【００２２】
【発明の実施の形態】
本発明の実施の形態について、以下に示す実施例により詳細な説明を行う。
[実施例１]
本発明の実施例を図１〜図３を用いて説明する。ここでは、画素部の画素ＴＦＴおよび保持容量と、表示領域の周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について工程に従って詳細に説明する。
【００２３】
図１（Ａ）において、基板１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板１０１のＴＦＴを形成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１０２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。
【００２４】
酸化窒化シリコン膜は従来の平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、酸化窒化水素化シリコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２０SCCM、Ｈ2を１２５SCCMとして反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。
【００２５】
このようにして作製した酸化窒化シリコン膜１０２ａは、密度が９．２８×１０22/cm3であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。
【００２６】
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。例えば、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成する。非晶質構造を有する半導体膜には、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコン・ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質半導体層１０３ａとは両者を連続形成することも可能である。例えば、前述のように酸化窒化シリコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００２７】
そして、結晶化の工程を行い非晶質半導体層１０３ａから結晶質半導体層１０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atomic％以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
【００２８】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして図１（Ｂ）に示すように結晶質半導体層１０３ｂを得ることができる。
【００２９】
そして、結晶質半導体層１０３ｂ上にフォトマスク１（ＰＭ１）を用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、島状半導体層１０４〜１０８を形成しする。ドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。
【００３０】
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atoms／cm3程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素にはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。
【００３１】
ゲート絶縁膜１０９はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。例えば、１２０nmの厚さで酸化窒化シリコン膜から形成すると良い。また、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い（図１（Ｃ））。
【００３２】
図１（Ｄ）に示すように、ゲート絶縁膜１０９上にゲート電極を形成するための耐熱性導電層を形成する。耐熱性導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。このような耐熱性導電性材料を用い、例えば、導電性の窒化物金属膜から成る導電層（Ａ）１１０と金属膜から成る導電層（Ｂ）１１１とを積層した構造とすると良い。導電層（Ｂ）１１１はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１１０は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などで形成する。また、導電層（Ａ）１１０はタングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）１１１は低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ppm以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ppm以下とすることで２０μΩcm以下の比抵抗値を実現することができる。
【００３３】
導電層（Ａ）１１０は１０〜５０nm（好ましくは２０〜３０nm）とし、導電層（Ｂ）１１１は２００〜４００nm（好ましくは２５０〜３５０nm）とすれば良い。Ｗをゲート電極とする場合には、Ｗをターゲットとしたスパッタ法で、アルゴン（Ａｒ）ガスと窒素（Ｎ2）ガスを導入して導電層（Ａ）１１１を窒化タングステン（ＷＮ）で５０nmの厚さに形成し、導電層（Ｂ）１１０をＷで２５０nmの厚さに形成する。その他の方法として、Ｗ膜は６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することができる。
【００３４】
一方、導電層（Ａ）１１０にＴａＮ膜を、導電層（Ｂ）１１１にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。ＴａＮ膜はＴａをターゲットとしてスパッタガスにＡｒと窒素との混合ガスを用いて形成し、Ｔａ膜はスパッタガスにＡｒを用いる。また、これらのスパッタガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。ＴａＮ膜はα相に近い結晶構造を持つので、この上にＴａ膜を形成すればα相のＴａ膜が容易に得られる。尚、図示しないが、導電層（Ａ）１１０の下に２〜２０nm程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）１１０または導電層（Ｂ）１１１が微量に含有するアルカリ金属元素がゲート絶縁膜１０９に拡散するのを防ぐことができる。いずれにしても、導電層（Ｂ）１１１は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【００３５】
次に、フォトマスク２（ＰＭ２）を用い、フォトリソグラフィーの技術を使用してレジストマスク１１２〜１１７を形成し、導電層（Ａ）１１０と導電層（Ｂ）１１１とを一括でエッチングしてゲート電極１１８〜１２２と容量配線１２３を形成する。ゲート電極１１８〜１２２と容量配線１２３は、導電層（Ａ）から成る１１８ａ〜１２３ａと、導電層（Ｂ）から成る１１８ｂ〜１２２ｂとが一体として形成されている（図２（Ａ））。
【００３６】
導電層（Ａ）および導電層（Ｂ）をエッチングする方法は実施者が適宣選択すれば良いが、前述のようにＷを主成分とする材料で形成されている場合には、高速でかつ精度良くエッチングを実施するために高密度プラズマを用いたドライエッチング法を適用することが望ましい。高密度プラズマを得る手法の一つとして、誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）エッチング装置を用いると良い。ＩＣＰエッチング装置を用いたＷのエッチング法は、エッチングガスにＣＦ4とＣｌ2の２種のガスを反応室に導入し、圧力０．５〜１．５Pa（好ましくは１Pa）とし、誘導結合部に２００〜１０００Wの高周波（１３．５６ＭＨｚ）電力を印加する。この時、基板が置かれたステージには２０Wの高周波電力が印加され、自己バイアスで負電位に帯電することにより、正イオンが加速されて異方性のエッチングを行うことができる。ＩＣＰエッチング装置を使用することにより、Ｗなどの硬い金属膜も２〜５nm／秒のエッチング速度を得ることができる。また、残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増しオーバーエッチングをすると良い。しかし、この時に下地とのエッチングの選択比に注意する必要がある。例えば、Ｗ膜に対する酸化窒化シリコン膜（ゲート絶縁膜１０９）の選択比は２．５〜３であるので、このようなオーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされて実質的に薄くなる。
【００３７】
そして、ｎチャネル型ＴＦＴにＬＤＤ領域を形成するために、ｎ型を付与する不純物元素添加の工程（ｎ-ドープ工程）を行う。ここではゲート電極１１８〜１２２および容量配線１２３をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ｎ型を付与する不純物元素として添加するリン（Ｐ）の濃度は１×１０16〜５×１０19atoms／cm3の濃度範囲で添加する。このようにして、図２（Ｂ）に示すように島状半導体層に第１濃度のｎ型不純物領域１２４〜１２９を形成する。
【００３８】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する第２濃度のｎ型不純物領域の形成を行う（ｎ+ドープ工程）。まず、フォトマスク３（ＰＭ３）を用い、レジストのマスク１３０〜１３４を形成し、ｎ型を付与する不純物元素を添加して第２濃度のｎ型不純物領域１３５〜１４０を形成する。ｎ型を付与する不純物元素にはリン（Ｐ）を用い、その濃度が１×１０20〜１×１０21atoms／cm3の濃度範囲となるようにフォスフィン（ＰＨ3）を用いたイオンドープ法で行う（図２（Ｃ））。
【００３９】
そして、ｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６にソース領域およびドレイン領域とする第３濃度のｐ型不純物領域１４４、１４５を形成する。ここでは、ゲート電極１１８、１２０をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に第３濃度のｐ型不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体膜１０５、１０７、１０８は、フォトマスク４（ＰＭ４）を用いてレジストマスク１４１〜１４３を形成し全面を被覆しておく。第３濃度のｐ型不純物領域１４４、１４５はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする（図２（Ｄ））。
【００４０】
この第３濃度のｐ型不純物領域１４４、１４５には、前工程においてリン（Ｐ）が添加されていて、第３濃度のｐ型不純物領域１４４ａ、１４５ａには１×１０20〜１×１０21atoms／cm3の濃度で、第３濃度のｐ型不純物領域１４４ｂ、１４５ｂには１×１０16〜５×１０19atoms／cm3の濃度で含有しているが、この工程で添加するボロン（Ｂ）の濃度を１．５から３倍となるようにすることにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能する上で何ら問題はない。
【００４１】
その後、図３（Ａ）に示すように、ゲート電極およびゲート絶縁膜上から保護絶縁膜１４６を形成する。保護絶縁膜は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても保護絶縁膜１４６は無機絶縁物材料から形成する。保護絶縁膜１４６の膜厚は１００〜２００nmとする。ここで、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Ortho Silicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【００４２】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板１０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい（図３（Ｂ））。
【００４３】
活性化の工程の後、さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体膜を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体膜にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００４４】
活性化および水素化の工程が終了したら、有機絶縁物材料からなる層間絶縁膜１４７を１．０〜２．０μｍの平均厚を有して形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンを用い３００℃で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートを用い８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンを用い２５０℃で６０分焼成して形成することができる。
【００４５】
このように、層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減することができる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、保護絶縁膜１４６として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いる必要がある。
【００４６】
その後、フォトマスク５（ＰＭ５）を用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体膜に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る層間絶縁膜をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として保護絶縁膜１４６をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜をエッチングすることにより、良好にコンタクトホールを形成することができる。
【００４７】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、フォトマスク６（ＰＭ６）によりレジストマスクパターンを形成し、エッチングによってソース配線１４８〜１５２とドレイン配線１５３〜１５８を形成する。ここで、ドレイン配線１５７は画素電極として機能するものである。図示していないが、本実施例ではこの電極を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成して配線とする。
【００４８】
この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られる。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られる。また、このような熱処理により保護絶縁膜１４６や、下地膜１０２にに存在する水素を島状半導体膜１０４〜１０８に拡散させ水素化をすることもできる。いずれにしても、島状半導体膜１０４〜１０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良かった（図３（Ｃ））。
【００４９】
こうして６枚のフォトマスクにより、同一の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１のｐチャネル型ＴＦＴ２００、第１のｎチャネル型ＴＦＴ２０１、第２のｐチャネル型ＴＦＴ２０２、第２のｎチャネル型ＴＦＴ２０３、画素部には画素ＴＦＴ２０４、保持容量２０５が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００５０】
駆動回路の第１のｐチャネル型ＴＦＴ２００には、島状半導体膜１０４にチャネル形成領域２０６、第３濃度のｐ型不純物領域から成るソース領域２０７ａ、２０７ｂ、ドレイン領域２０８ａ，２０８ｂを有したシングルドレインの構造を有している。第１のｎチャネル型ＴＦＴ２０１には、島状半導体膜１０５にチャネル形成領域２０９、ゲート電極１１９と重ならず、第１濃度のｎ型不純物領域から形成されるＬＤＤ領域２１０、第２濃度のｎ型不純物領域から形成されるソース領域２１２、ドレイン領域２１１を有している。このＬＤＤ領域のチャネル長方向の長さは１．０〜４．０μm、好ましくは２．０〜３．０μmとした。ｎチャネル型ＴＦＴにおけるＬＤＤ領域の長さをこのようにすることにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができる。駆動回路の第２のｐチャネル型ＴＦＴ２０２は同様に、島状半導体膜１０６にチャネル形成領域２１３、第３濃度のｐ型不純物領域から成るソース領域２１４ａ、２１４ｂ、ドレイン領域２１５ａ，２１５ｂを有したシングルドレインの構造を有している。第２のｎチャネル型ＴＦＴ２０３には、島状半導体膜１０７にチャネル形成領域２１６、第１濃度のｎ型不純物領域から形成されるＬＤＤ領域２１７、２１８、第２濃度のｎ型不純物領域から形成されるソース領域２２０、ドレイン領域２１９が形成されている。このＴＦＴのＬＤＤの長さも１．０〜４．０μmとして形成した。画素ＴＦＴ２０４には、島状半導体膜１０８にチャネル形成領域２２１、２２２、第１濃度のｎ型不純物領域から形成されるＬＤＤ領域２２３〜２２５、第２濃度のｎ型不純物領域から形成されるソースまたはドレイン領域２２６〜２２８を有している。ＬＤＤ領域のチャネル長方向の長さは０．５〜４．０μm、好ましくは１．５〜２．５μmである。さらに、容量配線１２３と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ２０４のドレイン領域２２８に接続する半導体層２２９とから保持容量２０５が形成されている。図３（Ｃ）では画素ＴＦＴ２０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００５１】
図１６は画素部のほぼ一画素分を示す上面図である。図中に示すＡ−Ａ'断面が図３（Ｃ）に示す画素部の断面図に対応している。画素ＴＦＴ２０４は、ゲート配線を兼ねるゲート電極１２２は、図示されていないゲート絶縁膜を介してその下の島状半導体層１０８と交差している。図示はしていないが、島状半導体層には、ソース領域、ドレイン領域、ＬＤＤ領域が形成されている。また、２５６はソース配線１５２とソース領域２２６とのコンタクト部、２５７はドレイン配線１５７とドレイン領域２２８とのコンタクト部である。保持容量２０５は、画素ＴＦＴ２０４のドレイン領域２２８から延在する半導体層２２９とゲート絶縁膜を介して容量配線１２３が重なる領域で形成されている。この構成において半導体層２２９には、価電子制御を目的とした不純物元素は添加されていない。
【００５２】
以上の様な構成は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能としている。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易としている。
【００５３】
［実施例２］
高精細で高画質の液晶表示装置を実現するためには、画素ＴＦＴや駆動回路の各回路を構成するＴＦＴの特性を向上させる必要がある。要求されるＴＦＴの特性は、しきい値電圧や電界効果移動度、サブスレショルド係数（Ｓ値）などの他に、オフ状態で流れる電流（オフ電流）値を低減させることがある。オフ電流値が高い場合には、消費電力が増大するばかりでなく、駆動回路の動作特性が悪化して画質の低下をもたらす要因となる。実施例１で作製したｎチャネル型ＴＦＴにはＬＤＤ領域が形成され、これによってオフ電流値を問題ない程度にまで低減させることができる。一方、ｐチャネル型ＴＦＴはシングルドレイン構造なので、オフ電流値の増加がしばしば問題となることがある。本実施例ではそのような場合に適したオフセット領域を有するｐチャネル型ＴＦＴの作製方法を図４を用いて説明する。
【００５４】
まず、実施例１と同様にして図１（Ａ）〜図２（Ａ）に示す工程を行い、ゲート電極１１８〜１２２と容量配線１２３までを形成する。そして、ｎチャネル型ＴＦＴにＬＤＤ領域を形成するために、ｎ型を付与する不純物元素添加の工程（ｎ-ドープ工程）を行う。ここではゲート電極をマスクとして自己整合的にｎ型を付与する不純物元素を添加するが、フォトマスク７を用いてｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６の全面をレジストマスク１５９、１６０で被覆して不純物元素が添加されないようにする。このようにして、図４（Ａ）に示すように島状半導体層に第１濃度のｎ型不純物領域１２５〜１２９を形成する。
【００５５】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する第２の濃度のｎ型不純物領域の形成を行う。フォトマスクを用い、レジストのマスク１３０〜１３４を形成し、ｎ型を付与する不純物元素を添加して第２濃度のｎ型不純物領域１３５〜１４０を形成する（図４（Ｂ））。
【００５６】
その後、実施例１と同様にして保護絶縁層１４６を形成する。そして、ｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６にソース領域およびドレイン領域とする第３濃度のｐ型不純物領域１４４、１４５を形成する。ｎチャネル型ＴＦＴを形成する島状半導体膜１０５、１０７、１０８は、フォトマスク４を用いてレジストマスク１６１〜１６３を形成し全面を被覆しておく。この工程はイオンドープ法などで行われるものであり、注入される不純物元素は僅かなゆらぎを持つものの、島状半導体層の表面に対してほぼ垂直に入射する。ここで、保護絶縁層１４６はゲート電極の端部においても被覆性良く形成されるので、その端部に形成された保護絶縁層がマスクとして機能するので、実質的にその膜厚分だけゲート電極から離れて第３濃度のｐ型不純物領域１４４、１４５が形成される。即ち、チャネル形成領域と第３濃度のｐ型不純物領域との間にオフセット領域２３０、２３１がＬoの長さで形成される。具体的にＬoの長さは、保護絶縁層１４６の厚さに相当するものであるから、１００〜２００nmの長さで形成される。
【００５７】
このようなオフセット領域は、ＴＦＴの電気的特性において直列抵抗成分として寄与し、オフ電流値を１／１０から１／１００程度低減させることができる。以降は、実施例１と同様にして図３（Ａ）からの工程を行うことにより７枚のフォトマスクによりアクティブマトリクス基板を完成させることができる。
【００５８】
［実施例３］
実施例１ではゲート電極の材料にＷやＴａなどの耐熱性導電性材料を用いる例を示した。このような材料を用いる理由は、ゲート電極形成後に価電子制御を目的として半導体層に添加した不純物元素を主として、４００〜７００℃の熱アニールによって活性化させることに起因している。しかしながら、このような耐熱性導電性材料は面積抵抗で１０Ω程度あり、画面サイズが４インチクラスかそれ以上の液晶表示装置には適していない。ゲート電極に接続するゲート配線を同じ材料で形成すると、基板面上における引回し長さが必然的に大きくなり、配線抵抗の影響による配線遅延の問題を無視することができなくなるためである。
【００５９】
例えば、画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される。表示領域の画面サイズは、１３インチクラスの場合対角線の長さは３４０mmとなり、１８インチクラスの場合には４６０mmとなる。本実施例ではこのような液晶表示装置を実現する手段として、ゲート配線をＡｌや銅（Ｃｕ）などの低抵抗導電性材料で形成する方法について図５を用いて説明する。
【００６０】
まず、実施例１と同様にして図１（Ａ）〜図２（Ｄ）に示す工程を行う。そして、価電子制御を目的としてそれぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５２５℃で４時間の熱処理を行う。
【００６１】
この熱処理において、ゲート電極１１８〜１２２と容量配線１２３を形成する導電層（Ｂ）１１８ｂ〜１２３ｂは、表面から５〜８０nmの厚さで導電層（Ｃ）１１８ｃ〜１２３ｃが形成される。例えば、導電層（Ｂ）１１８ｂ〜１２３ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）が形成される。また、導電層（Ｃ）１１８ｃ〜１２３ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極１１８〜１２３を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い（図５（Ａ））。
【００６２】
活性化および水素化の工程が終了したら、ゲート配線を低抵抗導電性材料で形成する。この低抵抗導電性層はＡｌやＣｕを主成分とする導電層（Ｄ）で形成する。例えば、Ｔｉを０．１〜２重量％含むＡｌ膜を導電層（Ｄ）として全面に形成する（図示せず）。導電層（Ｄ）１４５は２００〜４００nm（好ましくは２５０〜３５０nm）とすれば良い。そして、フォトマスクを用いて所定のレジストパターンを形成し、エッチング処理して、ゲート配線１６４、１６５と容量配線１６６を形成する。エッチング処理はリン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができる。そして保護絶縁膜１４６を形成する（図５（Ｂ））。
【００６３】
その後、実施例１と同様にして有機絶縁物材料から成る層間絶縁膜１４７、ソース配線１４８〜１５１、１６７、ドレイン配線１５３〜１５６、１６８を形成してアクティブマトリクス基板を完成させることができる。図６（Ａ）、（Ｂ）はこの状態の上面図を示し、図６（Ａ）のＢ−Ｂ'断面および図６（Ｂ）のＣ−Ｃ'断面は図５（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応している。図６（Ａ）、（Ｂ）ではゲート絶縁膜、保護絶縁膜、層間絶縁膜を省略して示しているが、島状半導体層１０４、１０５、１０８の図示されていないソースおよびドレイン領域にソース配線１４８、１４９、１６７とドレイン配線１５３、１５４、１６８がコンタクトホールを介して接続している。また、図６（Ａ）のＤ−Ｄ'断面および図６（Ｂ）のＥ−Ｅ'断面を図７（Ａ）と（Ｂ）にそれぞれ示す。ゲート配線１６４はゲート電極１１８、１１９と、またゲート配線１６５はゲート電極１２２と島状半導体層１０４、１０５、１０８の外側で重なるように形成され、導電層（Ｃ）と導電層（Ｄ）が接触して電気的に導通している。このようにゲート配線低抵抗導電性材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。
【００６４】
［実施例４］
実施例１で作製したアクティブマトリクス基板はそのまま反射型の液晶表示装置に適用することができる。一方、透過型の液晶表示装置とする場合には画素部の各画素に設ける画素電極を透明電極で形成すれば良い。本実施例では透過型の液晶表示装置に対応するアクティブマトリクス基板の作製方法について図１０を用いて説明する。
【００６５】
アクティブマトリクス基板は実施例１と同様に作製する。図１０（Ａ）では、ソース配線とドレイン配線は導電性の金属膜をスパッタ法や真空蒸着法で形成する。これは、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにＴｉ膜または窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とする。その後、透明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理により画素電極１７１を形成する。画素電極１７１は、層間絶縁膜１４７上に形成され、画素ＴＦＴ２０４のドレイン配線１６９と重なる部分を設け、接続構造を形成している。
【００６６】
図１０（Ｂ）では最初に層間絶縁膜１４７上に透明導電膜を形成し、パターニング処理およびエッチング処理をして画素電極１７１を形成した後、ドレイン配線１６９を画素電極１７１と重なる部分を設けて形成した例である。ドレイン配線１６９はＴｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成して設ける。この構成にすると、画素電極１７１はドレイン配線１６９を形成するＴｉ膜のみと接触することになる。その結果、透明導電膜材料とＡｌとが反応するのを防止できる。
【００６７】
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、ドレイン配線１６９の端面で接触するＡｌとの腐蝕反応を防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【００６８】
このようにして、透過型の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。本実施例では、実施例１と同様な工程として説明したが、このような構成は実施例２や実施例３で示すアクティブマトリクス基板に適用することができる。
【００６９】
［実施例５］
本実施例では、実施例１〜実施例４で示したアクティブマトリクス基板のＴＦＴの活性層を形成する結晶質半導体層の他の作製方法について示す。結晶質半導体層は非晶質半導体層を熱アニール法やレーザーアニール法、またはＲＴＡ法などで結晶化させて形成するが、その他に特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。その場合の例を図８を用いて説明する。
【００７０】
図８（Ａ）で示すように、実施例１と同様にして、ガラス基板１０１上に下地膜１０２ａ、１０２ｂ、非晶質半導体層１０３ａを２５〜８０nmの厚さで形成する。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ppmの触媒元素を含む水溶液をスピンコート法で塗布して触媒元素を含有する層１７０を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層１７０は、スピンコート法の他にスパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
【００７１】
そして、図８（Ｂ）に示す結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atomic％以下にする。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層１０３ｃを得ることができる（図８（Ｃ））。しかし、この熱アニールによって作製された結晶質半導体層１０３ｃは、光学顕微鏡観察により巨視的に観察すると局所的に非晶質領域が残存していることが観察されることがあり、このような場合、同様にラマン分光法では４８０cm-1にブロードなピークを持つ非晶質成分が観測される。そのため、熱アニールの後に実施例１で説明したレーザーアニール法で結晶質半導体層１０３ｃを処理してその結晶性を高めることは有効な手段として適用できる。
【００７２】
このようにして作製された結晶質半導体層１０３ｃから島状半導体層１０４〜１０８を作製すれば、実施例１と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体膜中には微量（１×１０17〜１×１０19atoms/cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましい。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。
【００７３】
この目的におけるリン（Ｐ）によるゲッタリング処理は、図３（Ｂ）で説明した活性化工程で同時に行うことができる。この様子を図９で説明する。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図９で示す矢印の方向）。その結果その不純物領域には１×１０17〜１×１０19atoms/cm3程度の触媒元素が偏析した。このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００７４】
［実施例６］
本実施例では実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。まず、図１１（Ａ）に示すように、図３（Ｃ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μmの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用する。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどで１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、図１３で示すように、柱状スペーサ１７３の形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さＨを１．２〜５μmとし、平均半径Ｌ１を５〜７μm、平均半径Ｌ１と底部の半径Ｌ２との比を１対１．５とする。このとき側面のテーパー角は±１５°以下とする。
【００７５】
スペーサの配置は任意に決定すれば良いが、好ましくは、図１１（Ａ）で示すように、画素部においてはドレイン配線１５７（画素電極）のコンタクト部２５１と重ねてその部分を覆うように柱状スペーサ１７３を形成すると良い。コンタクト部２５１は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部２５１にスペーサ用の樹脂を充填する形で柱状スペーサ１７３を形成することでディスクリネーションなどを防止することができる。
【００７６】
その後、配向膜１７４を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにする。画素部に設けた柱状スペーサ１７３の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上にもスペーサ１７２を形成しておくと、スペーサとしての本来の役割と、静電気からＴＦＴを保護する効果を得ることができる。
【００７７】
対向側の対向基板１７５には、遮光膜１７６、透明導電膜１７７および配向膜１７８を形成する。遮光膜１７６はＴｉ、Ｃｒ、Ａｌなどを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤１７９で貼り合わせる。シール剤１７９にはフィラー１８０が混入されていて、このフィラー１８０とスペーサ１７２、１７３によって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料６０６を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにして図１１（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【００７８】
また、図１９に示すように、配向膜１７４を形成して後、柱状スペーサから成るスペーサを形成した構成としても良い。
【００７９】
図１１ではスペーサ１７２を駆動回路のＴＦＴ上の全面に形成する例を示したが、図１２に示すようにこのスペーサを複数個に分割してスペーサ１７２ａ〜１７２ｅとして形成しても良い。駆動回路が形成されている部分に設けるスペーサは、このように少なくとも駆動回路のソース配線およびドレイン配線を覆うように形成すれば良い。このような構成とすることによって、駆動回路の各ＴＦＴは、保護絶縁膜１４６と層間絶縁膜１４７とスペーサ１７２またはスペーサ１７２ａ〜１７２ｅによって完全に覆われ保護されることになる。
【００８０】
図１４はアクティブマトリクス基板の上面図を示し、画素部および駆動回路部とスペーサおよびシール剤の位置関係を示す上面図である。画素部１８８の周辺に駆動回路として走査信号駆動回路１８５と画像信号駆動回路１８６が設けられている。さらに、その他ＣＰＵやメモリーなどの信号処理回路１８７も付加されていても良い。そして、これらの駆動回路は接続配線１８３によって外部入出力端子１８２と接続されている。画素部１８８では走査信号駆動回路１８５から延在するゲート配線群１８９と画像信号駆動回路１８６から延在するソース配線群１９０がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２０５が設けられている。
【００８１】
画素部において設けられる柱状スペーサ１７３は、すべての画素に対して設けても良いが、マトリクス状に配列した画素の数個から数十個おきに設けても良い。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜１００％とすると良い。また、駆動回路部に設けるスペーサ１７２、１７２'、１７２''はその全面を覆うように設けても良いし、図１２で示したように各ＴＦＴのソースおよびドレイン配線の位置にあわせて複数個に分割して設けても良い。
【００８２】
シール剤１７９は、基板１０１上の画素部１８８および走査信号制御回路１８５、画像信号制御回路１８６、その他の信号処理回路１８７の外側であって、外部入出力端子１８２よりも内側に形成する。
【００８３】
このようなアクティブマトリクス型液晶表示装置の構成を図１５の斜視図を用いて説明する。図１５においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、画素部１８８と、走査信号駆動回路１８５と、画像信号駆動回路１８６とその他の信号処理回路１８７とで構成される。画素部１８８には画素ＴＦＴ２０４と保持容量２０５が設けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路１８５と、画像信号駆動回路１８６はそれぞれゲート配線１２２とソース配線１５２で画素ＴＦＴ２０４に接続している。また、フレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）１９１が外部入力端子１８２に接続していて画像信号などを入力するのに用いる。そして接続配線１８３でそれぞれの駆動回路に接続している。また、対向基板１７５には図示していないが、遮光膜や透明電極が設けられている。
【００８４】
図１８は外部入出力端子１８２とＦＰＣ１９１との接続構造を説明する図である。外部入出力端子１８２はソース配線またはドレイン配線と同じ構成で導電性金属膜から形成され、層間絶縁膜１４７が除去された基板１０１上に形成される。ＦＰＣ１９１はポリイミドなどの有機樹脂フィルム３０１に銅配線３０２が形成されていて、異方性導電性接着剤で外部入出力端子１８２と接続する。異方性導電性接着剤は接着剤３０３と、その中に混入され金などがメッキされた数十〜数百μｍ径の導電性表面を有する粒子３０４により構成され、この粒子３０４が外部入出力端子１８２と銅配線３０２とに接触することによりこの部分で電気的な接触が形成される。ＦＰＣ１９１は基板１０１との接着強度を高めるために、外部入出力端子１８２の外側にはみだして接着されると共に、端部には樹脂層１９２が設けられこの部分における機械的強度を高めている。
【００８５】
また、図２０に示すように、外部入出力端子１８２とＦＰＣ１９１との接続構造を同一なものとして、シール剤１７９の外側にもスペーサ１９９を設け、アクティブマトリクス基板と対向基板とで挟持させるとこの部分の機械的強度を高めることができる。このような構成は、特に、外部入出力端子１８２を露出させるために、対向基板の一部を切断するときに有効に作用する。
【００８６】
このような構成の液晶表示装置は、実施例１〜４で示したアクティブマトリクス基板を用いて形成することができる。実施例１〜３で示すアクティブマトリクス基板を用いれば反射型の液晶表示装置が得られ、実施例４で示すアクティブマトリクス基板を用いると透過型の液晶表示装置を得ることができる。
【００８７】
［実施例７］
図１７は実施例１〜４で示したアクティブマトリクス基板の回路構成の一例であり、直視型の表示装置の回路構成を示す図である。このアクティブマトリクス基板は、画像信号駆動回路１８６、走査信号駆動回路（Ａ）（Ｂ）１８５、画素部１８８を有している。尚、本明細書中において記した駆動回路とは、画像信号駆動回路１８６、走査信号駆動回路１８５を含めた総称である。
【００８８】
画像信号駆動回路１８６は、シフトレジスタ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ回路５０３ａ、サンプリング回路５０４を備えている。また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフトレジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バッファ回路５０３ｂを備えている。
【００８９】
シフトレジスタ回路５０１ａ、５０１ｂは駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、この回路を形成するＣＭＯＳ回路のＴＦＴは、図３（Ｃ）の第１のｐチャネル型ＴＦＴ２００と第１のｎチャネル型ＴＦＴ２０１で形成する。また、レベルシフタ回路５０２ａ、５０２ｂやバッファ回路５０３ａ、５０３ｂは駆動電圧が１４〜１６Ｖと高くなるがシフトレジスタ回路と同様なＴＦＴを用いれば良い。また、これらの回路において、ゲートをマルチゲート構造で形成すると耐圧が高まり、回路の信頼性を向上させる上で有効である。
【００９０】
サンプリング回路５０４はアナログスイッチから成り、駆動電圧が１４〜１６Ｖであるが、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、図３（Ｃ）で示す第２のｐチャネル型ＴＦＴ２０２と第２のｎチャネル型ＴＦＴ２０３で形成することが望ましい。この回路において、ｐチャネル型ＴＦＴ２０２のオフ電流値が問題となるときは、実施例２で示す工程で作製した、オフセット領域を設けたシングルドレイン構造のＴＦＴで作製すると良い。
【００９１】
また、画素部は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサンプリング回路よりもさらにオフ電流値を低減することが要求され、図３（Ｃ）で示す画素ＴＦＴ２０４のようにマルチゲート構造とし、さらにＬＤＤ領域を設けた構造とするのが望ましい。
【００９２】
尚、本実例の構成は、実施例１〜４に示した工程に従ってＴＦＴを作製することによって容易に実現することができる。本実施例では、画素部と駆動回路の構成のみを示しているが、実施例１〜４の工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ、γ補正回路、オペアンプ回路、さらにメモリー回路や演算処理回路などの信号処理回路、あるいは論理回路を同一基板上に形成することが可能である。このように、本発明は同一基板上に画素部とその駆動回路とを含む半導体装置、例えば信号制御回路および画素部を具備した液晶表示装置を実現することができる。
【００９３】
［実施例８］
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置並びにＥＬ型表示装置は様々な電気光学装置に用いることができる。そして、そのような電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍など）、ナビゲーションシステムなどが上げられる。それらの一例を図２２に示す。
【００９４】
図２２（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリーなどを備えた本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本発明は表示装置２００３やその他の信号処理回路を形成することができる。
【００９５】
図２２（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明は表示装置２１０２やその他の信号制御回路に適用することができる。
【００９６】
図２２（Ｃ）は携帯情報端末であり、本体２２０１、画像入力部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０５やその他の信号制御回路に適用することができる。
【００９７】
このような携帯型情報端末は、屋内はもとより屋外で使用されることも多い。
長時間の使用を可能とするためにはバックライト使用せず、外光を利用する反射型の液晶表示装置が低消費電力型として適しているが、周囲が暗い場合にはバックライトを設けた透過型の液晶表示装置が適している。このような背景から反射型と透過型の両方の特徴を兼ね備えたハイブリット型の液晶表示装置が開発されているが、本発明はこのようなハイブリット型の液晶表示装置にも適用できる。図２１にそれを携帯型情報端末に適用した例を示す。表示装置２２０５はタッチパネル３００２、液晶表示装置３００３、ＬＥＤバックライト３００４により構成されている。タッチパネル３００２は携帯型情報端末の操作を簡便にするために設けている。タッチパネル３００２の構成は、一端にＬＥＤなどの発光素子３１００を、他の一端にフォトダイオードなどの受光素子３２００が設けられ、その両者の間に光路が形成されている。このタッチパネル３００２を押して光路を遮ると受光素子３２００の出力が変化するので、この原理を用いて発光素子と受光素子を液晶表示装置上でマトリクス状に配置させることにより、入力媒体として機能させることができる。
【００９８】
図２１（Ｂ）はハイブリット型の液晶表示装置の画素部の構成であり、層間絶縁膜１４７上にドレイン電極１６９と画素電極１７１が設けられている。このような構成は、実施例４を適用すれば形成することができる。ドレイン電極はＴｉ膜とＡｌ膜の積層構造として画素電極を兼ねる構成としている。画素電極１７１は実施例４で説明した透明導電膜材料を用いて形成する。液晶表示装置３００３をこのようなアクティブマトリクス基板から作製することで携帯型情報端末に好適に用いることができる。
【００９９】
図２２（Ｄ）はテレビゲームまたはビデオゲームなどの電子遊技機器であり、ＣＰＵ等の電子回路２３０８、記録媒体２３０４などが搭載された本体２３０１、コントローラ２３０５、表示装置２３０３、本体２３０１に組み込まれた表示装置２３０２で構成される。表示装置２３０３と本体２３０１に組み込まれた表示装置２３０２とは、同じ情報を表示しても良いし、前者を主表示装置とし、後者を副表示装置として記録媒体２３０４の情報を表示したり、機器の動作状態を表示したり、或いはタッチセンサーの機能を付加して操作盤とすることもできる。また、本体２３０１とコントローラ２３０５と表示装置２３０３とは、相互に信号を伝達するために有線通信としても良いし、センサ部２３０６、２３０７を設けて無線通信または光通信としても良い。本発明は、表示装置２３０２、２３０３に適用することができる。表示装置２３０３は従来のＣＲＴを用いることもできる。
【０１００】
図２２（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。尚、記録媒体にはＤＶＤ（Digital Versatile Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示、ビデオゲーム（またはテレビゲーム）やインターネットを介した情報表示などを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に好適に利用することができる。
【０１０１】
図２２（Ｅ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０１０２】
図２３（Ａ）はフロント型プロジェクターであり、光源光学系および投射装置２６０１、スクリーン２６０２で構成される。本発明は投射装置やその他の信号制御回路に適用することができる。図２３（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系および表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１０３】
なお、図２３（Ｃ）に、図２３（Ａ）および図２３（Ｂ）における光源光学系および投射装置２６０１、２７０２の構造の一例を示す。光源光学系および投射装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は複数の光学レンズで構成される。図２３（Ｃ）では液晶表示装置２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。また、図２３（Ｃ）中において矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、ＩＲフィルムなどを設けても良い。また、図２３（Ｄ）は図２３（Ｃ）における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図２３（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものではない。
【０１０４】
また、ここでは図示しなかったが、本発明はその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などに適用することも可能である。このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜７の技術を用いて実現することができる。
【０１０５】
【発明の効果】
本発明を用いることで、同一の基板上に複数の機能回路が形成された半導体装置（ここでは具体的には電気光学装置）において、その機能回路が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、その動作特性を大幅に向上させることができる。
【０１０６】
本発明の半導体装置の作製方法に従えば、駆動回路部のｐチャネル型ＴＦＴをシングルドレインの構造としｎチャネル型ＴＦＴをＬＤＤ構造とし、また画素部の画素ＴＦＴをＬＤＤ構造としたアクティブマトリクス基板を６枚のフォトマスクで製造することができ、このようなアクティブマトリクス基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば透過型の液晶表示装置を７枚のフォトマスクで製造することができる。
【０１０７】
本発明の半導体装置の作製方法に従えば、駆動回路部のｐチャネル型ＴＦＴをオフセット領域を有するシングルドレインの構造としｎチャネル型ＴＦＴをＬＤＤ構造とし、また画素部の画素ＴＦＴをＬＤＤ構造としたアクティブマトリクス基板を７枚のフォトマスクで製造することができ、このようなアクティブマトリクス基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば透過型の液晶表示装置を８枚のフォトマスクで製造することができる。
【０１０８】
本発明の半導体装置の作製方法に従えば、ゲート電極を耐熱性導電性材料で形成し、ゲート配線を低抵抗導電性材料で形成したＴＦＴにおいて、駆動回路部のｐチャネル型ＴＦＴをシングルドレインの構造としｎチャネル型ＴＦＴをＬＤＤ構造とし、また画素部の画素ＴＦＴをＬＤＤ構造としたアクティブマトリクス基板を７枚のフォトマスクで製造することができ、このようなアクティブマトリクス基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば、透過型の液晶表示装置を８枚のフォトマスクで製造することができる。
【０１０９】
このように、アクティブマトリクス基板の製造に必要なフォトマスクの枚数を６〜８枚とすることにより、製造工程が簡略化され、製造コストを大幅に低減することができる。
【図面の簡単な説明】
【図１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図５】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図６】 駆動回路のＴＦＴと画素ＴＦＴの構造を示す上面図。
【図７】 駆動回路のＴＦＴの作製工程を示す断面図。
【図８】 結晶質半導体膜の作製工程を示す断面図。
【図９】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１０】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１１】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１２】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１３】 柱状スペーサの形状を説明する図
【図１４】 液晶表示装置の入出力端子、配線、回路配置、スペーサ、シール剤の配置を説明する上面図。
【図１５】 液晶表示装置の構造を示す斜視図。
【図１６】 画素部の画素を示す上面図。
【図１７】 液晶表示装置の回路構成を説明するブロック図。
【図１８】 フレキシブルプリント配線板と外部入出力端子の接続構造を説明する図。
【図１９】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図２０】 フレキシブルプリント配線板と外部入出力端子の接続構造を説明する図。
【図２１】 半導体装置の一例を示す図。
【図２２】 半導体装置の一例を示す図。
【図２３】 投影型液晶表示装置の構成を示す図。

Claims (4)

  1. 画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有し、
    前記画素ＴＦＴは第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
    前記ｐチャネル型ＴＦＴは第２の島状半導体層、第２のゲート電極、ゲート絶縁膜を有し、
    前記ｎチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有する半導体装置の作製方法において、
    前記基板に密接して下地膜を形成し、
    前記下地膜上に結晶質半導体層を形成し、
    第１のフォトマスクを用いて、前記結晶質半導体層上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて結晶質半導体層から前記第１〜第３の島状半導体層を形成し、
    前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に導電層を形成し、
    第２のフォトマスクを用いて、前記導電層上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第１〜第３の島状半導体層の上に、前記導電層から前記第１〜第３のゲート電極を形成し、
    前記第１〜第３のゲート電極をマスクとして、ｎ型の不純物を添加して、前記第１〜第３の島状半導体層に第１濃度のｎ型不純物領域を形成し、
    第３のフォトマスクを用いて、
    前記第１の島状半導体層上であって前記第１のゲート電極を覆い、
    前記第２の島状半導体層上であって前記第２のゲート電極を覆い、
    前記第３の島状半導体層上であって前記第３のゲート電極を覆う第３のレジストマスクを形成し、前記第３のレジストマスクを用いて第２濃度のｎ型の不純物を添加して、
    前記第１の島状半導体層に、前記第１濃度のｎ型不純物領域である一対の第１のＬＤＤ領域を形成するとともに、前記第１のＬＤＤ領域に接する第１のソース領域及び第１のドレイン領域となる第２濃度のｎ型不純物領域を形成し、
    前記第３の島状半導体層に、前記第１濃度のｎ型不純物領域である一対の第２のＬＤＤ領域を形成するとともに、前記第２のＬＤＤ領域と接する、第４のソース領域及び第４のドレイン領域となる第２濃度のｎ型不純物領域を形成し、
    並びに、前記第２の島状半導体層に第２濃度のｎ型不純物領域を形成し、
    第４のフォトマスクを用いて、前記第１の島状半導体層及び前記第３の島状半導体層を覆う第４のレジストマスクを形成し、前記第４のレジストマスク及び前記第２のゲート電極をマスクとしてｐ型の不純物を添加して、前記第２の島状半導体層に、前記第１濃度のｎ型不純物領域を有し、かつ第２のソース領域及び第２のドレイン領域となる第３濃度のｐ型不純物領域を形成するとともに、前記第２のソース領域及び第２のドレイン領域に接する、前記第２濃度のｎ型不純物領域を有し、かつ第３のソース領域及び第３のドレイン領域となる第３濃度のｐ型不純物領域を形成し、
    前記ゲート絶縁膜上、及び、前記第１〜第３のゲート電極を覆って、無機絶縁膜を形成し、
    前記ｎ型不純物領域及び前記ｐ型不純物領域を活性化し、
    前記無機絶縁膜に密接して有機絶縁膜を形成し、
    第５のフォトマスクを用いて、前記有機絶縁膜上に第５のレジストマスクを形成し、前記第５のレジストマスクを用いて、前記有機絶縁膜に、前記第１〜第３の島状半導体層のソース領域及びドレイン領域に達するコンタクトホールをそれぞれ形成し、
    金属膜を形成し、
    第６のフォトマスクを用いて、前記金属膜上に第６のレジストマスクを形成し、前記第６のレジストマスクを用いて、前記第１〜第３の島状半導体層のソース領域及びドレイン領域と電気的に接続されるソース配線及びドレイン配線をそれぞれ形成し、
    前記画素ＴＦＴの第１の島状半導体層に電気的に接続されるドレイン配線は光反射性表面を有する画素電極であることを特徴とする半導体装置の作製方法。
  2. 画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有し、
    前記画素ＴＦＴは第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
    前記ｐチャネル型ＴＦＴは第２の島状半導体層、第２のゲート電極、ゲート絶縁膜を有し、
    前記ｎチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有する半導体装置の作製方法において、
    前記基板に密接して下地膜を形成し、
    前記下地膜上に結晶質半導体層を形成し、
    第１のフォトマスクを用いて、前記結晶質半導体層上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて結晶質半導体層から前記第１〜第３の島状半導体層を形成し、
    前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に導電層を形成し、
    第２のフォトマスクを用いて、前記導電層上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第１〜第３の島状半導体層の上に、前記導電層から前記第１〜第３のゲート電極を形成し、
    前記第１〜第３のゲート電極をマスクとして、ｎ型の不純物を添加して、前記第１〜第３の島状半導体層に第１濃度のｎ型不純物領域を形成し、
    第３のフォトマスクを用いて、
    前記第１の島状半導体層上であって前記第１のゲート電極を覆い、
    前記第２の島状半導体層上であって前記第２のゲート電極を覆い、
    前記第３の島状半導体層上であって前記第３のゲート電極を覆う第３のレジストマスクを形成し、前記第３のレジストマスクを用いて第２濃度のｎ型の不純物を添加して、
    前記第１の島状半導体層に、前記第１濃度のｎ型不純物領域である一対の第１のＬＤＤ領域を形成するとともに、前記第１のＬＤＤ領域に接する第１のソース領域及び第１のドレイン領域となる第２濃度のｎ型不純物領域を形成し、
    前記第３の島状半導体層に、前記第１濃度のｎ型不純物領域である一対の第２のＬＤＤ領域を形成するとともに、前記第２のＬＤＤ領域と接する、第４のソース領域及び第４のドレイン領域となる第２濃度のｎ型不純物領域を形成し、
    並びに、前記第２の島状半導体層に第２濃度のｎ型不純物領域を形成し、
    第４のフォトマスクを用いて、前記第１の島状半導体層及び前記第３の島状半導体層を覆う第４のレジストマスクを形成し、前記第４のレジストマスク及び前記第２のゲート電極をマスクとしてｐ型の不純物を添加して、前記第２の島状半導体層に、前記第１濃度のｎ型不純物領域を有し、かつ第２のソース領域及び第２のドレイン領域となる第３濃度のｐ型不純物領域を形成するとともに、前記第２のソース領域及び第２のドレイン領域に接する、前記第２濃度のｎ型不純物領域を有し、かつ第３のソース領域及び第３のドレイン領域となる第３濃度のｐ型不純物領域を形成し、
    前記ゲート絶縁膜上、及び、前記第１〜第３のゲート電極を覆って、無機絶縁膜を形成し、
    前記ｎ型不純物領域及び前記ｐ型不純物領域を活性化し、
    前記無機絶縁膜に密接して有機絶縁膜を形成し、
    第５のフォトマスクを用いて、前記有機絶縁膜上に第５のレジストマスクを形成し、前記第５のレジストマスクを用いて、前記有機絶縁膜に、前記第１〜第３の島状半導体層のソース領域及びドレイン領域に達するコンタクトホールをそれぞれ形成し、
    金属膜を形成し、
    第６のフォトマスクを用いて、前記金属膜上に第６のレジストマスクを形成し、前記第６のレジストマスクを用いて、前記第１〜第３の島状半導体層のソース領域及びドレイン領域と電気的に接続されるソース配線及びドレイン配線をそれぞれ形成し、
    透明導電膜を形成し、
    第７のフォトマスクを用いて、前記透明導電膜上に第７のレジストマスクを形成し、前記第７のレジストマスクを用いて、前記画素ＴＦＴの画素電極を形成し、
    前記画素ＴＦＴの第１の島状半導体層に電気的に接続されるドレイン配線は前記画素電極に電気的に接続され、前記画素電極は光透過性を有することを特徴とする半導体装置の作製方法。
  3. 画素部に設けた画素ＴＦＴと保持容量と、該画素部の周辺にｐチャネル型ＴＦＴと第１のｎチャネル型ＴＦＴと第２のｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有し、
    前記画素ＴＦＴは第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
    前記保持容量は前記第１の島状半導体層、ゲート絶縁膜、容量配線を有し、
    前記ｐチャネル型ＴＦＴは第２の島状半導体層、第２のゲート電極、ゲート絶縁膜を有し、
    前記第１のｎチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
    前記第２のｎチャネル型ＴＦＴは第４の島状半導体層、第４のゲート電極、ゲート絶縁膜を有する半導体装置の作製方法において、
    前記基板に密接して下地膜を形成し、
    前記下地膜上に結晶質半導体層を形成し、
    第１のフォトマスクを用いて、前記結晶質半導体層上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて結晶質半導体層から前記第１〜第４の島状半導体層を形成し、
    前記第１〜第４の島状半導体層上に前記ゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に導電層を形成し、
    第２のフォトマスクを用いて、前記導電層上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第１〜第４の島状半導体層の上に、前記導電層から前記第１〜第４のゲート電極及び前記容量配線を形成し、
    前記第１〜第４のゲート電極及び前記容量配線をマスクとして、ｎ型の不純物を添加して、前記第１〜第４の島状半導体層に第１濃度のｎ型不純物領域を形成し、
    第３のフォトマスクを用いて、
    前記第１の島状半導体層上であって前記第１のゲート電極を覆い、
    前記第２の島状半導体層上であって前記第２のゲート電極を覆い、
    前記第３の島状半導体層上であって前記第３のゲート電極のドレイン側のみを覆い、
    並びに、前記第４の島状半導体層上であって前記第４のゲート電極を覆う第３のレジストマスクを形成し、前記第３のレジストマスク、前記第３のゲート電極及び前記容量配線をマスクとして第２濃度のｎ型の不純物を添加して、
    前記第１の島状半導体層に、前記第１濃度のｎ型不純物領域である一対の第１のＬＤＤ領域を形成するとともに、前記第１のＬＤＤ領域に接する第１のソース領域及び第１のドレイン領域となる第２濃度のｎ型不純物領域を形成し、
    前記第３の島状半導体層に、前記第１濃度のｎ型不純物領域である１つの第２のＬＤＤ領域を形成するとともに、第４のソース領域となり、前記第２のＬＤＤ領域と接する第４のドレイン領域となる第２濃度のｎ型不純物領域を形成し、
    前記第４の島状半導体層に、前記第１濃度のｎ型不純物領域である一対の第３のＬＤＤ領域を形成するとともに、前記第３のＬＤＤ領域と接する、第５のソース領域及び第５のドレイン領域となる第２濃度のｎ型不純物領域を形成し、
    並びに、前記第２の島状半導体層に第２濃度のｎ型不純物領域を形成し、
    第４のフォトマスクを用いて、前記第１の島状半導体層、前記第３の島状半導体層及び前記第４の島状半導体層を覆う第４のレジストマスクを形成し、前記第４のレジストマスク、前記第２のゲート電極をマスクとしてｐ型の不純物を添加して、
    前記第２の島状半導体層に、前記第１濃度のｎ型不純物領域を有し、かつ第２のソース領域及び第２のドレイン領域となる第３濃度のｐ型不純物領域を形成するとともに、前記第２のソース領域及び第２のドレイン領域に接する、前記第２濃度のｎ型不純物領域を有し、かつ第３のソース領域及び第３のドレイン領域となる第３濃度のｐ型不純物領域を形成し、
    前記ゲート絶縁膜上、並びに、前記第１〜第４のゲート電極及び前記容量配線を覆って、無機絶縁膜を形成し、
    前記ｎ型不純物領域及び前記ｐ型不純物領域を活性化し、
    前記無機絶縁膜に密接して有機絶縁膜を形成し、
    第５のフォトマスクを用いて、前記有機絶縁膜上に第５のレジストマスクを形成し、前記第５のレジストマスクを用いて、前記有機絶縁膜に、前記第１〜第４の島状半導体層のソース領域及びドレイン領域に達するコンタクトホールをそれぞれ形成し、
    金属膜を形成し、
    第６のフォトマスクを用いて、前記金属膜上に第６のレジストマスクを形成し、前記第６のレジストマスクを用いて、前記第１〜第４の島状半導体層のソース領域及びドレイン領域と電気的に接続されるソース配線及びドレイン配線をそれぞれ形成し、
    前記画素ＴＦＴの第１の島状半導体層に電気的に接続されるドレイン配線は光反射性表面を有する画素電極であることを特徴とする半導体装置の作製方法。
  4. 画素部に設けた画素ＴＦＴと保持容量と、該画素部の周辺にｐチャネル型ＴＦＴと第１のｎチャネル型ＴＦＴと第２のｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有し、
    前記画素ＴＦＴは第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
    前記保持容量は前記第１の島状半導体層、ゲート絶縁膜、容量配線を有し、
    前記ｐチャネル型ＴＦＴは第２の島状半導体層、第２のゲート電極、ゲート絶縁膜を有し、
    前記第１のｎチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
    前記第２のｎチャネル型ＴＦＴは第４の島状半導体層、第４のゲート電極、ゲート絶縁膜を有する半導体装置の作製方法において、
    前記基板に密接して下地膜を形成し、
    前記下地膜上に結晶質半導体層を形成し、
    第１のフォトマスクを用いて、前記結晶質半導体層上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて結晶質半導体層から前記第１〜第４の島状半導体層を形成し、
    前記第１〜第４の島状半導体層上に前記ゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に導電層を形成し、
    第２のフォトマスクを用いて、前記導電層上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第１〜第４の島状半導体層の上に、前記導電層から前記第１〜第４のゲート電極及び前記容量配線を形成し、
    前記第１〜第４のゲート電極及び前記容量配線をマスクとして、ｎ型の不純物を添加して、前記第１〜第４の島状半導体層に第１濃度のｎ型不純物領域を形成し、
    第３のフォトマスクを用いて、
    前記第１の島状半導体層上であって前記第１のゲート電極を覆い、
    前記第２の島状半導体層上であって前記第２のゲート電極を覆い、
    前記第３の島状半導体層上であって前記第３のゲート電極のドレイン側のみを覆い、
    並びに、前記第４の島状半導体層上であって前記第４のゲート電極を覆う第３のレジストマスクを形成し、前記第３のレジストマスク、前記第３のゲート電極及び前記容量配線をマスクとして第２濃度のｎ型の不純物を添加して、
    前記第１の島状半導体層に、前記第１濃度のｎ型不純物領域である一対の第１のＬＤＤ領域を形成するとともに、前記第１のＬＤＤ領域に接する第１のソース領域及び第１のドレイン領域となる第２濃度のｎ型不純物領域を形成し、
    前記第３の島状半導体層に、前記第１濃度のｎ型不純物領域である１つの第２のＬＤＤ領域を形成するとともに、第４のソース領域となり、前記第２のＬＤＤ領域と接する第４のドレイン領域となる第２濃度のｎ型不純物領域を形成し、
    前記第４の島状半導体層に、前記第１濃度のｎ型不純物領域である一対の第３のＬＤＤ領域を形成するとともに、前記第３のＬＤＤ領域と接する、第５のソース領域及び第５のドレイン領域となる第２濃度のｎ型不純物領域を形成し、
    並びに、前記第２の島状半導体層に第２濃度のｎ型不純物領域を形成し、
    第４のフォトマスクを用いて、前記第１の島状半導体層、前記第３の島状半導体層及び前記第４の島状半導体層を覆う第４のレジストマスクを形成し、前記第４のレジストマスク、前記第２のゲート電極をマスクとしてｐ型の不純物を添加して、
    前記第２の島状半導体層に、前記第１濃度のｎ型不純物領域を有し、かつ第２のソース領域及び第２のドレイン領域となる第３濃度のｐ型不純物領域を形成するとともに、前記第２のソース領域及び第２のドレイン領域に接する、前記第２濃度のｎ型不純物領域を有し、かつ第３のソース領域及び第３のドレイン領域となる第３濃度のｐ型不純物領域を形成し、
    前記ゲート絶縁膜上、並びに、前記第１〜第４のゲート電極及び前記容量配線を覆って、無機絶縁膜を形成し、
    前記ｎ型不純物領域及び前記ｐ型不純物領域を活性化し、
    前記無機絶縁膜に密接して有機絶縁膜を形成し、
    第５のフォトマスクを用いて、前記有機絶縁膜上に第５のレジストマスクを形成し、前記第５のレジストマスクを用いて、前記有機絶縁膜に、前記第１〜第４の島状半導体層のソース領域及びドレイン領域に達するコンタクトホールをそれぞれ形成し、
    金属膜を形成し、
    第６のフォトマスクを用いて、前記金属膜上に第６のレジストマスクを形成し、前記第６のレジストマスクを用いて、前記第１〜第４の島状半導体層のソース領域及びドレイン領域と電気的に接続されるソース配線及びドレイン配線をそれぞれ形成し、
    透明導電膜を形成し、
    第７のフォトマスクを用いて、前記透明導電膜上に第７のレジストマスクを形成し、前記第７のレジストマスクを用いて、前記画素ＴＦＴの画素電極を形成し、
    前記画素ＴＦＴの第１の島状半導体層に電気的に接続されるドレイン配線は前記画素電極に電気的に接続され、前記画素電極は光透過性を有することを特徴とする半導体装置の作製方法。
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