JP2015173177A - 半導体発光素子 - Google Patents
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Abstract
【課題】信頼性の高い半導体発光素子を提供する。
【解決手段】実施形態によれば、第１導電形の第１の半導体層と、第２導電形の第２の半導体層と、発光層と、第１電極層と、第２電極層と、絶縁層と、基板と、第１金属層と、を含む半導体発光素子が提供される。発光層は第１の半導体層と第２の半導体層との間に設けられる。第１電極層は、発光層の設けられた側とはと反対側の第２の半導体層の一部上に設けられる。第２電極層は、発光層の設けられた側と同じ側の第１の半導体層の一部上に設けられる。絶縁層は、第１電極層を覆うとともに第１電極層と第２電極層との間に設けられる。第１金属層は、基板と、絶縁層及び第２電極層と、の間に形成される。第２電極層は、絶縁層により周囲を囲まれた領域内において、第１の半導体層と接する第１の部分と、第１の半導体層とは間隔をあけて形成された第２の部分と、を有する。
【選択図】図１
【解決手段】実施形態によれば、第１導電形の第１の半導体層と、第２導電形の第２の半導体層と、発光層と、第１電極層と、第２電極層と、絶縁層と、基板と、第１金属層と、を含む半導体発光素子が提供される。発光層は第１の半導体層と第２の半導体層との間に設けられる。第１電極層は、発光層の設けられた側とはと反対側の第２の半導体層の一部上に設けられる。第２電極層は、発光層の設けられた側と同じ側の第１の半導体層の一部上に設けられる。絶縁層は、第１電極層を覆うとともに第１電極層と第２電極層との間に設けられる。第１金属層は、基板と、絶縁層及び第２電極層と、の間に形成される。第２電極層は、絶縁層により周囲を囲まれた領域内において、第１の半導体層と接する第１の部分と、第１の半導体層とは間隔をあけて形成された第２の部分と、を有する。
【選択図】図１
Description
本発明の実施形態は、半導体発光素子に関する。
例えば、発光層を含む半導体層を、基板と接合した、薄膜型のＬＥＤ（Light Emitting Diode）などの半導体発光素子がある。半導体発光素子は、信頼性が高いことが望まれる。
本発明の実施形態は、信頼性の高い半導体発光素子が提供される。
本発明の実施形態によれば、第１の半導体層と、第２の半導体層と、発光層と、第１電極層と、第２電極層と、絶縁層と、基板と、第１金属層と、を含む半導体発光素子が提供される。前記第１の半導体層は、第１導電形である。前記第２の半導体層は、第２導電形である。前記発光層は、前記第１の半導体層と前記第２の半導体層との間に設けられる。前記第１電極層は、前記発光層の設けられた側とはと反対側の、前記第２の半導体層の一部上に設けられる。前記第２電極層は、前記発光層の設けられた側と同じ側の、前記第１の半導体層の一部上に設けられる。前記絶縁層は、前記第１電極層を覆うとともに、前記第１電極層と前記第２電極層との間に設けられる。前記第１金属層は、前記基板と、前記絶縁層及び前記第２電極層と、の間に形成される。前記第２電極層は、前記絶縁層により周囲を囲まれた領域内において、前記第１の半導体層と接する第１の部分と、前記第１の半導体層とは間隔をあけて形成された第２の部分と、を有する。
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体発光素子を例示する模式的断面図である。
図１（ａ）に表したように、実施形態に係る半導体発光素子１００は、ｎ形半導体層２０（第１導電形の第１の半導体層）と、ｎ形半導体層２０に設けられた光出射面２０ａと、ｐ形半導体層３０（第２導電形の第２の半導体層）と、ｎ形半導体層２０とｐ形半導体層３０との間に設けられた発光層２５と、ｐ形半導体層３０の発光層２５形成面とは反対側の面上に設けられたｐ側電極層４０（第１電極層）と、ｐ側電極層を覆うように設けられた保護電極４１と、ｐ形半導体層３０のｐ側電極層４０形成面からｎ形半導体層２０に向けて設けられた溝８０の側面を覆い、かつ、保護電極４１を覆うように設けられた絶縁層６０と、溝８０の底面に露出するｎ形半導体層２０の少なくとも一部を覆うように設けられたｎ側電極層５０（第２電極層）と、ｎ側電極層５０及び絶縁層６０と支持基板７０（基板）との間に設けられ、それらを互いに接続する第１金属層１０と、を含む。
さらに本実施形態では、溝８０の底面に露出したｎ形半導体層２０とｎ側電極層５０との間に少なくとも１つ以上のスペーサ６１が設けられている。
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体発光素子を例示する模式的断面図である。
図１（ａ）に表したように、実施形態に係る半導体発光素子１００は、ｎ形半導体層２０（第１導電形の第１の半導体層）と、ｎ形半導体層２０に設けられた光出射面２０ａと、ｐ形半導体層３０（第２導電形の第２の半導体層）と、ｎ形半導体層２０とｐ形半導体層３０との間に設けられた発光層２５と、ｐ形半導体層３０の発光層２５形成面とは反対側の面上に設けられたｐ側電極層４０（第１電極層）と、ｐ側電極層を覆うように設けられた保護電極４１と、ｐ形半導体層３０のｐ側電極層４０形成面からｎ形半導体層２０に向けて設けられた溝８０の側面を覆い、かつ、保護電極４１を覆うように設けられた絶縁層６０と、溝８０の底面に露出するｎ形半導体層２０の少なくとも一部を覆うように設けられたｎ側電極層５０（第２電極層）と、ｎ側電極層５０及び絶縁層６０と支持基板７０（基板）との間に設けられ、それらを互いに接続する第１金属層１０と、を含む。
さらに本実施形態では、溝８０の底面に露出したｎ形半導体層２０とｎ側電極層５０との間に少なくとも１つ以上のスペーサ６１が設けられている。
第１金属層１０は、第１金属を含む。第１金属は、錫（Ｓｎ）、インジウム（Ｉｎ）及びビスマス（Ｂｉ）の少なくともいずれかを含む。第１金属層１０は、例えば、第１金属と第２金属との合金、及び、第１金属と第２金属との金属間化合物の少なくともいずれかを含む。第２金属は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、銅（Ｃｕ）及び金（Ａｕ）の少なくともいずれかを含む。
第１金属層１０から光出射面２０ａへ向かう方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｘ軸方向に対して垂直でＺ軸方向に対して垂直な１つの方向をＹ軸方向とする。
半導体発光素子１００は、例えば、ＧａＮ系窒化物半導体を材料とする発光ダイオード（Light Emitting Diode：ＬＥＤ）である。半導体発光素子１００は、例えば、Thin-Film構造を有する。上述のように、例えば、ｎ形半導体層２０（例えば、ｎ形ＧａＮ層）と、発光層２５（半導体発光層）と、ｐ形半導体層３０（例えば、ｐ形ＧａＮ層）と、が設けられる。発光層２５には、窒化物半導体などの半導体層が用いられる。発光層２５は、例えば、多重量子井戸構造を有している。
ｐ側電極層４０は、第１金属層１０とｐ形半導体層３０との間に設けられる。ｐ側電極層４０は、ｐ形半導体層３０と電気的に接続されている。ｐ側電極層４０は、少なくとも１つ以上の開口部を有しており、その開口部内において周囲を絶縁層６０に囲まれたｎ側電極層５０が形成されている。ｐ側電極層４０は、ｐ形半導体層３０上に設けられており、ｐ側電極の上面から開口部側面に至るまで絶縁層６０に覆われているため、ｎ側電極層５０とは絶縁されている。ｐ側電極層４０には、例えば、銀（Ａｇ）が用いられる。Ａｇは、例えば光の反射率が高い。ｐ側電極層４０は、例えば、発光層２５から放出された光を、光出射面２０ａの方向に向けて、反射する。
ｎ側電極層５０には、例えばアルミニウム（Ａｌ）が用いられる。ｎ側電極層５０は、ｎ形半導体層２０と電気的に接続されている。例えば、ｎ側電極層５０の厚さ（例えばＺ軸方向に沿った長さ）は、２００ｎｍ以上４００ｎｍ以下である。なお、本実施形態において、ｎ側電極層５０は、溝８０の底面から側面にわたって設けられるとともに、Ｚ軸方向において絶縁層６０と第１金属層１０との間に挟まれるように、延設している。
絶縁層６０（層間絶縁膜）は、第１金属層１０とｐ側電極層４０との間に設けられるとともに、ｎ側電極層５０とｐ側電極層４０との間に設けられて、それらを絶縁する。絶縁層６０には、例えば、酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）が用いられる。絶縁層６０の厚さ（Ｚ軸方向に沿った長さ）は、例えば、５００ナノメートル（ｎｍ）以上１５００ｎｍ以下である。これにより、例えば、絶縁性を保つことができる。
半導体発光素子１００においては、溝８０の側面に設けられた絶縁層６０は、ビアホール２０ｖを有し、ビアホール２０ｖにｎ側電極層５０（ｎコンタクトメタル）が設けられる。すなわちビアホール２０ｖ底面のｎ形半導体層２０の露出面は、ｎ側電極層５０とのコンタクト部２０ｃとなる。
実施形態に係る半導体発光素子１００においては、チップ表面、例えば光出射面２０ａ上にｎ側電極層５０を形成せず、ビアホール２０ｖを用いてチップ内部にｎ側電極層５０が形成される。これにより、ＬＥＤの外部光取り出し効率を向上させることができる。なお、図１（ａ）に示す断面図においては、ビアホール２０ｖは１つであり、ビアホール２０ｖに設けられるｎ側電極層５０は１層であるが、これに限らず、ビアホール２０ｖは複数であってもよく、ｎ側電極層５０はビアホール２０ｖの数に対応して複数層あってもよい。また、ｎ側電極層５０が１層で複数のビアホール２０ｖの底面を覆っていてもよい。
実施形態に係る半導体発光素子１００においては、チップ表面、例えば光出射面２０ａ上にｎ側電極層５０を形成せず、ビアホール２０ｖを用いてチップ内部にｎ側電極層５０が形成される。これにより、ＬＥＤの外部光取り出し効率を向上させることができる。なお、図１（ａ）に示す断面図においては、ビアホール２０ｖは１つであり、ビアホール２０ｖに設けられるｎ側電極層５０は１層であるが、これに限らず、ビアホール２０ｖは複数であってもよく、ｎ側電極層５０はビアホール２０ｖの数に対応して複数層あってもよい。また、ｎ側電極層５０が１層で複数のビアホール２０ｖの底面を覆っていてもよい。
この例では、ｐ側電極層４０と絶縁層６０との間に保護電極４１がさらに設けられる。保護電極４１には、例えば、Ｐｔ／Ｔｉ／Ａｕ等の積層構造が用いられる。保護電極４１の厚さ（Ｚ軸方向に沿った長さ）は、例えば、４００ｎｍ以上７００ｎｍ以下である。パッド電極７２は、保護電極４１を介して、ｐ側電極層４０と電気的に接続される。裏面電極７１と第１金属層１０との間に支持基板７０が設けられる。支持基板７０には、例えば、シリコン（Ｓｉ）が用いられる。
第２金属層５１は、絶縁層６０と第１金属層１０との間、及び、ｎ側電極層５０と第１金属層１０との間に設けられる。第２金属層５１には、例えば、Ｔｉ／Ｐｔ等の積層構造が用いられる。第２金属層５１は、例えば、バリアメタルである。第２金属層５１の厚さ（例えばＺ軸方向に沿った長さ）は、２００ｎｍ以上４００ｎｍ以下である。
図１（ｂ）は、図１（ａ）に表した半導体発光素子１００の一部を拡大して例示する模式的断面図である。また、図１（ｂ）においては、スペーサ６１は複数設けられている。ｎ形半導体層２０は、コンタクト部２０ｃにおいて、第１金属層１０と接している。また、コンタクト部２０ｃにおいて、第１金属層１０とｎ形半導体層２０との間に複数のスペーサ６１を有する。本実施形態においては、スペーサ６１は絶縁層からなる。
スペーサ６１には、例えば、酸化シリコン、または、窒化シリコンを用いることができる。スペーサ６１は、後述するように、絶縁層６０と同時に形成することができる。したがってそのＺ軸方向における厚みは、絶縁層６０とほぼ同じである。あるいは、スペーサ６１は、導電性であってもよい。例えば、スペーサ６１には、ｐ側電極層４０と同じ材料を用いてもよい。
スペーサ６１には、例えば、酸化シリコン、または、窒化シリコンを用いることができる。スペーサ６１は、後述するように、絶縁層６０と同時に形成することができる。したがってそのＺ軸方向における厚みは、絶縁層６０とほぼ同じである。あるいは、スペーサ６１は、導電性であってもよい。例えば、スペーサ６１には、ｐ側電極層４０と同じ材料を用いてもよい。
このように、実施形態に係る半導体発光素子１００には、ｎ側電極層５０とｎ形半導体層２０との間、すなわちコンタクト部２０ｃに１つ以上のスペーサ６１が設けられる。スペーサ６１は、ｎ形半導体層２０の光出射面２０ａとは反対側の面に設けられ、第１金属層１０に向けて突出している。そして、ｎ側電極層５０は、スペーサ６１を覆うように形成される。従って、ｎ側電極層５０は、ｎ形半導体層２０に接する第１の部分と、スペーサ６１を覆うとともにスペーサ６１の厚み分だけｎ形半導体層２０から距離をあけて設けられる第２の部分とを有する。この第２の部分を設けることで、ビアホール２０ｖの底面に設けられたｎ形電極層５０の第２の部分の位置をスペーサの厚み分だけ支持基板７０側に近づけることができる。これにより、コンタクト部２０ｃに設けられたｎ側電極層５０の第２の部分と支持基板７０との距離は、ｐ側電極層４０上に設けられた絶縁層６０と基板７０との最短距離に対して、スペーサ６１の厚み分だけ、その差を小さくすることができる。よって、後述する接合工程において、接合不良の発生を抑制することができる。これにより、半導体発光素子の生産性や信頼性などが向上する。
図２（ａ）〜図２（ｆ）は、第１の実施形態に係る半導体発光素子の製造工程を例示する模式的断面図である。
図２（ａ）に表したように、成長基板７６に半導体層が形成される。例えば、成長基板７６の上に下地層７３（バッファー層）、ＧａＮ層７４、ｎ形半導体層２０（ｎ形ＧａＮ層）、発光層２５、ｐ形半導体層３０（ｐ形ＧａＮ層）が、順次積層される。
図２（ａ）に表したように、成長基板７６に半導体層が形成される。例えば、成長基板７６の上に下地層７３（バッファー層）、ＧａＮ層７４、ｎ形半導体層２０（ｎ形ＧａＮ層）、発光層２５、ｐ形半導体層３０（ｐ形ＧａＮ層）が、順次積層される。
例えば、真空蒸着法やスパッタ法を用いて、ｐ側電極層４０となる金属膜を成膜する。その後、レジストマスク等を用いて、ｐ側電極層４０となる金属膜を所定の形状にパターニングする。その後、リフトオフ法を用いて、ｐ側電極層４０の上に保護電極４１を形成する。
図２（ｂ）に表したように、半導体層（ｐ形半導体層３０、発光層２５及びｎ形半導体層２０）に開口部を設ける。例えば、レジストをｐ形半導体層３０及び保護電極４１の上に塗布し、フォトリソグラフィなどを用いて、パターニングする。その後、反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）によって、ｐ形半導体層３０、発光層２５及びｎ形半導体層２０の一部をエッチングする。これにより、ｎ形半導体層２０の一部が露出する。
その後、プラズマＣＶＤ（Chemical Vapor Deposition）法やスパッタ法を用いて、絶縁層６０となる絶縁膜６０ａを成膜する。絶縁膜６０ａは、ｐ形半導体層３０、保護電極４１及び露出したｎ形半導体層２０上に設けられる。絶縁膜６０ａの成膜は、例えば３００度以下の温度において行われることが望ましい。これにより、例えば、ｐ側電極層４０の反射率の劣化や、コンタクト抵抗の劣化を抑制することができる。
例えば、プラズマＣＶＤ法によって、窒化シリコンを、絶縁膜６０ａとして成膜する。この場合、プラズマＣＶＤ法においては、ＳｉＨ４にＮＨ３やＮ２を混合したガスが用いられる。
例えば、プラズマＣＶＤ法によって、酸化シリコンを、絶縁膜６０ａとして成膜する。この場合、プラズマＣＶＤ法においては、ＳｉＨ４とＮ２Ｏとの混合ガスや、ＳｉＨ４とＯ２との混合ガスなどが用いられる。
絶縁膜６０ａをスパッタ法によって成膜する場合には、例えば、ＳｉＮまたはＳｉＯをターゲットとして、アルゴンプラズマを用いて、スパッタリングが行われる。
図２（ｃ）に表したように、絶縁膜６０ａをパターニングする。例えば、レジストマスクを用いて、ＲＩＥ法によってパターニングする。これにより、ビアホール２０ｖが設けられた絶縁層６０が形成される。ビアホール２０ｖの底面にはｎ形半導体層２０の一部が露出する。ビアホール２０ｖの径（例えば、露出したｎ形半導体層２０のＸ軸方向に沿った長さ）は、例えば、３０μｍ以上１００μｍ以下である。これにより、例えば、ｎコンタクト（ｎ形電極層５０）への電流集中を避けることができる。
この工程において、スペーサ６１（絶縁膜突起物）を形成してもよい。すなわち、絶縁膜６０ａの一部は、絶縁層６０となり、絶縁膜６０ａの別の一部は、スペーサ６１となる。ＲＩＥ法によって、絶縁層６０をパターニング形成する際に、スペーサ６１も同時にパターニング形成する。これにより、スペーサ６１を形成するための製造工程の増加を抑えることができる。
実施形態においては、絶縁膜６０ａの一部をスペーサ６１としているが、パターニングによって絶縁層６０を形成した後、露出したｎ形半導体層２０に例えば金属層を成膜しパターニングする。このようにして、スペーサ６１を形成してもよい。この場合、スペーサ６１もｎ側電極層５０の一部として機能するためコンタクト面積の増加につながり、コンタクト抵抗を下げることが可能になる。
次に、例えば、リフトオフ法を用いて、露出したｎ形半導体層２０及びスペーサ６１を覆うようにｎ側電極層５０を形成する。その後、ｎ側電極層５０の上及び絶縁層６０の上に、第２金属層５１（第１バリアメタル５１ａ）、第３金属層１１ａ（液相拡散接合の第１母材メタル）、第４金属層１２ａ（第１インサートメタル）が、この順に積層される。
第３金属層１１ａには、例えば、Ｎｉ、コバルト（Ｃｏ）、銅（Ｃｕ）及び金（Ａｕ）の少なくともいずれかが用いられる。例えば、第３金属層１１ａの厚さ（例えばＺ軸方向に沿った長さ）は、３００ｎｍ以上７００ｎｍ以下である。
第４金属層１２ａには、例えば、Ｓｎ、インジウム（Ｉｎ）及びビスマス（Ｂｉ）の少なくともいずれかが用いられる。例えば、第４金属層１２ａの厚さ（例えばＺ軸方向に沿った長さ）は、５００ｎｍ以上１５００ｎｍ以下である。
一方、支持基板７０の上に、金属層５１ｂ（第２バリアメタル）、金属層１１ｂ（第２母材メタル）及び金属層１２ｂ（第２インサートメタル）をこの順に成膜する。金属層１１ｂには、第３金属層１１ａと同じ材料を用いることができる。金属層１２ｂには、第４金属層１２ａと同じ材料を用いることができる。これらの金属層の形成には、例えば、スパッタ法や真空蒸着法を用いることができる。
その後、第１インサートメタル（第４金属層１２ａ）と第２インサートメタル（金属層１２ｂ）とを接触させ圧力を加えつつ、温度を上昇させる。加圧及び昇温された状態で一定時間、保持し、接合する。この接合工程において、第１〜第２インサートメタル及び第１〜第２母材メタルが接合され、第１金属層１０が形成される。
例えば、この接合工程において、コンタクト部２０ｃに設けられたｎ側電極層５０と、ｐ側電極層４０の上に設けられた絶縁層６０と、の間の段差が大きいと接合不良が生じる場合がある。実施形態においては、例えばコンタクト部２０ｃにスペーサを設けることで段差が小さくなる。これにより、この接合工程において、接合不良の発生を抑制することができる。
図２（ｄ）に表したように、成長基板７６を除去する。例えば、成長基板を研削し、スピンエッチングを行う。これにより、支持基板７０側に発光層などの積層体を残して、成長基板７６を除去することができる。その後、積層体の一部をエッチング除去することで、残った積層体を所望の形状に形成する。そしてｎ形半導体層２０の表面に凹凸を形成して光出射面２０ａを設ける。
図２（ｅ）に表したように、その後、半導体層（ｎ形半導体層２０、ｐ形半導体層３０及び発光層２５）の側面（Ｚ軸方向と交差する面）にパッシベーション膜７５を形成する。
図２（ｆ）に表したように、その後、パッド電極７２及び裏面電極７１を形成する。このようにして、半導体発光素子１００が完成する。なお、図２において、ビアホール２０ｖは、１つのみしめしており、よってコンタクト部２０ｃは１つであるが、ビアホール２０ｖは複数あってもよく、すなわちコンタクト部２０ｃは複数あってもよい。また、コンタクト部２０ｃに設けられたスペーサ６１は１つのみであるが、複数設けられてもよい。
図３は、第１の実施形態に係る半導体発光素子の製造工程を例示する模式的断面図であり、図２（ｃ）に表した図の一部を拡大して例示している。
図３に表したように、第４金属層１２ａは、第３金属層１１ａと対向する面１２ｐと、面１２ｐと反対側の面１２ｑと、を有する。面１２ｑは、支持基板７０に形成された第２インサートメタル（金属層１２ｂ）と接合する接合面である。この面１２ｑは、Ｚ軸方向に段差が生じている。この段差が大きいと、接合の際に、大きな隙間が生じ、接合の際に第４金属層１２ａ及び金属層１２ｂが溶融しても、隙間を埋めることができず、接合不良を生じる場合がある。接合不良が生じた場合、例えば、成長基板７６を除去する工程において、ＧａＮ層の応力に耐えきれずビアホール２０ｖの半導体層２０が剥離してしまう場合がある。
実施形態においては、ｎ形半導体層２０上にスペーサ６１が設けられる。その後、スペーサ６１間に露出するｎ形半導体層２０上及び、スペーサ６１の上に、ｎ側電極層５０、第２金属層５１及び第３金属層１１ａが成膜される。スペーサ６１間は、ｎ側電極層５０の厚さ、第２金属層５１の厚さ及び第３金属層１１ａの厚さに応じて埋め込まれる。従って、第３金属層１１ａの第４金属層１２ａと接する面は、実質的にスペーサ６１の厚み分だけｎ形半導体層２０から距離をあけて位置し、従って第３金属層１１ａ上に形成される第４金属層１２ａの面１２ｑは実質的にスペーサ６１の厚み分だけ段差を小さくすることができる。これにより、接合不良を抑制することができる。
この例では、スペーサ６１は、絶縁層６０と同時に形成される。この場合、スペーサ６１は、酸化シリコンまたは窒化シリコンの少なくともいずれかを含む。スペーサ６１の厚さ（Ｚ軸方向に沿った長さ）は、絶縁層６０の厚さ（Ｚ軸方向に沿った長さ）の０．９倍以上１．１倍以下である。例えば、スペーサ６１の厚さは、絶縁層６０の厚さと実質的に同じである。
図４（ａ）〜図４（ｅ）は、第１の実施形態に係る半導体発光素子のスペーサの形状の一例を示す模式的平面図である。
図４（ａ）〜図４（ｅ）は、スペーサ６１をＺ軸方向から見た図、すなわち平面形状を例示している。
図４（ａ）〜図４（ｅ）は、スペーサ６１をＺ軸方向から見た図、すなわち平面形状を例示している。
図４（ａ）〜図４（ｃ）に表したように、この例では、スペーサ６１は、Ｚ軸方向と交差する平面内において、複数設けられ、互いに離間して周期的に配置される。
スペーサ６１のそれぞれの幅（Ｚ軸方向と交差する平面内の方向に沿った長さ）は、短すぎると、形成が困難となる。スペーサ６１のそれぞれの幅は、大きすぎるとｎコンタクト総面積（例えば、ｎ側電極層５０とｎ形半導体層２０との接する面積）が減少し、電極における電気抵抗が高くなる。例えば、スペーサ６１のそれぞれの幅は、１μｍ以上３μｍ以下であることが好ましい。
上述したように、隣接する複数のスペーサ６１同士の間に、ｎ側電極層５０、第２金属層５１ａ及び第３金属層１１ａが埋められる。ｎ側電極層５０、第２金属層５１ａ及び第３金属層１１ａの成膜におけるステップカバレッジは、例えば、０．７〜１．０である。これらを考慮して、隣接する複数のスペーサ６１同士の間の距離は、例えば、ｎ側電極層５０の厚さと、第２金属層５１ａの厚さと、第３金属層１１ａの厚さと、の合計の１．４倍以上２．０倍以下であることが望ましい。第３金属層１１ａの厚さを考慮すると、隣接する複数のスペーサ６１同士の間の距離は、例えば、ｎ側電極層５０の厚さと、第２金属層５１ａの厚さと、の合計の１．５倍以上３．５倍以下であることが望ましい。
例えば、ｎ側電極層５０の厚さは、スペーサ６１とｎ側電極層５０とが接する面に対して垂直な方向に沿った、ｎ側電極層５０の長さである。例えば、第２金属層５１ａの厚さは、ｎ側電極層５０と第２金属層５１ａとが接する面に対して垂直な方向に沿った、第２金属層５１ａの長さである。例えば、第３金属層１１ａの厚さは、第２金属層５１ａと第３金属層１１ａとが接する面に対して垂直な方向に沿った、第３金属層１１ａの長さである。
例えば、複数のスペーサ６１は、実質的に等間隔に配置されることが望ましい。例えば、図４（ａ）〜図４（ｃ）に表した例においては、あるスペーサ６１間の距離は、他のスペーサ６１間の距離の０．９倍以上１．１倍以下である。
図４（ａ）に表したように、例えば、複数のスペーサ６１のそれぞれを、Ｘ−Ｙ平面内において、正三角形の頂点の位置になるよう配置してもよい。
図４（ｂ）に表したように、例えば、複数のスペーサ６１のそれぞれの平面形状を直線状とし、周期的に配置してもよい。
図４（ｃ）に表したように、例えば、スペーサ６１のそれぞれの平面形状は、同心円状に複数形成してもよい。すなわち、１つの環状のスペーサ６１に対し、同心円状に、それより大きい他の環状のスペーサ６１を設ける。スペーサ６１間距離は一定となるように配置する。
図４（ｃ）に表したように、例えば、スペーサ６１のそれぞれの平面形状は、同心円状に複数形成してもよい。すなわち、１つの環状のスペーサ６１に対し、同心円状に、それより大きい他の環状のスペーサ６１を設ける。スペーサ６１間距離は一定となるように配置する。
図４（ｄ）及び図４（ｅ）に表したように、スペーサ６１は複数の開口部を有する。開口部の形状は円上、あるいは四角形状等、いろいろな形状であってよいが、１つのスペーサ６１において同じ開口形状であることが好ましく、開口部は等間隔に、あるいは周期的に、あるいは規則的に配置されることが好ましい。
図４（ｄ）に表した例では、スペーサ６１の平面形状は、図４（ａ）に表したスペーサ６１の平面形状に対して、スペーサ６１が設けられる部分と、スペーサ６１が設けられない部分と、を入れ替えた形状である。つまり、スペーサ６１の複数の開口部は、Ｘ−Ｙ平面内において、正三角形の頂点の位置になるよう配置されている。図４（ｅ）に表した例では、例えば、Ｘ−Ｙ平面内において、スペーサ６１が網状に設けられている。
このように、Ｚ軸方向と交差する平面において、スペーサ６１を連続して設けてもよい。
このように、スペーサ６１は、種々の変形が可能である。スペーサ６１を設けることで、接合不良の発生を抑制することができる。
（第２の実施形態）
図５は、第２の実施形態に係る半導体発光素子の一部を例示する模式的断面図である。
図５は、第２の実施形態に係る半導体発光素子の一部を例示する模式的断面図である。
図５に表したように、半導体発光素子１０１においては、複数のスペーサ６２のそれぞれは、材料の異なる２層の積層構造からなり、第１層６３ａと、第２層６３ｂと、を含む。第２層６３ｂは、第１層６３ａとｎ側電極層５０との間に設けられる。
例えば、第１層６３ａは、図２（ｂ）に表したような、ｐ形半導体層３０をエッチングする工程において形成することができる。スペーサ６１のレイアウトに対応して、ｐ形半導体層３０をエッチングすることで、第１層６３ａを形成する。例えば、ｐ形半導体層３０の一部が第１層６３ａとなる。第１層６３ａは、ｐ形半導体層３０に含まれる材料を含む。例えば、第１層６３ａは、ｐ形ＧａＮを含む。第１層６３ａは、発光層２５の一部、又は、ｎ形半導体層２０の一部を含んでもよい。
例えば、第２層６３ｂは、絶縁層６０と同時に形成することができる。例えば、第１の実施形態における説明と同様に、絶縁膜６０ａが成膜され、絶縁膜６０ａをパターニングし、絶縁層６０が形成される。このパターニングの際に、第１層６３ａが設けられた位置に合わせて、絶縁膜６０ａをパターニングする。これにより、第１層６３ａの上に第２層６３ｂが形成される。例えば、第２層６３ｂは、絶縁層６０に含まれる材料を含む。例えば、第２層６３ｂは、酸化シリコン及び窒化シリコンの少なくともいずれかを含む。
このように、スペーサ６２を設けることによって、第４金属層１２ａにおける段差をさらに小さくすることができる。これにより、さらに接合不良を抑制することができ、信頼性の高い半導体発光素子を提供することができる。
なお、本願明細書において、「垂直」は、厳密な垂直だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、第１金属層、ｎ形半導体層、ｐ形半導体層、発光層、ｐ側電極層、絶縁層、などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体発光素子を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光素子も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１金属層、 １１ａ…第３金属層（第１母材メタル）、 １１ｂ…金属層（第２母材メタル）、 １２ａ…第４金属層（第１インサートメタル）、 １２ｂ…金属層（第２インサートメタル）、 １２ｐ、１２ｑ…面、 ２０…ｎ形半導体層（第１の半導体層）、 ２０ａ…光出射面、 ２０ｃ…コンタクト部、 ２０ｖ…ビアホール、 ２５…発光層、 ３０…ｐ形半導体層（第２の半導体層）、 ４０…ｐ側電極層（第１電極層）、 ４１…保護電極、 ５０…ｎ側電極層（第２電極層）、 ５１…第２金属層、 ５１ａ…第１バリアメタル（第２金属層）、 ５１ｂ…金属層（第２バリアメタル）、 ６０…絶縁層、 ６０ａ…絶縁膜、 ６１…スペーサ、 ６２…スペーサ、 ６３ａ…第１層、 ６３ｂ…第２層、 ７０…支持基板、 ７１…裏面電極、 ７２…パッド電極、 ７３…下地層、 ７４…ＧａＮ層、 ７５…パッシベーション膜、 ７６…成長基板、 ８０…溝、 １００、１０１…半導体発光素子
Claims (15)
- 第１導電形の第１の半導体層と、
第２導電形の第２の半導体層と、
前記第１の半導体層と前記第２の半導体層との間に設けられた発光層と、
前記発光層の設けられた側とはと反対側の、前記第２の半導体層の一部上に設けられた第１電極層と、
前記発光層の設けられた側と同じ側の、前記第１の半導体層の一部上に設けられた第２電極層と、
前記第１電極層を覆うとともに、前記第１電極層と前記第２電極層との間に設けられた絶縁層と、
基板と、
前記基板と、前記絶縁層及び前記第２電極層と、の間に形成された第１金属層と、
を有し、
前記第２電極層は、前記絶縁層により周囲を囲まれた領域内において、前記第１の半導体層と接する第１の部分と、前記第１の半導体層とは間隔をあけて形成された第２の部分と、を有する半導体発光素子。 - 前記第１金属層は、錫、インジウム及びビスマスの少なくともいずれかを含む請求項１記載の半導体発光素子。
- 前記第２電極層は前記絶縁層により周囲を囲まれた複数の領域を有する請求項１または２に記載の半導体発光素子。
- 前記第１の半導体層と前記第２電極層の前記第２の部分との間にスペーサを備えた請求項１〜３のいずれか１つに記載の半導体発光素子。
- 前記スペーサは、酸化シリコン及び窒化シリコンの少なくともいずれかを含む請求項４記載の半導体発光素子。
- 前記第１の半導体層と前記第２の半導体層との積層方向において、前記スペーサの厚みは、前記絶縁層の厚みの０．９倍以上１．１倍以下である請求項４または５に記載の半導体発光素子。
- 前記スペーサは、
前記第１の半導体層に含まれる材料を含む第１層と、
前記第１層と前記第２電極層との間に設けられ前記絶縁層に含まれる材料を含む第２層と、
を含む請求項４〜６のいずれか１つに記載の半導体発光素子。 - 前記スペーサは、周期的に複数設けられる請求項４〜７のいずれか１つに記載の半導体発光素子。
- 前記複数のスペーサのそれぞれは、環状である請求項８記載の半導体発光素子。
- 前記複数のスペーサのそれぞれは、正三角形の頂点に配置された請求項８記載の半導体発光素子。
- 前記絶縁層と前記第１金属層との間、及び、前記第２電極層と前記第１金属層との間に設けられた第２金属層をさらに含む請求項８〜１０のいずれか１つに記載の半導体発光素子。
- 隣接する前記複数のスペーサ同士の間の距離は、前記第２電極層の厚さと、前記第２金属層の厚さと、の合計の１．５倍以上３．５倍以下である請求項１１記載の半導体発光素子。
- 前記スペーサは、複数の開口部を有する請求項４〜１２のいずれか１つに記載の半導体発光素子。
- 前記第１金属層は、第１金属と第２金属とを含む合金、及び、第１金属と第２金属とを含む金属間化合物の少なくともいずれかを含み、
前記第１金属は、錫、インジウム及びビスマスの少なくともいずれかを含み、
前記第２金属は、ニッケル、コバルト、銅及び金の少なくともいずれかを含む請求項１〜１３のいずれか１つに記載の半導体発光素子。 - 前記第１電極層は、保護電極層で覆われている請求項１〜１４のいずれか１つに記載の半導体発光素子。
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