KR20190096740A - 반도체 소자 및 이를 포함하는 반도체 소자 제조방법 - Google Patents
반도체 소자 및 이를 포함하는 반도체 소자 제조방법 Download PDFInfo
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Abstract
실시 예는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 복수 개의 제1리세스를 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1도전층; 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2도전층; 상기 제2도전층과 전기적으로 연결되고, 상기 반도체 구조물과 이격 배치되는 전극패드; 및 상기 제2도전층과 상기 반도체 구조물 사이에 배치되는 절연층을 포함하고, 상기 절연층은 상기 제1리세스의 내부에 배치되는 제1절연층, 및 상기 전극패드와 상기 반도체 구조물 사이에 배치되는 제2절연층을 포함하고, 상기 제2절연층의 두께는 상기 제1절연층보다 두꺼운 반도체 소자 및 이의 제조방법을 개시한다.
Description
실시 예는 반도체 소자 및 이를 포함하는 반도체 소자 제조방법에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
반도체 소자는 반도체 구조물의 채널 영역을 식각하여 복수 개의 반도체 구조물로 구획하나 이 과정에서 채널 영역의 하부에 배치된 전극이 노출되어 신뢰성이 저하되는 문제가 있다.
특히, 기판으로 PSS(Patterned Sapphire Substrate)를 사용하는 경우 반도체 구조물에 형성된 요철의 깊이만큼 채널 영역이 더 식각되어 전극이 노출될 확률이 높아지는 문제가 있다.
실시 예는 채널 영역에서 전극이 노출되어 신뢰성이 저하되는 것을 방지할 수 있다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 특징에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 복수 개의 제1리세스를 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1도전층; 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2도전층; 상기 제2도전층과 전기적으로 연결되고, 상기 반도체 구조물과 이격 배치되는 전극패드; 및 상기 제2도전층과 상기 반도체 구조물 사이에 배치되는 절연층을 포함하고, 상기 절연층은 상기 제1리세스의 내부에 배치되는 제1절연층, 및 상기 전극패드와 상기 반도체 구조물 사이에 배치되는 제2절연층을 포함하고, 상기 제2절연층의 두께는 상기 제1절연층보다 두껍다.
상기 제1 도전형 반도체층과 상기 제1도전층 사이에 배치되는 제1전극; 상기 제2 도전형 반도체층과 상기 제2도전층 사이에 배치되는 제2전극을 포함할 수 있다.
상기 제2절연층은 상기 제1절연층과 동일한 재질을 포함할 수 있다.
상기 제2절연층의 두께는 1.5㎛ 내지 3.0㎛일 수 있다.
상기 제2절연층은 상기 제1절연층과 동일한 두께를 갖는 제1층, 및 상기 제1층과 상기 반도체 구조물 사이에 배치되는 제2층을 포함할 수 있다.
상기 제2층은 금속을 포함할 수 있다.
상기 제2도전층은 상기 제2절연층의 두께에 대응되는 단차부를 포함할 수 있다.
상기 반도체 구조물은 가장자리에 배치되는 제2리세스를 포함할 수 있다.
상기 제2절연층은 상기 제2리세스 내부에 배치될 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자 제조방법은, 기판 상에 반도체 구조물을 성장하는 단계; 상기 반도체 구조물의 채널 영역에 절연층을 형성하는 단계; 상기 기판을 제거하는 단계; 상기 채널 영역에 배치된 반도체 구조물을 식각하여 복수 개의 칩으로 구획하는 단계; 및 상기 채널 영역을 절단하여 복수 개의 칩을 제작하는 단계를 포함하고, 상기 반도체 구조물의 일면은 상기 기판의 요철 패턴에 대응되는 제1요철을 포함하고, 상기 채널 영역에 형성된 절연층의 두께는 상기 제1요철의 깊이보다 두껍다.
실시 예에 따르면, 채널 영역에서 반도체 구조물을 아이솔레이션하는 과정에서 채널 영역의 하부에 배치된 전극이 노출되는 것을 방지할 수 있다. 따라서, 소자의 신뢰성이 개선될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도이고,
도 2는 도 1의 A 부분 확대도이고,
도 3a는 도 2의 제1 변형예이고,
도 3b는 도 2의 제2 변형예이고,
도 4a는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도이고,
도 4b는 도 4a의 B 부분 확대도이고,
도 5 및 도 6은 채널 영역의 식각 공정시 전극이 노출된 상태를 보여주는 도면이고,
도 7은 전극이 노출되어 신뢰성이 저하된 반도체 소자의 개념도이고,
도 8a는 반도체 구조물에 복수 개의 전극 및 도전층을 형성한 상태를 보여주는 도면이고,
도 8b는 기판을 제거한 상태를 보여주는 도면이고,
도 8c는 채널 영역을 식각한 상태를 보여주는 도면이고,
도 8d는 제2전극패드 및 패시베이션층을 형성한 상태를 보여주는 도면이고,
도 9는 도 8b의 제1 변형예이고,
도 10은 도 8b의 제2 변형예이다.
도 2는 도 1의 A 부분 확대도이고,
도 3a는 도 2의 제1 변형예이고,
도 3b는 도 2의 제2 변형예이고,
도 4a는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도이고,
도 4b는 도 4a의 B 부분 확대도이고,
도 5 및 도 6은 채널 영역의 식각 공정시 전극이 노출된 상태를 보여주는 도면이고,
도 7은 전극이 노출되어 신뢰성이 저하된 반도체 소자의 개념도이고,
도 8a는 반도체 구조물에 복수 개의 전극 및 도전층을 형성한 상태를 보여주는 도면이고,
도 8b는 기판을 제거한 상태를 보여주는 도면이고,
도 8c는 채널 영역을 식각한 상태를 보여주는 도면이고,
도 8d는 제2전극패드 및 패시베이션층을 형성한 상태를 보여주는 도면이고,
도 9는 도 8b의 제1 변형예이고,
도 10은 도 8b의 제2 변형예이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도이고, 도 2는 도 1의 A 부분 확대도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자는, 제1 도전형 반도체층(124), 활성층(126), 제2 도전형 반도체층(127)을 포함하는 반도체 구조물(120), 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1전극(142), 및 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2전극(146)을 포함한다.
반도체 구조물(120)은 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 및 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치되는 활성층(126)을 포함할 수 있다.
제1 도전형 반도체층(124)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(124)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(124)은 n형 반도체층일 수 있다.
활성층(126)은 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치된다. 활성층(126)은 제1 도전형 반도체층(124)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(127)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(126)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 정해진 파장을 가지는 빛을 생성할 수 있다. 활성층(126)은 가시광 또는 자외선 광을 생성할 수 있다.
활성층(126)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(126)의 구조는 이에 한정하지 않는다.
제2 도전형 반도체층(127)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(127)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(127)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(127)은 p형 반도체층일 수 있다.
실시 예에 따른 반도체 구조물(120)은 복수 개의 제1리세스(128)를 포함할 수 있다. 복수 개의 제1리세스(128)는 제2 도전형 반도체층(127)의 저면에서 활성층(126)을 관통하여 제1 도전형 반도체층(124)의 일부 영역까지 배치될 수 있다. 제2리세스(129)는 반도체 구조물(120)의 가장자리에 배치될 수 있다.
제1전극(142)은 제1리세스(128)의 내부에 배치되어 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 제1도전층(165)은 복수 개의 제1리세스(128) 내에 배치되어 복수 개의 제1전극(142)을 전기적으로 연결될 수 있다. 제1도전층과 제1전극 사이에는 제1관통전극(164)이 배치될 수 있다.
절연층(130)은 제1리세스(128)의 내부에 배치되어 제1도전층(165) 및 제1관통전극(164)을 제2 도전형 반도체층(127) 및 활성층(126)과 전기적으로 절연시킬 수 있다.
제2전극(146)은 제2 도전형 반도체층(127)의 저면에 배치될 수 있다. 제2전극(146)은 복수 개로 구획될 수도 있으나, 전체적으로 연결되어 하나의 층을 형성할 수도 있다.
제1전극(142)과 제2전극(146)은 오믹 전극일 수 있다. 제1 전극(142)과 제2 전극(146)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 구성될 수 있으나, 이러한 재료에 한정되는 않는다.
반도체 구조물(120)은 가장자리에 배치된 제2리세스(129)를 포함할 수 있다. 제2리세스(129)는 제2 도전형 반도체층(127)의 저면에서 활성층(126)을 관통하여 제1 도전형 반도체층(124)의 일부 영역까지 배치될 수 있다. 따라서, 반사 전극(147)의 마이그레이션을 방지할 수 있다. 또한, 외부의 수분이 침투하는 것을 방지할 수도 있다.
도 2를 참조하면, 제1보호층(133)은 제2리세스(129)의 내부에 배치될 수 있다. 제1보호층(133)은 절연층(130)과 동일한 재질을 포함할 수 있다. 제1보호층(133)과 절연층(130)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
제1보호층(133)은 절연층(130)과 함께 제2도전층(150) 상에 배치되어 채널 영역의 식각시 제2도전층(150)이 노출되는 것을 방지할 수 있다. 절연층(130)과 제1보호층(133)의 두께 합은 1.0㎛ 내지 3.0㎛일 수 있다. 일반적으로 PSS 기판에 형성된 패턴의 깊이는 약 0.5㎛ 내지 1.5㎛ 이므로 채널 영역의 식각시 약 0.5㎛ 내지 1.5㎛만큼 더 식각되어도 절연층(130)과 제1보호층(133)의 두께 합보다는 작으므로 제2도전층(150)이 노출되는 것을 방지할 수 있다.
제1보호층(133)이 반도체 구조물(120)과 중첩되는 수평 방향 폭(L1)은 반도체 소자의 측면에서 제2전극(146)까지의 최단 거리(L2)보다 작을 수 있다. 제1보호층(133)이 반도체 구조물(120)과 중첩되는 수평 방향 폭(L1)은 제조 공차 또는 공정 마진에 의해 결정될 수 있다. 제1보호층(133)은 반도체 구조물(120)의 외측으로 연장될 수 있다.
제2도전층(150)은 복수 개의 제2전극(146)과 전기적으로 연결될 수 있다. 제2도전층(150)은 절연층(130)과 접착력이 좋은 물질을 포함할 수 있다. 예시적으로 제2도전층(150)은 Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.
제2도전층(150)은 제1보호층(133)의 두께에 대응하는 단차부(151)를 가질 수 있다. 즉, 제2도전층(150)은 제2리세스(129)의 측면을 따라 배치된 경사부(152), 및 제1보호층(133)을 따라 절곡된 단차부(151)를 포함할 수 있다.
반도체 소자의 일 측 모서리 영역에는 제2전극패드(166)가 배치될 수 있다. 제2전극패드(166)는 제1보호층(133)과 절연층(130)을 관통하여 제2도전층(150)과 전기적으로 연결될 수 있다. 실시 예에 따르면, 반도체 소자의 외측에서 제2전극패드(166)와 제2도전층(150)이 연결되는 영역을 제외한 나머지 영역에는 제1보호층(133)이 배치될 수 있다. 따라서, 제2도전층(150)이 외부로 노출되지 않으므로 소자의 신뢰성이 개선될 수 있다. 또한 저전류 특성이 개선될 수 있다.
도 1을 참조하면, 절연층(130)은 제1전극(142)을 활성층(126) 및 제2 도전형 반도체층(127)과 전기적으로 절연시킬 수 있다. 또한, 절연층(130)은 제1보호층(133)상에 배치될 수 있다.
절연층(130)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 절연층(130)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 절연층(130)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다. 그러나, 반드시 이에 한정하지 않고 절연층(130)은 다양한 반사 구조를 포함할 수 있다.
하부 절연층(162)은 제2도전층(150)을 제1도전층(165)과 전기적으로 절연시킬 수 있다. 제1도전층(165)은 하부 절연층(162)을 관통하여 제1전극(142)과 전기적으로 연결될 수 있다.
반도체 구조물(120)의 하부면과 제1리세스(128)의 형상을 따라 제1도전층(165)과 접합층(160)이 배치될 수 있다. 제1도전층(165)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로 제1도전층(165)은 알루미늄을 포함할 수 있다. 제1도전층(165)이 알루미늄을 포함하는 경우, 활성층(126)에서 방출되는 광을 상부로 반사하는 역할을 하여 광 추출 효율을 향상시킬 수 있다.
접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다. 접합층(160)은 LLO 공정시 기판(170)과 반도체 구조물(120)을 접합시킬 수도 있다.
기판(170)은 도전성 물질로 이루어질 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다.
기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다. 기판(170)은 제1 도전형 반도체층(124)과 외부 전극을 전기적으로 연결할 수 있다.
패시베이션층(180)은 반도체 구조물(120)의 상부면과 측면에 형성될 수 있다. 패시베이션층(180)은 제2전극(146)과 인접한 영역이나 제2전극(146)의 하부에서 절연층(130)과 접촉할 수 있다.
패시베이션층(180)은 제2전극패드(166)의 상면 일부, 측면, 절연층(130), 및 반도체 구조물(120)의 측면과 상면에 전체적으로 배치될 수 있다.
반도체 구조물(120)의 상면에는 요철(P1)이 형성될 수 있다. 이러한 요철(P1)은 반도체 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철의 깊이는 특별히 한정하지 않는다. 요철의 깊이는 출사하는 파장에 따라 조절될 수 있다.
도 3a는 도 2의 제1 변형예이고, 도 3b는 도 2의 제2 변형예이다.
도 3a를 참조하면, 제2보호층(134)은 반도체 구조물(120)과 절연층(130) 사이에 배치될 수 있다. 또한, 제2보호층(134)은 반도체 구조물(120)의 내측에 배치되어 수직 방향으로 반도체 구조물(120)과 중첩될 수 있다. 제2보호층(134)이 반도체 구조물(120)과 중첩된 폭(L3)은 반도체 구조물(120)의 측면에서 제2전극(146) 사이의 최단 거리(L2)보다 작을 수 있다.
제2보호층(134)은 금속 재질을 포함할 수 있다. 제2보호층(134)이 금속 재질을 포함하는 경우 식각이 잘 일어나지 않으므로 채널 영역의 식각시 절연층(130)의 하부에 배치된 제2도전층(150)이 외부로 노출되지 않을 수 있다.
제2보호층(134)은 Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 구성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적을 제2보호층(134)은 Ni를 포함할 수 있다.
제2보호층(134)의 두께는 반도체 구조물(120)의 식각이 완료될 때까지 제2도전층(150)이 노출되지 않도록 적절히 조절될 수 있다. 예시적으로 제2보호층(134)의 두께는 0.5㎛ 내지 1.5㎛일 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 제2보호층(134)의 금속 재질에 따라 두께는 가변적일 수 있다.
제2보호층(134)은 반도체 구조물(120)과 절연층(130) 사이에 배치될 수 있다. 이 경우 식각 가스(또는 식각 용액)이 제2보호층(134)을 먼저 식각하게 되므로 절연층(130)이 과도하게 식각되는 것을 방지할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제2보호층(134)은 절연층(130)과 제2도전층(150) 사이에 배치될 수도 있다.
제2도전층(150)은 제2보호층(134)의 두께에 대응하는 단차부(151)를 가질 수 있다. 즉, 제2도전층(150)은 제2리세스(129)의 측면을 따라 배치된 경사부(152), 및 제2보호층(134)를 따라 절곡된 단차부(151)를 포함할 수 있다.
도 3b를 참조하면, 절연층(130)의 두께를 증가시켜 제2도전층(150)이 노출되는 것을 방지할 수도 있다. 즉, 절연층(130)이 보호층 역할을 수행할 수 있다.
절연층(130)의 두께(d11)는 1.0㎛ 내지 3.0㎛일 수 있다. 일반적으로 PSS 기판에 형성된 패턴의 깊이는 약 0.5㎛ 내지 1.5㎛ 이므로 채널 영역의 식각시 약 0.5㎛ 내지 1.5㎛만큼 더 식각되어도 절연층(130)의 두께보다는 작으므로 제2도전층(150)이 노출되는 것을 방지할 수 있다.
도 4a는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도이고, 도 4b는 도 4a의 B 부분 확대도이다.
도 4a를 참조하면, 실시 예에 따른 반도체 소자는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 및 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치되는 활성층(126)을 포함하고, 제2 도전형 반도체층(127)과 활성층(126)을 관통하여 제1 도전형 반도체층(124)의 일부 영역까지 배치되는 복수 개의 제1리세스(128)를 포함하는 반도체 구조물(120), 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1도전층(165), 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2도전층(150), 제2도전층(150)과 전기적으로 연결되고, 반도체 구조물(120)과 이격 배치되는 전극패드(166), 및 제2도전층(150)과 반도체 구조물(120) 사이에 배치되는 절연층(130)을 포함할 수 있다.
제1전극(142)은 제1리세스(128)의 내부에 배치되어 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 제1도전층(165)은 복수 개의 제1리세스(128) 내에 배치되어 복수 개의 제1전극(142)을 전기적으로 연결될 수 있다. 제1도전층(165)과 제1전극(142) 사이에는 제1관통전극(164)이 배치될 수 있다.
절연층(130)은 제1리세스(128)의 내부에 배치되어 제1도전층(165) 및 제1관통전극(164)을 제2 도전형 반도체층(127) 및 활성층(126)과 전기적으로 절연시킬 수 있다.
제2전극(146)은 제2 도전형 반도체층(127)의 저면에 배치될 수 있다. 제2전극(146)은 복수 개로 구획될 수도 있으나, 전체적으로 연결되어 하나의 층을 형성할 수도 있다.
제1전극(142)과 제2전극(146)은 오믹 전극일 수 있다. 제1 전극(142)과 제2 전극(146)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 구성될 수 있으나, 이러한 재료에 한정되는 않는다.
반도체 구조물(120)은 가장자리에 배치된 제2리세스(129)를 포함할 수 있다. 제2리세스(129)는 제2 도전형 반도체층(127)과 활성층(126)의 측면이 노출되도록 제1 도전형 반도체층(124)의 일부 영역까지 배치될 수 있다.
절연층(130)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
실시예에 따른 절연층(130)은 제1리세스(128)가 형성된 영역(A1)에 제1절연층(131), 및 전극패드(166)와 반도체 구조물(120)의 사이 영역(A2)에 배치되는 제2절연층(132)을 포함할 수 있다. 이때, 제1절연층(131)과 제2절연층(132)은 동일 재질이고 서로 연결될 수 있다.
제2절연층(132)의 최대 두께(W2)는 제1절연층(131)의 두께(W1)보다 두꺼울 수 있다. 따라서, 채널 영역의 식각시 제2도전층(150)이 노출되는 것을 방지할 수 있다. 제2절연층(132)의 두께(W2)는 1.0㎛ 내지 3.0㎛일 수 있다. 일반적으로 PSS 기판에 형성된 패턴의 깊이는 약 0.5㎛ 내지 1.5㎛ 이므로 채널 영역의 식각시 약 0.5㎛ 내지 1.5㎛만큼 더 식각되어도 제2절연층(132)의 두께보다는 작으므로 제2도전층(150)이 노출되는 것을 방지할 수 있다.
제2절연층(132)은 반도체 구조물(120)의 외측으로 연장(132a)될 수 있다. 또한, 제2절연층(132)은 제2리세스(129)의 내측으로 연장되어 반도체 구조물(120)과 수직 방향으로 중첩될 수 있다.
제1절연층(131)과 제2절연층(132)을 형성하는 방법은 특별히 한정하지 않는다. 예시적으로 제1절연층(131)과 제2절연층(132)을 제2절연층(132)의 두께로 형성한 후 제1절연층(131)을 일부 식각할 수 있다. 또는, 제1절연층(131)과 제2절연층(132)을 제1절연층(131)의 두께로 형성한 후, 제2절연층(132)을 추가로 더 증착시킬 수도 있다.
또한, 제2절연층(132)은 제1절연층(131)과 동일한 두께를 갖는 제1층, 및 제1층과 반도체 구조물(120) 사이에 배치되는 제2층을 포함할 수도 있다. 여기서 제2층은 도 1의 제1보호층(133)일 수도 있고 도 3a의 제2보호층(134)일 수도 있다.
도 5 및 도 6은 채널 영역의 식각 공정시 전극이 노출된 상태를 보여주는 도면이고, 도 7은 전극이 노출되어 신뢰성이 저하된 반도체 소자의 개념도이다.
도 5 및 도 6을 참조하면, 채널 영역을 식각하는 공정은 채널 영역(12)의 반도체 구조물(120)을 식각하여 복수 개의 반도체 구조물(120)로 구획할 수 있다. 이때, 반도체 구조물(120)의 상면에는 요철(P2)이 형성될 수 있다. 이러한 요철(P2)은 PSS 기판 상에 반도체 구조물(120)을 성장시킨 경우 관찰될 수 있다.
즉, 반도체 구조물(120)의 최대 높이만큼 식각 깊이를 정하는 경우 요철(P2)이 형성된 부위는 의도한 깊이보다 더 깊이 식각되어 절연층(130)까지 식각될 수 있다. 따라서, 제2도전층(150)의 일부가 노출될 수 있다. 즉, 제1절연층의 제1부분(130-1)은 잔존하고, 제2부분(130-2)은 요철(P2)의 깊이(d1)만큼 더 식각되어 제2도전층(150)이 노출될 수 있다.
따라서, 도 7과 같이 채널 영역(12)에 제2전극패드(166)를 형성한 경우, 제2전극패드(166) 주위로 제2도전층(150)이 노출된 영역(130-2)이 형성되어 저전류 불량이 발생할 수 있다.
도 8a는 반도체 구조물에 복수 개의 전극 및 도전층을 형성한 상태를 보여주는 도면이고, 도 8b는 기판을 제거한 상태를 보여주는 도면이고, 도 8c는 채널 영역을 식각한 상태를 보여주는 도면이고, 도 8d는 채널 영역에 제2전극을 형성하고 패시베이션층을 형성한 상태를 보여주는 도면이다.
본 발명의 일 실시 예에 따른 반도체 소자 제조방법은, 성장기판(110) 상에 반도체 구조물(120)을 성장하는 단계, 반도체 구조물(120)의 채널 영역(12)에 절연층(130) 및 제1보호층(133)을 형성하는 단계, 성장기판(110)을 제거하는 단계, 채널 영역(12)에 배치된 반도체 구조물(120)의 채널 영역(12)을 식각하여 복수 개의 칩으로 구획하는 단계, 및 채널 영역(12)을 절단하여 복수 개의 칩을 제작하는 단계를 포함할 수 있다.
도 8a를 참조하면, 성장기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며 이에 대해 한정하지는 않는다. 성장기판(110)의 일면에는 복수 개의 요철 패턴이 형성될 수 있다. 이러한 기판은 PSS(Patterned Sapphire Substrate) 타입일 수 있으나 반드시 이에 한정하지 않는다.
이후, 성장기판(110) 상에 반도체 구조물(120)을 형성하고 반도체 구조물(120)에 복수 개의 제1리세스(128)를 형성할 수 있다. 이때, 반도체 구조물(120)의 채널 영역(12)에는 제2리세스(129)를 형성할 수 있다.
이후, 복수 개의 칩 영역(10)과 채널 영역(12)에 절연층(130), 제1전극(142), 제2전극(146), 하부 절연층(162), 제1도전층(165), 제2도전층(150), 접합층(160), 및 전도성 기판(170)을 차례로 형성할 수 있다.
또한, 절연층(130)과 제2도전층(150) 사이에는 제1보호층(133)이 배치될 수 있다. 제1보호층(133)은 절연층(130)과 동일한 재질을 포함할 수 있다. 절연층(130)과 제1보호층(133)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
절연층(130)은 채널 영역(12)에 전체적으로 배치될 수 있으나, 제1보호층(133)은 제2리세스(129)의 일부 영역에만 배치될 수 있다. 예시적으로 제1보호층(133)은 제2리세스(129)의 상면폭의 70% 내지 80%로 형성될 수 있다. 제1보호층(133)은 소자의 특성과는 크게 관련 없는 부분이므로 반도체 구조물(120)이 식각되는 영역에만 형성되는 것이 가장 바람직할 수 있다. 그러나, 제1보호층(133)의 수평 방향 폭은 제조 공차 또는 공정 마진을 고려하여 반도체 구조물(120)이 식각될 영역보다 넓게 형성될 수 있다.
절연층(130)과 제1보호층(133)의 두께의 합은 1.0㎛ 내지 3.0㎛일 수 있다. 일반적으로 PSS 기판에 형성된 패턴의 깊이는 약 0.5㎛ 내지 1.5㎛ 이므로 채널 영역(12)의 식각시 약 0.5㎛ 내지 1.5㎛만큼 더 식각되어도 절연층(130)과 제1보호층(133)의 두께 합보다는 작으므로 제2도전층(150)이 노출되는 것을 방지할 수 있다.
도 8b를 참조하면, 성장기판을 반도체 구조물(120)에서 분리할 수 있다. 이때, 성장기판을 분리하는 방법은 LLO(Laser Lift Off) 공정을 이용할 수 있다. 즉, 성장기판에 소정 파장을 갖는 레이저를 조사하여 성장기판과 반도체 구조물(120)을 분리할 수 있다.
이때, 반도체 구조물(120)의 일면에는 성장기판의 요철과 대응되는 요철(P2)이 형성될 수 있다. 요철의 깊이(d1)는 0.5㎛ 내지 1.5㎛일 수 있으나 반드시 이에 한정하지 않는다.
도 8c를 참조하면, 채널 영역(12)의 반도체 구조물(120)을 제거하여 복수 개의 반도체 구조물(120)을 구획할 수 있다. 채널 영역(12)의 반도체 구조물(120)을 제거하는 방법은 특별히 한정하지 않는다. 반도체 구조물(120)의 일반적인 식각 방법이 모두 적용될 수 있다. 이 과정에서 제1보호층(133)의 끝단(133a)은 반도체 구조물(120)의 측면에 삽입될 수 있다.
이때, 반도체 구조물(120)의 요철에 대응되는 영역(Q1)은 더 깊게 식각될 수 있다. 즉, 반도체 구조물(120)의 요철에 대응되는 영역(Q1)은 반도체 구조물(120)의 일면에 대응되는 영역(Q2)에 비해 0.5㎛ 내지 1.5㎛ 더 깊게 식각될 수 있다.
그러나, 실시 예에 따르면 절연층(130)의 하부에 제1보호층(133)이 배치되므로 0.5㎛ 내지 1.5㎛ 더 깊게 식각(d2)되어도 제2도전층(150)이 노출되지 않을 수 있다.
도 8d를 참조하면, 제2도전층(150)의 일부 영역에 잔존하는 절연층(130)과 제1보호층(133)을 식각하여 제거한 후, 제2전극패드(166)를 형성할 수 있다. 이후 패시베이션층(180)을 제2전극패드(166), 절연층(130), 및 반도체 구조물(120)의 측면과 상면에 전체적으로 배치할 수 있다. 이후, 채널 영역(12)을 절단하여 복수 개의 칩으로 분리할 수 있다.
도 9는 도 8b의 제1 변형예이고, 도 10은 도 8b의 제2 변형예이다.
도 9를 참조하면, 제2보호층(134)은 금속 재질을 포함할 수 있다. 제2보호층(134)이 금속 재질을 포함하는 경우 채널 영역(12)의 식각시 식각이 잘 일어나지 않으므로 절연층(130)의 하부에 배치된 제2도전층(150)이 외부로 노출되지 않을 수 있다. 제2보호층(134)에 형성된 식각홈(Q2)의 깊이(d3)는 제1보호층보다 작을 수 있다.
제2보호층(134)은 Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 구성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적을 제2보호층(134)은 Ni를 포함할 수 있다.
반도체 구조물(120)의 식각이 완료될 때까지 제2도전층(150)이 노출되지 않도록 제2보호층(134)의 두께는 적절히 조절될 수 있다. 예시적으로 제2보호층(134)의 두께는 0.5㎛ 내지 1.5㎛일 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 제2보호층(134)의 금속 재질에 따라 두께는 가변적일 수 있다.
제2보호층(134)은 반도체 구조물(120)과 절연층(130) 사이에 배치될 수 있다. 이 경우 식각 가스(또는 용액)이 제2보호층(134)을 먼저 식각하게 되므로 절연층(130)의 과도한 식각을 방지할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제2보호층(134)은 절연층(130)과 제2도전층(150) 사이에 배치될 수도 있다. 반도체 구조물을 구획하는 단계에서 제2보호층(134)의 끝단(134a)은 각 구획된 반도체 구조물(120)의 측면에 삽입될 수 있다.
도 10을 참조하면, 절연층(130)의 두께를 증가시켜 제2도전층(150)이 노출되는 것을 방지할 수도 있다. 이 경우 절연층(130)의 두께는 1.0㎛ 내지 3.0㎛일 수 있다.
일반적으로 PSS 기판에 형성된 패턴의 깊이는 약 0.5㎛ 내지 1.5㎛ 이므로 채널 영역(12)의 식각시 약 0.5㎛ 내지 1.5㎛만큼 더 식각되어도 절연층(130)의 두께보다는 작으므로 제2도전층(150)이 노출되는 것을 방지할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다. 레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-l㎛inescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (10)
- 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 복수 개의 제1리세스를 포함하는 반도체 구조물;
상기 제1 도전형 반도체층과 전기적으로 연결되는 제1도전층;
상기 제2 도전형 반도체층과 전기적으로 연결되는 제2도전층;
상기 제2도전층과 전기적으로 연결되고, 상기 반도체 구조물과 이격 배치되는 전극패드; 및
상기 제2도전층과 상기 반도체 구조물 사이에 배치되는 절연층을 포함하고,
상기 절연층은 상기 제1리세스의 내부에 배치되는 제1절연층, 및 상기 전극패드와 상기 반도체 구조물 사이에 배치되는 제2절연층을 포함하고,
상기 제2절연층의 두께는 상기 제1절연층보다 두꺼운 반도체 소자.
- 제1항에 있어서,
상기 제1 도전형 반도체층과 상기 제1도전층 사이에 배치되는 제1전극;
상기 제2 도전형 반도체층과 상기 제2도전층 사이에 배치되는 제2전극을 포함하는 반도체 소자.
- 제2항에 있어서,
상기 제2절연층은 상기 제1절연층과 동일한 재질을 포함하는 반도체 소자.
- 제2항에 있어서,
상기 제2절연층의 두께는 1.5㎛ 내지 3.0㎛인 반도체 소자.
- 제2항에 있어서,
상기 제2절연층은 상기 제1절연층과 동일한 두께를 갖는 제1층, 및 상기 제1층과 상기 반도체 구조물 사이에 배치되는 제2층을 포함하는 반도체 소자.
- 제5항에 있어서,
상기 제2층은 금속을 포함하는 반도체 소자.
- 제1항에 있어서,
상기 제2도전층은 상기 제2절연층의 두께에 대응되는 단차부를 포함하는 반도체 소자.
- 제1항에 있어서,
상기 반도체 구조물은 가장자리에 배치되는 제2리세스를 포함하는 반도체 소자.
- 제8항에 있어서,
상기 제2절연층은 상기 제2리세스 내부에 배치되는 반도체 소자.
- 기판 상에 반도체 구조물을 성장하는 단계;
상기 반도체 구조물의 채널 영역에 절연층을 형성하는 단계;
상기 기판을 제거하는 단계;
상기 채널 영역에 배치된 반도체 구조물을 식각하여 복수 개의 칩으로 구획하는 단계; 및
상기 채널 영역을 절단하여 복수 개의 칩을 제작하는 단계를 포함하고,
상기 반도체 구조물의 일면은 상기 기판의 요철 패턴에 대응되는 제1요철을 포함하고,
상기 채널 영역에 형성된 절연층의 두께는 상기 제1요철의 깊이보다 두꺼운 반도체 소자 제조방법.
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