KR20200006848A - 반도체 소자 - Google Patents

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KR20200006848A
KR20200006848A KR1020180080726A KR20180080726A KR20200006848A KR 20200006848 A KR20200006848 A KR 20200006848A KR 1020180080726 A KR1020180080726 A KR 1020180080726A KR 20180080726 A KR20180080726 A KR 20180080726A KR 20200006848 A KR20200006848 A KR 20200006848A
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정병학
이지윤
박덕현
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엘지이노텍 주식회사
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Abstract

실시 예는 기판; 상기 기판 상에 배치되는 접합층; 상기 접합층 상에 배치되는 전극층; 상기 전극층 상에 배치되고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고, 상기 제2 도전형 반도체층은 관통홀을 포함하고, 상기 제2 전극은 상기 관통홀 내에 배치되어 상기 전극층과 전기적으로 연결되는 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비 전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
다만, 반도체 소자는 자동차 등의 조명에 적용하는 경우 와이어에 의한 신뢰성 문제가 존재하여 플립칩 구조로 적용하나, 도전형 반도체층과 전극 간에 인접한 영역에서 전류 밀집이 일어나 광 추출 효율 및 전기적 특성이 저하되는 한계가 존재한다.
실시 예는 적색 광을 방출하는 플립칩 타입의 반도체 소자를 제공한다.
또한, 광 추출 효율이 우수한 반도체 소자를 제공한다.
또한, 전류 분산 효과가 우수한 반도체 소자를 제공한다.
또한, 오믹 컨택이 우수한 반도체 소자를 제공한다.
또한, 방열 효율이 개선된 반도체 소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 기판; 상기 기판 상에 배치되는 접합층; 상기 접합층 상에 배치되는 전극층; 상기 전극층 상에 배치되고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고, 상기 제2 도전형 반도체층은 관통홀을 포함하고, 상기 제2 전극은 상기 관통홀 내에 배치되어 상기 전극층과 전기적으로 연결된다.
상기 전극층의 최대 면적과 상기 제2 전극의 최대 면적의 면적 비가 1:0.002 내지 1:0.3일 수 있다.
상기 제2 도전형 반도체층의 최대 두께와 상기 제2 전극의 최대 두께의 두께 비가 1:0.006 내지 1:0.25일 수 있다.
상기 제1 전극과 상기 제1 도전형 반도체층 사이에 배치되는 중간층을 더 포함하고,
상기 중간층의 면적과 상기 제1 도전형 반도체층의 면적의 면적 비는 1:0.02 내지 1:0.06일 수 있다.
상기 제1 도전형 반도체층은 도핑 농도가 2.0E20 원자수/㎤ 이상일 수 있다.
상기 제1 전극 및 상기 제1 도전형 반도체층 상에 배치되는 반사층; 및 상기 반사층 상에 배치되는 캡핑층;을 더 포함할 수 있다.
상기 반도체 구조물은 측면 중 제1 면 및 제2 면을 포함하고,
상기 제1 면은 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층이 노출되는 경사면이고, 상기 제2 면은 상기 제1 면에서 상기 반도체 구조물의 가장자리로 연장되고 노출된 제2 도전형 반도체층의 상면일 수 있다.
상기 관통홀은 상기 제2 면에 배치되고,
상기 활성층 및 상기 제1 도전형 반도체층과 이격 배치될 수 있다.
실시예에 따른 반도체 소자 패키지는 몸체; 상기　몸체 상에 배치된 제1 전극층, 제2 전극층을 포함하고, 상기　몸체 상에 배치되어 상기 제1 전극층, 제2 전극층과 전기적으로 연결되는 반도체 소자를 포함하고, 상기 반도체 소자는, 기판; 상기 기판 상에 배치되는 접합층; 상기 접합층 상에 배치되는 전극층; 상기 전극층 상에 배치되고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고, 상기 제2 도전형 반도체층은 관통홀을 포함하고, 상기 제2 전극은 상기 관통홀 내에 배치되어 상기 제1 전극과 전기적으로 연결된다.
다른 실시예에 따른 반도체 소자는 기판; 상기 기판 상에 배치되는 접합층; 상기 접합층 상에 배치되는 전극층; 상기 전극층 상에 배치되고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제2 전극은 상기 전극층 상에 배치된다.
실시 예에 따르면, 적색 광을 방출하는 반도체 소자를 플립칩 형태로 구현할 수 있다.
또한, 방열 효율이 개선된 반도체 소자를 제공한다.
또한, 광 추출 효율이 우수한 발광 소자를 제작할 수 있다.
또한, 오믹 컨택이 우수한 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 실시예에 따른 반도체 소자의 평면도이고,
도 2는 도 1의 반도체 소자를 AA'으로 절단한 단면도이고,
도 3은 도 2에서 B부분을 확대한 도면이고,
도 4 도 5a 및 도 5b는 반도체 소자의 각 구성의 관계를 설명하기 위한 평면도이고,
도 6은 다른 실시예에 따른 반도체 소자의 단면도이고,
도 7은 또 다른 실시예에 따른 반도체 소자의 단면도이고,
도 8은 도 2의 변형예이고,
도 9는 실시예에 따른 반도체 소자 패키지의 단면도이다.
도 10a 내지 도 10k는 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 이하에서 제1 방향은 반도체 구조물의 두께 방향으로 X축 방향이며, 제2 방향은 제1 방향에 수직한 방향으로 Y축 방향을 의미한다. 그리고 제3 방향은 제1 방향과 제2 방향에 수직한 방향인 Z축 방향을 의미한다.
도 1은 실시예에 따른 반도체 소자의 평면도이고, 도 2는 도 1의 반도체 소자를 AA'으로 절단한 단면도이고, 도 3은 도 2에서 B부분을 확대한 도면이다.
도 1 및 도 2를 참조하면, 실시예에 따른 반도체 소자(10)는 기판(101), 기판(101) 상에 배치되는 접합층(102), 접합층(102) 상에 배치되는 전극층(103), 전극층(103) 상에 배치되고 제1 도전형 반도체층(111), 제2 도전형 반도체층(113) 및 제1 도전형 반도체층(111)과 제2 도전형 반도체층(113) 사이에 배치되는 활성층(112)을 포함하는 반도체 구조물(110), 제1 도전형 반도체층(111)과 전기적으로 연결되는 제1 전극(104), 제2 도전형 반도체층(113)과 전기적으로 연결되는 제2 전극(105)을 포함한다.
먼저, 기판(101)은 반도체 소자(10)의 일측에 배치될 수 있다. 예컨대, 기판(101)은 반도체 소자(10)의 하부에 배치될 수 있다. 기판(101)은 투광하며 절연성 기판(101)일 수 있다. 기판(101)은 Al, Si, O, Zn, Mg, Ga, P, F 중 적어도 하나로 이루어 질 수 있으며, 구체적으로 사파이어(Al2O3), SiC, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으나, 반도체 구조물(110)로부터 생성된 광을 투과시키는 재질이면 특별히 한정하지는 않는다.
기판(101)에는 하부에 제1 요철부(T1)가 형성될 수 있으며, 제1 요철부(T1)는 텍스쳐 구조로 이루어져 광 추출 효율을 개선할 수 있다. 예컨대, 반도체 소자(10)는 플립형으로 기판(101)을 통해 상부로 광이 출사될 수 있으며, 기판(101)의 제1 요철부(T1)에 의해 내부로 반도체 소자(10) 외부로 출사되는 광이 증가할 수 있다. 예컨대, 기판(101)은 외부와 접하는 경계면에서 전반사를 최소화하기 위해 1 내지 3.4 사이의 굴절률을 갖는 물질로 이루어질 수 있다. 다만, 기판(101)은 이러한 구조에 한정되는 것은 아니며 다양한 구조를 가질 수 있다.
접합층(102)은 기판(101) 상에 배치될 수 있다. 접합층(102)은 투광성 및 접합성을 갖는 물질로 이루어질 수 있다. 접합층(102)은 폴리머, 옥사이드 형태의 구조를 포함할 수 있으며, 산화규소(SiOx), 산화티타늄(TiOx), 산화탄탈륨(Ta2O5) 등의 산화물, PC(Polycarbonates), PMMA(Poly-methyl-methacrylate)와 같은 레진일 수 있으며, OCA(optical clear adhesive), BCB(benzocyclobutene)을 포함할 수도 있다. 다만, 이러한 물질에 한정되는 것은 아니다.
또한, 접합층(102)은 제2 도전형 반도체층(113)과 기판(101) 사이에 배치될 수 있으며, 광 투과 및 광 추출 효율을 개선하기 위해 제2 도전형 반도체층(113)의 굴절률과 기판(101)의 굴절률 사이의 굴절률을 가질 수 있다. 예컨대, 접합층(102)은 굴절율이 1.2 내지 3.5 일 수 있으나, 이는 기판(101)과 제2 도전형 반도체층(113)의 재질에 따라 변경될 수 있다.
전극층(103)은 접합층(102) 상에 배치될 수 있으며, 구체적으로 접합층(102)과 후술하는 반도체 구조물(110) 사이에 배치될 수 있다.
전극층(103)은 투명한 재질로 이루어져 투광성을 가질 수 있다. 또한, 전극층(103)은 전기전도성의 물질로 이루어져 도전성을 가질 수 있다. 예컨대, 전극층(103)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 이루어질 수 있으나, 이러한 재료에 한정되는 않는다. 또한, 전극층(103)은 후술하는 제2 도전형 반도체층(113)의 관통홀(h)에 배치되는 제2 전극(105)과 전기적으로 연결될 수 있다. 그리고 전극층(103)은 제2 도전형 반도체층(113) 하부에 배치되어, 제2 도전형 반도체층(113)의 하면과 전면 접할 수 있다. 그리고 제2 전극(105)은 제2 도전형 반도체층(113)과 오믹 접촉(ohmic contact)이 이루어지지 않고, 전극층(103)은 제2 도전형 반도체층(113)과 오믹 접촉(ohmic contact)이 이루어질 수 있다. 이에 따라, 제2 전극(105)과 제2 도전형 반도체층(113) 사이의 저항이 전극층(103)과 제2 도전형 반도체층(113) 사이의 저항보다 클 수 있다. 즉, 전극층(103)과 제2 도전형 반도체층(113) 간에 전류 이동으로 반도체 소자(10)는 발광이 이루어질 수 있다.
또한, 제2 도전형 반도체층(113)은 전극층(103)을 통해 일부 영역에서 부분적인 전기적 접촉이 아니라 하면에서 전체적으로 전기적 접촉이 이루어질 수 있다. 이로써, 실시예에 따른 반도체 소자(10)는 제2 도전형 반도체층(113)의 일부 영역에서만 전기적 접촉이 이루어지는 것을 차단하여 부분 접촉에 따른 전류 밀집(current crowding)을 방지할 수 있다. 즉, 전극층(103)을 통해 제2 도전형 반도체층(113) 전면에서 전류가 흘러(B1 부분) 전류 스프레딩(current spreading)을 개선할 수 있다.
뿐만 아니라, 전극층(103)과 제2 도전형 반도체층(113) 간의 전기적 접촉으로 전류가 흐르는 단면적이 커져 부분 접촉 대비 전기적 저항이 감소하며, 전기적 저항의 감소에 따라 열 발생이 감소할 수 있다. 이로 인해, 실시예에 따른 반도체 소자(10)는 저항에 따른 열 방출이 감소하여 열 특성이 개선되므로 신뢰성이 개선될 수 있다. 또한, 적색 광을 방출하는 경우, 온도에 따른 광 특성 저하가 발생하는 것을 차단할 수 있다.
또한, 전극층(103)은 접합층(102)과 마찬가지로 광 투과 및 광 추출 효율을 개선하기 위해 제2 도전형 반도체층(113)의 굴절률과 기판(101)의 굴절률 사이의 굴절률을 가질 수 있다.
반도체 구조물(110)은 전극층(103) 상에 배치될 수 있으며, 제1 도전형 반도체층(111), 활성층(112) 및 제2 도전형 반도체층(113)을 포함한다.
제1 도전형 반도체층(111)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(111)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(111)은 n형 반도체층일 수 있다. 다만, 이에 한정하지 않고 제1 도전형 반도체층(111)은 p형 반도체층일 수 있다.
활성층(112)은 제1 도전형 반도체층(111)과 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 활성층(112)은 복수의 우물층(미도시됨)과 복수의 장벽층(미도시됨)을 포함할 수 있다. 우물층(미도시됨)은 제1 도전형 반도체층(111)을 통해서 주입되는 제1 캐리어(전자 또는 정공)와 제2 도전형 반도체층(113)을 통해서 주입되는 제2 캐리어(정공 또는 전자)가 만나는 층이다. 전도대의 제1 캐리어(또는 제2 캐리어)와 가전도대의 제2 캐리어(또는 제1 캐리어)가 활성층(112)의 우물층(미도시됨)에서 재결합하면, 우물층(미도시됨)의 전도대와 우물층(미도시됨)의 가전도대의 에너지 레벨의 차이(에너지 밴드갭)에 대응하는 파장을 가지는 빛이 발생될 수 있다.
활성층(112)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(112)의 구조는 이에 한정하지 않는다.
활성층(112)은 복수 개의 우물층(미도시됨)과 장벽층(미도시됨)을 포함할 수 있다. 우물층(미도시됨)과 장벽층(미도시됨)은 Inx2Aly2Ga1 -x2- y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층(미도시됨)은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(113)은 활성층(112) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(113)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(113)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(113)은 p형 반도체층일 수 있다. 다만, 이에 한정하지 않고 제2 도전형 반도체층(113)은 n형 반도체층일 수도 있다.
또한, 전술한 바와 같이, 반도체 소자(10)는 플립형 구조를 가지므로, 제2 도전형 반도체층(113)이 제1 도전형 반도체층(111) 대비 기판(101)에 인접하게 배치될 수 있다.
또한, 제2 도전형 반도체층(113)에는 하부에 제2 요철부(T2)가 형성될 수 있다. 제2 요철부(T2)는 텍스쳐 구조로 이루어져 광 추출 효율을 개선할 수 있다. 텍스쳐 구조물은 복수의 패턴과 두께 및 폭은 다양한 형상을 가질 수 있으며, 복수의 패턴은 동일한 두께 및 폭을 가질 수 있다. 이러한 구성에 의하여, 실시예에 따른 반도체 소자(10)는 동작 전압이 개선되고, 수율이 개선될 수 있다. 또한, 텍스쳐 구조물은 초격자 구조를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 텍스쳐 구조물은 상기 언급한 형상, 두께 및 폭에 한정되는 것은 아니다.
이로써, 실시예에 따른 반도체 소자(10)는 제2 도전형 반도체층(113)과 기판(101)을 통해 광이 출사하며 제2 도전형 반도체층(113)의 제2 요철부(T2)에 의해 내부로 반도체 소자(10) 외부로 출사되는 광이 증가할 수 있다. 다만, 제2 도전형 반도체층(113)은 이러한 구조에 한정되는 것은 아니며 다양한 구조를 가질 수 있다.
먼저, 반도체 구조물(110)은 제1 도전형 반도체층(111) 및 활성층(112)을 관통하고, 제2 도전형 반도체층(113)의 일부 영역까지 관통하는 구조로 이루어질 수 있다. 즉, 반도체 구조물(110)은 제1 도전형 반도체층(111), 활성층(112) 및 제2 도전형 반도체층(113)이 노출되는 경사면인 제1 면(M)과 제2 도전형 반도체층(113)의 일부 영역까지 관통함에 따라 노출된 제2 도전형 반도체층(113)의 상면인 제2 면(P)을 가질 수 있다. 또한, 제2 면(P)은 제1 면(M)에서 반도체 구조물(110)의 가장자리로 연장된 면이다. 이러한 제2 면(P)은 제1 면(M)과 연결될 수 있고, 제1 면(M)은 제1 도전형 반도체층(111)의 상면과 제2 면(P) 사이에 배치될 수 있다. 제1 면(M)과 제2 면(P)은 반도체 구조물(110)의 측면 중 일부 면일 수 있다.
그리고 전술한 바와 같이 제2 도전형 반도체층(113)은 관통홀(h)을 포함할 수 있고, 관통홀(h)은 제2 면(P)에 배치될 수 있다. 관통홀(h)에는 제2 전극(105)이 배치될 수 있다. 이로 인해, 제2 전극(105)은 제2 도전형 반도체층(113) 하부의 전극층(103)과 전기적으로 연결될 수 있다. 또한, 제2 전극(105)은 제2 면(P)에 배치되어, 제1 면(M)의 활성층(112) 및 제1 도전형 반도체층(111)과 이격 배치되므로 활성층(112)과 제1 도전형 반도체층(111)과의 전기적 연결을 방지할 수 있다.
도 3을 참조하면, 실시예에 따른 반도체 소자(10)는 제2 도전형 반도체층(113)이 하부의 전극층(103)과 전면 접촉하여 전류 스프레딩이 개선되므로, 제2 도전형 반도체층(113)의 최대 높이가 감소할 수 있다. 이로써, 반도체 소자(10)의 소형화를 도모할 수 있다.
다시 말해, 실시예에 따른 반도체 소자(10)는 제2 도전형 반도체층(113)이 하부에 배치되어 전극층(103)과 전면 접촉하므로 전류 스프레딩이 확보되므로 반도체 구조물(110)의 최대 두께 대비 제2 도전형 반도체층(113)의 최대 두께를 감소하여 소형화를 제공할 수 있다. 뿐만 아니라, 제2 도전형 반도체층(113)의 최대 두께 감소로 인해 광이 제2 도전형 반도체층(113)에서 흡수되는 양이 감소하므로, 반도체 소자의 광 추출 효율이 증가할 수 있다.또한, 반도체 구조물(110)의 최대 두께(h3)는 8㎛ 내지 18㎛일 수 있다. 그리고 제2 도전형 반도체층(113)의 최대 두께(h1)는 1㎛ 내지 4㎛일 수 있다. 이 때, 제2 도전형 반도체층(113)의 최대 두께(h1)가 1㎛보다 작은 경우에 전류 스프레딩의 감소로 동작 전압이 상승하는 문제가 존재한다. 그리고 제2 도전형 반도체층(113)의 최대 두께(h1)가 4㎛보다 큰 경우에 제2 도전형 반도체층(113)에서 광 흡수가 일어나 반도체 소자의 광 출력이 저하되는 문제가 존재한다.
추가적으로, 제2 도전형 반도체층(113)의 최대 두께(h1)는 반도체 구조물(110)의 최대 두께(h3)와 두께 비가 1:2 내지 1:18일 수 있다. 상기 두께 비가 1:2보다 작은 경우에는 반도체 구조물(110)의 두께 대비하여 제2 도전형 반도체층(113)의 두께가 상대적으로 증가하여 관통홀(h)의 형성과 관통홀(h) 내부에 배치되는 제2 전극(105)의 전류 경로가 증가하여 전기적특성이 저하되는 문제가 존재한다. 그리고 상기 두께 비가 1:18보다 큰 경우에 반도체 구조물(110)의 두께 대비하여 제2 도전형 반도체층(113)의 상대적으로 두께가 얇아져 공정이 어려워지는 한계가 존재하며 제2 전극(105)과 제1 도전형 반도체층(111) 간의 거리가 인접하여 전기적 쇼트가 발생하는 문제가 존재한다.
또한, 제2 도전형 반도체층(113)의 최대 두께(h1)와 제2 전극(105)의 최대 두께(h2) 간의 두께 비는 1:0.006 내지 1:0.25일 수 있다. 상기 두께 비가 1:0.006보다 작은 경우에는 제2 전극(105)을 통해 제2 도전형 반도체층(113)으로 제공되는 전류가 감소하여 광 추출 효율이 저하되며 제2 전극(105) 형성이 어려운 한계가 존재한다. 그리고 상기 두께 비가 1:0.25보다 큰 경우에는 크기가 커지고 전류 패스가 증가하여 저항이 상승하고 광 추출 효율이 저하되며 열 발생이 증가하는 문제가 존재한다.
또한, 제2 도전형 반도체층(113)은 전극층(103)에 인접한 영역에서 도핑 농도가 2.0E+20 원자수/㎤ 이상일 수 있다. 이러한 구성에 의하여, 제2 도전형 반도체층(113)과 전극층(103) 간의 접촉이 용이하게 이루어져 전기적 특성을 향상시킬 수 있다.
또한, 제2 도전형 반도체층(113)은 복수 개의 층으로 분리될 수 있다. 예컨대, 제2 도전형 반도체층(113)은 제1 서브 반도체층(113a)와 제2 서브 반도체층(113b를 포함할 수 있다. 이하에서 이를 기준으로 설명한다.
먼저, 제1 서브 반도체층(113a)은 전극층(103)과 제2 서브 반도체층(113b) 사이에 배치되어 전극층(103)과 접할 수 있다.
그리고 제1 서브 반도체층(113a)은 제2 서브 반도체층(113a)보다 높은 도핑 농도를 가지며, 상술한 바와 같이 제1 서브 반도체층(113a)은 도핑 농도가 2.0E+20 원자수/㎤ 이상일 수 있다. 이로써, 제1 서브 반도체층(113a)은 하부의 전극층(103)과 전기적 컨택이 용이하게 이루어지고 제1 서브 반도체층(113a)에 전극층(103)을 통한 전류의 스프레딩도 개선될 수 잇다.
또한, 제1 서브 반도체층(113a)은 두께(h11)가 10㎚ 내지 200㎚일 수 있다.
제2 서브 반도체층(113b)은 제1 서브 반도체층(113a)과 활성층(112) 사이에 배치되고, 활성층(112)을 향할수록 도핑 농도가 감소할 수 있다. 이에 따라, 제2 서브 반도체층(113b)는 결정성을 개선할 수 있다.
또한, 제1 서브 반도체층(113a)의 두께(h11)와 제2 서브 반도체층(113b)의 두께(h12) 간의 두께 비는 1:4 내지 1:400일 수 있다. 상기 두께 비가 1:4보다 작은 경우에 제1 서브 반도체층(113a)에서 광이 흡수되어 광 출력이 저하되는 문제가 존재한다. 그리고 상기 두께 비가 1:400보다 작은 경우에 제1 서브 반도체층(113a)과 전극층(103) 간의 컨택이 잘 이루어지지 않아 제2 도전형 반도체층(113)에서 전류 스프레딩이 감소하므로 전기적 특성이 저하되는 한계가 존재한다.제2 전극(105)은 일부는 관통홀(h) 내에 배치되며, 일부는 제2 도전형 반도체층(113) 상에 배치될 수 있다. 이러한 제2 전극(105)은 전도성 물질을 포함할 수 있다. 예컨대, 제2 전극(105)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au 중 어느 하나를 포함하여 이루어질 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다.
제1 전극(104)은 제1 도전형 반도체층(111) 상에 배치되고, 제1 도전형 반도체층(111)과 전기적으로 연결될 수 있다. 이러한 제1 전극(104)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au 중 어느 하나를 포함하여 이루어질 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다.
제1 전극(104)과 제1 도전형 반도체층(111) 사이에는 전기적 접촉을 위한 중간층(121)을 포함할 수 있다. 중간층(121)은 n-GaAs를 포함하여 이루어질 수 있으나, 이러한 재질에 한정되는 것은 아니며 제1 도전형 반도체층(111)과 제1 전극(104)간에 접촉을 위한 재질로 이루어질 수 있다.
그리고 중간층(121)은 제1 도전형 반도체층(111) 상면에서 일부 배치될 수 있다. 이로서, 중간층(121)은 제1 전극(104)과 제1 도전형 반도체층(111) 간의 연결이 이루어지게 하면서, 활성층(112)으로부터 발생한 광의 흡수를 최소화하여 후술하는 반사층(106)에 의해 외부로 방출되는 광을 증가시킬 수 있다.
반사층(106)은 제1 도전형 반도체층(111) 상면, 제1 전극(104) 및 중간층(121) 상에 배치될 수 있다. 구체적으로, 반사층(106)은 제1 전극(104) 및 중간층(121)을 둘러싸도록 배치될 수 있으며, 제1 전극(104)과 전기적으로 연결될 수 있다.
반사층(106)은 반사율이 높은 재질로 이루어질 수 있다. 예컨대, 반사층(106)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf 중 적어도 하나를 포함할 수 있으나, 이러한 물질에 한정되는 것은 아니다.
캡핑층(107)은 반사층(106) 및 제1 도전형 반도체층(111) 상에 배치될 수 있다. 구체적으로, 캡핑층(107)은 반사층(106)을 둘러싸도록 배치되어 반사층(106)과 전기적으로 연결될 수 있다. 그리고 캡핑층(107)은 제1 도전형 반도체층(111) 상면 일부에 배치되어, 제2 도전형 반도체층(113)과 전기적으로 분리될 수 있다.
캡핑층(107)은 전도성 물질로 이루어질 수 있으며, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다.
그리고 제1 패드 전극은 캡핑층(107) 상에 일부 영역에 배치되어, 캡핑층(107)과 전기적으로 연결될 수 있다. 제1 패드 전극은 전도성 물질로 이루어질 수 있다. 예컨대, 제1 패드 전극은 Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함할 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다.
절연층(109)은 반도체 소자(10)의 상면에 배치되어, 외부로부터 반도체 소자(10)를 보호할 수 있다. 절연층(109)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, 또는 TiO2중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
절연층(109)은 제1 전극 패드(108)와 전극층(103) 패드의 상면 일부에 배치되지 않을 수 있다. 이러한 구성을 통해, 제1 전극 패드(108) 및 전극층(103) 패드는 일부 영역이 외부로 노출될 수 있다. 그리고 노출된 면을 통해 제1 전극 패드(108)와 제2 전극(105)은 외부의 전극 등과 본딩 등에 의해 전기적 연결이 이루어질 수 있다.
도 4, 도 5a 및 도 5b는 반도체 소자의 각 구성의 관계를 설명하기 위한 평면도이다.
도 4를 참조하면, 제2 전극(105)은 제2-1 전극(미도시됨)과 제2-2 전극(미도시됨)을 포함할 수 있다. 제2-1 전극은 관통홀(h) 내에 배치되고, 제2-2 전극은 관통홀(h) 상에서 제2-1 전극 및 제2 도전형 반도체층(113)의 제2 면(P)의 일부 상에 배치될 수 있다. 제2-2 전극은 제2-1 전극으로부터 제2 방향 및 제3 방향으로 연장될 수 있다. 예컨대, 제2-2 전극은 제2-1 전극 상에서 제2 방향 및 제3 방향으로 연장될 수 있다. 이로써, 제2-2 전극의 최대 면적은 제2-1 전극의 최대 면적보다 클 수 있다.
제2 전극(105)은 제2 방향으로 폭(W1)과 제3 방향으로 길이(L1)가 서로 상이할 수 있다. 예컨대, 제2 전극(105)은 제2 방향으로 폭(W1)이 제3 방향으로 길이(L1)보다 작을 수 있다. 또한, 제1 전극(104)은 제2 전극(105)을 기준으로 제2 방향에 배치될 수 있다. 다만, 제2 전극(105)의 폭과 길이는 반도체 소자(10)의 배치 방향, 제1 전극(104)과 제2 전극(105)의 위치 관계에 따라 변경될 수 있으나, 이하 이를 기준으로 설명한다.
구체적으로, 제2 전극(105)은 전극층(103)과 컨택이 가능하도록 최대 폭(W1)이 1㎛ 내지 150㎛일 수 있다. 바람직하게는, 제2 전극(105)은 상부에서 본딩 등의 공정을 감안하여 최대 폭(W1)이 60㎛ 내지 100㎛일 수 있다. 다만, 이러한 수치에 한정되는 것은 아니다.
또한, 제2 전극(105)의 최대 폭(W1)과 반도체 소자(10)의 최대 폭(W2) 간의 폭의 비는 1:3.3 내지 1:50일 수 있다. 상기 폭의 비가 1:3.3 보다 작은 경우에 제2 전극(105)이 차지하는 비율에 따라 활성층(112)의 면적이 감소하여 광속이 감소하는 한계가 존재한다. 그리고 폭의 비가 1:50보다 큰 경우에 제2 전극(105) 제2 전극(105)과 전극층(103) 간의 접촉 면적이 감소하여 전기적 특성이 저하되어 전류 스프레딩이 저감되는 한계가 존재한다.
또한, 제2 전극(105)의 최대 길이(L2)와 반도체 소자(10)의 최대 길이(W2) 간의 길이 비는 1:1.01 내지 1:1.1일 수 있다. 상기 길이 비가 1:1.01보다 작은 경우에 다이싱(dicing) 공정 상 제작이 어려운 한계가 존재하고, 상기 길이비가 1:1.1보다 큰 경우에 반도체 소자(10) 반도체 소자(10) 크기 대비 광 효율이 저하되는 문제가 존재한다.
도 5a를 참조하면, 실시예에 따른 반도체 소자(10)에서 반도체 소자(10)의 면적(S2)(여기서, 반도체 소자(10)의 면적은 전극층(103)의 면적과 동일함)은 관통홀(h) 내 제2 전극(105)의 면적(S1)과 면적 비가 1:0.002 내지 1:0.3일 수 있다.
상기 면적 비가 1:0.002보다 작으면 제2 전극(105)과 전극층(103) 간의 접촉 영역이 적어 전기적 특성 불량이 발생하며, 다이 본딩(die bonding) 시 공정 상 형성이 어려운 문제가 존재한다. 또한, 상기 면적 비가 1:0.3 보다 큰 경우에 제2 전극(105)에 의해 광속 손실이 발생하는 한계가 존재한다.
또한, 실시예에 따른 반도체 소자(10)에서 제1 도전형 반도체층(111)의 면적(S3)과 중간층(121)의 면적(S4)의 면적 비는 1:0.02 내지 1:0.06일 수 있다. 여기서, 제1 도전형 반도체층(111)의 면적은 제1 도전형 반도체층(111)의 하면의 면적으로 최대 면적을 의미하고, 중간층(121)의 면적은 하면으로 제1 도전형 반도체층(111)과 접하는 면의 면적을 의미한다.
상기 면적 비가 1:0.02보다 작은 경우 접촉 영역이 감소하여 동작 전압이 상승하는 등 전기적 특성이 저하되는 문제가 존재한다. 그리고 상기 면적 비가 1:0.06보다 큰 경우 중간층(121)에서 광 흡수가 일어나 광 추출이 저하되는 문제가 존재한다.
도 5b를 참조하면, 도 5b는 도 4의 변형예로, 제2 전극(105)는 도 5a에서 설명한 면적 비를 만족하면서 반도체 소자 내의 다양한 위치에 배치될 수 있다.
예를 들어, 반도체 소자는 제1 면 내지 제4 면(M1 내지 M4)를 포함할 수 있다. 그리고 제1 면(M1)와 제2 면(M2)는 서로 마주보게 위치하며, 제3 면(M3)와 제4 면(M4)도 서로 마주보게 위치한다.
이 때, 제2 전극(105)은 도 4대비 길이(L1)가 감소하고 제1 면(M1)과 제3 면(M3)이 접하는 모서리(E1)에 인접하게 배치될 수 있다. 다만, 이러한 위치에 한정되는 것은 아니며, 상술한 바와 같이 제2 전극(105)이 반도체 소자 간의 상술한 면적 비 내에서 제1 면(M1)과 제4 면(M4)이 접하는 모서리, 제2 면(M2)이 제4 면(M4)과 접하는 모서리 또는 제2 면(M2)이 제3 면(M3)과 접하는 모서리에 인접하게 배치될 수도 있다. 또한, 이러한 제2 전극(105)의 위치는 반도체 소자의 형상에 따라 다양하게 변경될 수도 있다.
도 6은 다른 실시예에 따른 반도체 소자의 단면도이다.
도 6을 참조하면, 다른 실시예에 따른 반도체 소자(10a)는 기판(101), 접합층(102), 전극층(103), 반도체 구조물(110), 제1 전극(104), 중간층(121), 반사층(106), 캡핑층(107), 절연층(109), 제1 전극 패드(108), 제2 전극(105)을 포함할 수 있다. 그리고 제2 전극(105)을 제외하고 다른 구성 요소는 전술한 내용이 동일하게 적용될 수 있다.
다만, 다른 실시예에 따른 반도체 소자(10a)에서 제2 전극(105)은 제1 서브 전극과 제2 서브 전극으로 이루어질 수 있다. 제1 서브 전극은 제2 전극(105)에서 상부에 배치될 수 있으며, 절연층(109)에 의해 일부 영역을 제외하고 둘러싸일 수 있다.
제1 서브 전극은 제2 도전형 반도체층(113)과 이격 배치되어, 제2 도전형 반도체층(113)과 접하지 않을 수 있다.
제2 서브 전극은 제1 서브 전극 하부에 배치되고, 관통홀(h) 내에 배치될 수 있다. 구체적으로, 제2 서브 전극은 제1 서브 전극에서 관통홀(h)을 향해 연장될 수 있다. 또한, 제2 서브 전극은 제2 도전형 반도체층(113)의 제2 면(P)과 일부 접촉할 수 있으며, 제2 도전형 반도체층(113)과 오믹 접촉이 이루어질 수 있다. 이로써, 전극층(103)과 제2 도전형 반도체층(113) 간의 오믹 접촉으로 전극층(103)을 통해 전류가 주입(B1)될 뿐만 아니라, 제2 서브 전극을 통해서 제2 도전형 반도체층(113)으로 전류가 주입(B2)될 수 있어, 전류 스프레딩이 더욱 개선될 수 있다. 뿐만 아니라, 전류 스프레딩의 개선으로 제2 도전형 반도체층(113)의 두께를 감소시켜 반도체 소자(10)의 소형화가 더욱 용이하게 이루어질 수 있다. 또한, 활성층(112) 중 제2 전극(105)에 인접한 영역(K 영역)일수록 전극층(103)뿐만 아니라, 제2 서브 전극을 통해 제2 도전형 반도체층(113)으로 전류가 더 주입되므로 광 추출이 개선될 수 있다. 즉, 제2 전극(105)의 배치로 인해 활성층(112)이 감소하는 영역만큼 감소하는 광 출력을 보상할 수 있다.
도 7은 또 다른 실시예에 따른 반도체 소자의 단면도이다.
도 7을 참조하면, 또 다른 실시예에 따른 반도체 소자(10b)는 기판(101), 접합층(102), 전극층(103), 반도체 구조물(110), 제1 전극(104), 중간층(121), 반사층(106), 캡핑층(107), 절연층(109), 제1 전극 패드(108), 제2 전극(105)을 포함할 수 있다. 그리고 제2 전극(105)과 전극층(103)을 제외하고 다른 구성 요소는 전술한 내용이 동일하게 적용될 수 있다.
또 다른 실시예에 따른 반도체 소자(10b)에서 제2 전극(105)은 관통홀(h) 및 전극층(103)의 홈에도 배치될 수 있다. 구체적으로, 전극층(103)은 홈(hd)을 포함하며, 전극층(103)은 홈(hd)에 의해 상면(103a) 경사면(103b), 저면(103c)를 포함할 수 있다. 여기서, 상면(103a)은 전극층(103)과 제2 도전형 반도체층(113)과 접하는 면이며, 경사면(103b)은 상면(103a)에서 하부로 연장된 면이고, 저면(103c)은 경사면(103b) 사이에 배치되고 전극층(103)의 상면 중 가장 하부에 위치하는 상면일 수 있다.
그리고 제2 전극(105)은 전극층(103)의 홈(hd)에 배치될 수 있다. 즉, 제2 전극(105)은 경사면(10b)과 저면(103c)에 접할 수 있다. 이로써, 관통홀(h)의 면적이 작더라도 제2 전극(105)과 전극층(103) 간의 접촉 면적이 증가할 수 있다. 즉, 관통홀(h)의 면적을 줄이더라도 접촉에 의한 전류 주입을 유지하여 광 추출 효율을 개선할 수 있다.
도 8은 도 2의 변형예이다.
도 8을 참조하면, 변형예에 따른 반도체 소자(10c)는 기판(101), 접합층(102), 전극층(103), 반도체 구조물(110), 제1 전극(104), 중간층(121), 반사층(106), 캡핑층(107), 절연층(109), 제1 전극 패드(108), 제2 전극(105)을 포함할 수 있다. 그리고 제2 전극(105), 제2 도전형 반도체층(113), 절연층(109)을 제외하고 다른 구성 요소는 전술한 내용이 동일하게 적용될 수 있다.
변형예에 따른 반도체 소자(10c)에서 제2 도전형 반도체층(113)은 전극층(103)이 노출되도록 일부 영역 제거될 수 있다. 또한, 제2 도전형 반도체층(113)이 존재하는 않는 영역에 활성층(112) 및 제1 도전형 반도체층(111)도 제거될 수 있다. 즉, 반도체 구조물(110)은 전극층(103) 상의 일부 영역에 배치될 수 있다.
그리고 제2 전극(105)은 전극층(103) 상에 배치될 수 있다. 또한, 제2 전극(105)은 활성층(112)보다 하부에 위치할 수 있다. 뿐만 아니라, 제2 전극(105)은 전극층(103)과 접촉하며, 제2 도전형 반도체층(113)과 접촉하지 않는다. 이에 따라, 제2 도전형 반도체층(113)은 전극층(103)과의 접촉으로 전류가 흐르므로, 전류 밀집을 더욱 방지할 수 있다.
또한, 제2 전극(105)의 두께가 감소되어 제2 전극(105)의 두께에 의한 전기적 저항을 감소할 수 있으므로, 광속 둥을 개선할 수 있다.
또한, 절연층(109)은 일부가 전극층(103)과 접촉할 수 있다.
도 9는 실시예에 따른 반도체 소자 패키지의 단면도이다.
도 9를 참조하면, 실시예에 따른 반도체 소자 패키지(200)는　몸체(205)와, 몸체(205)에 설치된 제1 전극층(211) 및 제2 전극층(212)과, 몸체(205)에 설치되어 상기 제1 전극층(211) 및 제2 전극층(212)과 전기적으로 연결되는 반도체 소자(10)와, 형광체(미도시)를 구비하여 상기 반도체 소자(10)를 포위하는 몰딩부재(220)를 포함할 수 있다.
상기 제1 전극층(211) 및 제2 전극층(212)은 서로 전기적으로 분리되며, 상기 반도체 소자(10)에 전원을 제공하는 역할을 한다. 또한, 상기 제1 전극층(211) 및 제2 전극층(212)은 상기 반도체 소자(10)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 반도체 소자(10)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 반도체 소자(10)는 제3 실시예에 따른 발광소자를 예시하고 있으나 이에 한정되는 것은 아니며, 다른 실시예에 따른 발광소자도 적용이 가능하다.
실시예에 따른 발광소자는 백라이트 유닛, 조명 유닛, 디스플레이 장치, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.
도 10a 내지 도 10k는 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
도 10a를 참조하면, 도너 기판(1) 상에 중간층(121)을 배치하고, 중간층(121) 상에 반도체 구조물(110)을 배치하고 반도체 구조물(110) 상에 전극층(103)을 배치할 수 있다.
도너 기판(1)은 GaAs, 사파이어(Al2O3), SiC, Si, GaN, ZnO, GaP, InP, Ge, 및 Ga203 중 어느 하나를 포함할 수 있다. 예컨대, 적색 광을 생성하는 반도체 소자(10)를 제작하기 위해서, 도너 기판(101)은 GaAs를 포함할 수 있다.
중간층(121)은 도너 기판(101) 상에 배치될 수 있다. 도너 기판(101)은 전술한 바와 같이 n-GaAs를 포함할 수 있으나, 이러하 재질에 한정되는 것은 아니다. 제1 도전형 반도체층(111)과 제1 전극(104) 간의 컨택을 위해 배치될 수 있다.
반도체 구조물(110)은 중간층(121) 상에 배치될 수 있다. 중간층(121)과 반도체 구조물(110)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
반도체 구조물(110)은 제1 도전형 반도체층(111), 활성층(112) 및 제2 도전형 반도체층(113)을 포함할 수 있다. 구체적으로, 중간층(121) 상에 제1 도전형 반도체층(111)이 배치되고, 활성층(112) 및 제2 도전형 반도체층(113)이 순서대로 적층될 수 있다.
전극층(103)은 반도체 구조물(110) 상에 배치될 수 있다. 전극층(103)은 전술한 바와 같이 제2 도전형 반도체층(113)과 접하며, 제2 도전형 반도체층(113)의 상면과 전면 접촉하도록 제2 도전형 반도체층(113) 상면에 배치될 수 있다.
도 10b 및 도 10c를 참조하면, 접합층(102)을 통해 기판(101)과 전극층(103)을 접합하고, 도너 기판(101)을 제거할 수 있다.먼저, 기판(101)을 하부에 배치할 수 있다. 기판(101)은 전술한 바와 같이 투광성 재질로 이루어질 수 있다.
그리고 기판(101) 상에 접합층(102)이 배치될 수 있다. 접합층(102)도 기판(101)과 마찬가지로 투광성 재질을 포함할 수 있으며, 하부의 기판(101)과 상부의 전극층(103)을 서로 접합할 수 있다.
또한, 중간층(121) 상부의 도너 기판(101)을 물리적 또는/및 화학적 제거 방법으로 제거할 수 있다. 예를 들어, 물리적 제거 방식은 임시 기판(101)에 소정 파장의 레이저를 조사하여 임시 기판(101)을 제거하는 LLO(Laser Lift Off) 방식으로 이용할 수 있다. 또한 화학적 방식은 임시 기판(101) 위의 소정 반도체층(예: 버퍼층) 공간에 습식 에칭액을 주입하여 임시 기판(101)을 제거할 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다. 예컨대, 도너 기판(101)은 플라즈마에 의한 이온층을 통해 반도체 소자(10)와 분리할 수도 있다.
이 때, 도너 기판(101)과 접합층(102) 상으로 반도체 구조물(110) 및 전극층(103)을 전사(transfer) 하는 과정은 활성층(112)에서 적색 파장대의 광을 피크 파장으로 출사하는 반도체 소자에서 적용될 수 있다. 이와 달리, 청색 등의 광을 출사하는 반도체 소자는 상기 과정 없이 제조될 수 있다.
도 10d를 참조하면, 중간층(121)이 제1 도전형 반도체층(111) 상에 일부 영역에 존재하도록 제거할 수 있다. 예컨대, 중간층(121)은 건식 또는 습식 에칭에 의해 제거될 수 있다. 또한, 일부 영역에 존재하는 중간층(121)은 전술한 바와 같이 도 10h에서 남은 활성층(112) 간의 면적 비를 고려하여 형성될 수 있다.
도 10e를 참조하면, 중간층(121) 상에 제1 전극(104)을 형성할 수 있다. 제1 전극(104)은 E-빔 증착법(E-beam evaporator), 열 증착법(thermal evaporator), MOCVD(Metal Organic Chemical Vapor Deposition), 스퍼터링(Sputtering) 및 PLD(Pulsed Laser Deposition)법으로 형성될 수 있으나, 이에 한정되지 않는다.
도 10f를 참조하면, 반사층(106)을 제1 도전형 반도체층(111) 상에 형성할 수 있다. 반사층(106)은 제1 도전형 반도체층(111)의 일부 영역에 형성되고, 중간층(121) 및 제1 전극(104)을 둘러싸도록 형성될 수 있다. 또한, 반사층(106)은 전술한 바와 같이 도전성 재질로 이루어져, 제1 전극(104)과 전기적으로 연결될 수 있다.
도 10g를 참조하면, 캡핑층(107)이 반사층(106) 상에 형성될 수 있다. 또한, 캡핑층(107)은 제1 도전형 반도체층(111) 상의 일부 영역에 형성되고, 캡핑층(107)을 둘러싸도록 형성될 수 있다. 그리고 캡핑층(107)은 전술한 바와 같이 도전성 재질로 이루어져, 캡핑층(107)과 전기적으로 연결될 수 있다.
도 10h를 참조하면, 반도체 구조물(110)은 제1 도전형 반도체층(111) 및 활성층(112)을 관통하고, 제2 도전형 반도체층(113)의 일부 영역까지 노출되는 구조로 에칭될 수 있다. 이로써, 반도체 구조물(110)은 전술한 제1 면(M)과 제2 면(P)을 가질 수 있다. 또한, 에칭은 또는 건식 식각에 의할 수 있으나 이에 한정되는 것은 아니다.
도 10i를 참조하면, 제2 도전형 반도체층(113)에 관통홀(h)을 형성할 수 있다. 관통홀(h)은 제2 면(P) 상에 위치할 수 있다. 그리고 관통홀(h)에 의해 관통홀(h) 하부의 전극층(103)이 노출될 수 있다. 관통홀(h)은 습식 식각 또는 건식 식각에 의해 형성될 수 있으나 이에 한정되는 것은 아니다.
또한, 관통홀(h)은 도 10h에서 반도체 구조물(110)의 에칭과 같은 또는 다른 식각 방법에 의해 형성될 수 있다.
도 10j를 참조하면, 관통홀(h) 내에 제2 전극(105)을 형성할 수 있다. 제2 전극(105)은 관통홀(h) 내에 배치되어 전극층(103) 및 제2 도전형 반도체층(113)과 접촉할 수 있다. 또한, 제2 전극(105)은 제2 면(P) 상의 일부 영역에도 배치될 수 있으며, 상부로 연장될 수 있다. 이러한 구성에 의하여, 외부 패드와 전기적으로 연결될 수 있다.
또한, 제2 전극(105)은 E-빔 증착법(E-beam evaporator), 열 증착법(thermal evaporator), MOCVD(Metal Organic Chemical Vapor Deposition), 스퍼터링(Sputtering) 및 PLD(Pulsed Laser Deposition)법으로 형성될 수 있으나, 이에 한정되지 않는다.
또한, 제1 전극 패드(108)가 캡핑층(107) 상에 형성될 수 있다. 제2 전극(105)과 제1 전극 패드(108)의 배치 순서는 다양할 수 있다.
도 10k를 참조하면, 절연층(109)이 반도체 소자(10) 상면에 형성될 수 있으며, 제2 전극(105)의 상면 일부와 제1 전극 패드(108) 상면 일부에는 배치되지 않을 수 있다. 이로써, 제2 전극(105)의 상면 일부와 제1 전극 패드(108) 상면 일부는 노출되고, 다양한 방법에 의해 외부와 전기적으로 연결될 수 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (11)

  1. 기판;
    상기 기판 상에 배치되는 접합층;
    상기 접합층 상에 배치되는 전극층;
    상기 전극층 상에 배치되고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고,
    상기 제2 도전형 반도체층은 관통홀을 포함하고,
    상기 제2 전극은 상기 관통홀 내에 배치되어 상기 전극층과 전기적으로 연결되는 반도체 소자.
  2. 제1항에 있어서,
    상기 전극층의 최대 면적과 상기 관통홀 내의 제2 전극의 최대 면적의 면적 비가 1:0.002 내지 1:0.3인 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 도전형 반도체층의 최대 두께와 상기 제2 전극의 최대 두께의 두께 비가 1:0.006 내지 1:0.25인 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 전극과 상기 제1 도전형 반도체층 사이에 배치되는 중간층을 더 포함하고,
    상기 중간층의 면적과 상기 제1 도전형 반도체층의 면적의 면적 비는 1:0.02 내지 1:0.06인 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 도전형 반도체층은,
    상기 전극층 상에 배치되는 제1 서브 반도체층; 및
    상기 활성층과 상기 제1 서브 반도체층 사이에 배치되는 제2 서브 반도체층을 포함하고,
    상기 제1 서브 반도체층의 도핑 농도는 상기 제2 서브 반도체층의 도핑 농도보다 높고,
    상기 제1 서브 반도체층의 도핑 농도가 2.0E20 원자수/㎤ 이상인 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 전극 및 상기 제1 도전형 반도체층 상에 배치되는 반사층; 및
    상기 반사층 상에 배치되는 캡핑층;을 더 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 반도체 구조물은 측면 중 제1 면 및 제2 면을 포함하고,
    상기 제1 면은 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층이 노출되는 경사면이고,
    상기 제2 면은 상기 제1 면에서 상기 반도체 구조물의 가장자리로 연장되고 노출된 제2 도전형 반도체층의 상면인 반도체 소자.
  8. 제7항에 있어서,
    상기 관통홀은 상기 제2 면에 배치되고,
    상기 활성층 및 상기 제1 도전형 반도체층과 이격 배치되는 반도체 소자.
  9. 몸체;
    상기 몸체 하부에 배치된 제1 전극층, 제2 전극층을 포함하고,
    상기 몸체 상에 배치되고 상기 제1 전극층, 제2 전극층과 전기적으로 연결되는 반도체 소자를 포함하고,
    상기 반도체 소자는,
    기판;
    상기 기판 상에 배치되는 접합층;
    상기 접합층 상에 배치되는 전극층;
    상기 전극층 상에 배치되고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고,
    상기 제2 도전형 반도체층은 관통홀을 포함하고,
    상기 제2 전극은 상기 관통홀 내에 배치되어 상기 제1 전극과 전기적으로 연결되는 반도체 소자 패키지.
  10. 기판;
    상기 기판 상에 배치되는 접합층;
    상기 접합층 상에 배치되는 전극층;
    상기 전극층 상에 배치되고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고,
    상기 제2 전극은 상기 전극층 상에 배치되는 반도체 소자.
  11. 기판;
    상기 기판 상에 배치되는 접합층;
    상기 접합층 상에 배치되는 전극층; 및
    상기 전극층 상에 배치되고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;을 포함하고,
    상기 제2 도전형 반도체층의 최대 두께와 상기 반도체 구조물의 최대 두께의 두께 비는 1:2 내지 1:18이고,
    상기 활성층은 피크 파장이 적색 파장대인 광을 방출하는 반도체 소자.
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