KR101348405B1 - 실리콘 기판을 이용한 발광다이오드 패키징 및 그 제조방법 - Google Patents

실리콘 기판을 이용한 발광다이오드 패키징 및 그 제조방법 Download PDF

Info

Publication number
KR101348405B1
KR101348405B1 KR1020120059108A KR20120059108A KR101348405B1 KR 101348405 B1 KR101348405 B1 KR 101348405B1 KR 1020120059108 A KR1020120059108 A KR 1020120059108A KR 20120059108 A KR20120059108 A KR 20120059108A KR 101348405 B1 KR101348405 B1 KR 101348405B1
Authority
KR
South Korea
Prior art keywords
silicon substrate
light emitting
emitting diode
via hole
insulating film
Prior art date
Application number
KR1020120059108A
Other languages
English (en)
Other versions
KR20130135500A (ko
Inventor
이종길
홍주표
이종호
김기웅
Original Assignee
주식회사 마이크로이즈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 마이크로이즈 filed Critical 주식회사 마이크로이즈
Priority to KR1020120059108A priority Critical patent/KR101348405B1/ko
Publication of KR20130135500A publication Critical patent/KR20130135500A/ko
Application granted granted Critical
Publication of KR101348405B1 publication Critical patent/KR101348405B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED

Abstract

본 발명은 발광다이오드 패키징에 관한 것으로서, 더욱 상세하게는, 실리콘 웨이퍼를 패키징 기판으로 사용하는 발광다이오드 패키징에 관한 것이다. 본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 일실시예는, 실리콘 기판과, 상기 실리콘 기판의 상하면을 관통하는 비아홀과, 상기 실리콘 기판의 상하면 및 비아홀의 내부에 형성된 절연막과, 상기 실리콘 기판의 상하면에 형성된 절연막 위에 형성된 상부전극 및 하부전극과, 상기 상부전극과 하부전극을 전기적으로 연결하며, 상기 비아홀 내부의 절연막 위에 형성된 금속층과, 상기 상부전극이 형성된 절연막 위에 형성되며, 상기 발광다이오드를 둘러싸는 댐과, 상기 발광다이오드를 보호하기 위해, 상기 댐의 내부에 충진된 수지층을 포함한다. 상기 절연막은 실리콘 질화물, 알루미늄 질화물, 알루미늄 산화물 중에서 선택되는 것이 바람직하다.

Description

실리콘 기판을 이용한 발광다이오드 패키징 및 그 제조방법{PACKAGING OF LIGHT EMITTING DIODE USING SILICON WAFER AND MANUFACTURING METHOD OF THE SAME}
본 발명은 발광다이오드 패키징에 관한 것으로서, 더욱 상세하게는, 실리콘 웨이퍼를 패키징 기판으로 사용하는 발광다이오드 패키징에 관한 것이다.
모든 전자장비의 고장의 85% 정도가 열로 인한 것이며, 특히 발열이 심한 발광다이오드(Light emitting diode)에 있어서 열관리는 매우 중요하다. 조명 용도로 사용되는 고출력 발광다이오드는 발광 효율이 20~30%로 낮고, 칩의 크기가 작기 때문에 전체적인 소비전력이 낮음에도 단위 면적당 발열량은 매우 크다. 따라서 적절한 방열 수단이 없으면, 발광다이오드 칩의 온도가 지나치게 높아지고, 이로 인해서 발광다이오드 칩 또는 패키징 소재가 열화된다. 또한, 발광다이오드의 실링을 위한 수지나 형광물질도 열화된다. 결국, 적절한 방열 수단이 없으면, 칩의 조도 등 칩의 발광효율이 저하되고, 칩의 수명도 줄어든다.
발광다이오드 패키징 기판으로는 다양한 재질의 기판이 사용된다. 최근에는 방열문제를 해결하기 위한 하나의 수단으로서, 가공성이 우수하고, 열전도성이 우수한 실리콘 웨이퍼를 패키징 기판으로 사용한 발광다이오드 패키징이 개발되고 있다.
한국특허 제0593937호에는 실리콘 기판을 이용한 발광다이오드 패키징이 개시되어 있다. 도 1은 상기 한국특허에 개시된 종래의 실리콘 기판을 이용한 발광다이오드 패키징의 단면도이다.
도 1에 도시된 종래의 실리콘 기판을 이용한 발광다이오드 패키징은, 다음과 같은 방법으로 제조되었다. 실리콘 기판(1)의 상하면을 관통하는 비아홀(2)을 형성한다. 비아홀(2)은 DRIE(Deep reactive-ion etching)등 건식 에칭, 레이저가공, 마이크로 드릴을 이용한 가공 등의 공정을 통해서 형성할 수 있다. 실리콘 기판(1)을 산소분위기에서 열처리하여 실리콘 기판(1)의 상하면 및 비아홀(2)의 내부에 SiO2 절연막(3)을 형성한다. 실리콘 기판(1)은 전기 전도성 있으므로, 전기가 흐르는 도전성 비아홀(2)과 실리콘 기판(1)이 전기적으로 절연되도록 절연막(3)을 형성한다. 실리콘 기판(1)의 하면에 홈(4)을 형성하고, 금속충진물(5)을 충진하여 방열구조를 형성한다. 비아홀(2)의 내부에 도전성 물질(6)을 충진한다. 절연막(3) 위에 상부전극(7)과 하부전극(8)을 형성한다. 상부전극(7) 위에 발광다이오드(9)를 탑재한 후 발광다이오드(9) 주위에 반사용 구조물(10)을 형성한 후 발광다이오드(9)를 에폭시 등의 수지(11)를 이용해서 밀봉하여 발광다이오드 패키징을 완성한다.
상술한 종래의 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법은 다음과 같은 문제가 있었다.
종래의 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법은 절연막(3)으로서 SiO2 층을 사용한다. 그러나 SiO2 층은 열전도도가 실리콘에 비해서 매우 낮기 때문에 발광다이오드의 발열문제를 해결하기 위한 수단으로 실리콘 기판을 사용한 의미가 축소된다는 문제가 있다.
또한, 패키징의 가장자리가 아닌 중심부에 형성된 도전성 비아홀(2)을 통해서 상부전극(7)과 하부전극(8)을 연결한다는 점에서 가공해야할 비아홀(2)의 수가 증가한다는 문제가 있다.
상술한 바와 같이, 종래의 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법은 상부전극(7)과 하부전극(8)을 전기적으로 연결하기 위한 방법으로서, 패키징의 중심부에 비아홀(2)을 형성하고, 이 비아홀(2)을 도전성 물질(6)로 충진하는 방법을 사용한다.
비아홀은, 상술한 바와 같이, 에칭, 레이저가공, 마이크로 드릴을 이용한 가공 등의 공정을 통해서 형성할 수 있으나, 이러한 가공은 많은 비용이 소요된다.
비아홀의 수를 줄이기 위해서는 비아홀을 발광다이오드 패키징의 가장자리 부분에 형성하여 하나의 비아홀을 인접하는 발광다이오드 패키징이 공유하도록 할 수 있다.
실제로 발광다이오드 패키징은 하나씩 개별적으로 제조하는 것이 아니라, 실리콘 웨이퍼 위에 어레이 형태로 다수의 발광다이오드 패키징을 형성한 후 다이싱 소나 레이저 등을 이용해서 절단하여 개별화하는 방법으로 제조된다. 따라서 절단라인에 비아홀을 형성하는 방법으로 비아홀의 가공 수를 반으로 줄일 수 있다.
그러나 실리콘 기판을 전기 전도성이 있으며, 실리콘 기판에 절연막 및 전극을 모두 형성한 이후에 실리콘 기판을 절단하므로, 실리콘 기판의 절단면에는 절연막이 형성되어 있지 않다. 따라서 실리콘 기판의 절단면은 전도성이 있다. 가장자리 부분에 비아홀을 형성하면, 비아홀과 실리콘 기판의 절단면 사이에는 절연막이 형성되어 있으므로 이론적으로는 절연이 유지되어야 하나, 절연막의 두께가 수 마이크로미터 수준에 불과하여, 다이싱 소를 이용해서 절단하는 과정에서 절연막이 손상된다. 따라서 실리콘 기판의 절단면과 비아홀이 전기적으로 연결된다는 문제가 발생한다. 절단하기 전의 실리콘 기판의 절연저항은 수십㏁수준이지만, 다이싱 소를 이용해서 절단한 이후에는 수㏀수준으로 떨어진다. 따라서 비아홀을 실리콘 기판의 가장자리 부분에 형성할 수 없고, 중심부에 형성하였다.
또한, 비아홀을 실리콘 기판의 중심부에 형성하는 것은 봉지 공정에서 문제가 될 수도 있다. 도 1에 도시된 종래의 실리콘 기판을 이용한 발광다이오드 패키징에서는 비아홀(2) 위에 실리콘이나 세라믹으로 이루어진 반사용 구조물(10)이 결합하므로 문제가 되지 않는다. 그러나 도 2에 도시된 미국특허 제6,531,328호에 개시된 종래의 실리콘 기판을 이용한 발광다이오드 패키징과 같이 비아홀(22) 위에 봉지 공정(encapsulation)에서 사용되는 수지(31)가 도포되는 경우에는 다음과 같은 문제가 있다.
봉지 공정은 발광다이오드를 보호하거나, 렌즈를 형성하기 위해서 발광다이오드 위를 수지로 덮는 공정이다. 봉지 공정은 수지를 도포한 후 압력을 가하는 방식으로 이루어진다. 따라서, 도 2에 도시된 바와 같은 구조에서는 수지(31)가 비아홀(22)을 통해서 실리콘 기판(21)의 아래로 흐를 수 있다. 실리콘 기판(21)의 하면으로 흐른 수지(31)는 하부전극(28)을 오염시킬 수 있으며, 또한, 수지(31)에 의해서 발광다이오드 패키징의 하부에 히트싱크를 밀착시키기 어려울 수 있다. 결국, 비아홀(22)을 통과한 수지를 제거하는 별도의 공정이 필요하거나, 비아홀(22)을 도전성 물질(26)로 완전히 밀봉할 필요가 있다. 보통 상부전극(27)과 하부전극(28)을 형성하는 과정에서 비아홀(22)의 내부에도 도전층을 형성하지만, 이러한 도전층 만으로는 비아홀(22)이 밀봉되지 않을 수 있기 때문에 별도의 단계를 추가로 거쳐야 할 수 있다.
미국특허 제6,531,328호 한국특허 제0593937호
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 열전도도가 높은 절연막을 구비한 실리콘 기판을 이용한 발광다이오드 패키징 및 그 제조방법을 제공하는 것을 목적으로 한다.
또한, 비아홀의 가공 횟수를 줄일 수 있는 실리콘 기판을 이용한 발광다이오드 패키징 및 그 제조방법을 제공하는 것을 목적으로 한다.
또한, 비아홀을 실리콘 기판의 가장자리에 형성하여 봉지 공정에서 수지가 실리콘 기판의 하면으로 흐르는 것을 방지할 수 있는 실리콘 기판을 이용한 발광다이오드의 제조방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 일실시예는, 실리콘 기판과, 상기 실리콘 기판의 상하면을 관통하는 비아홀과, 상기 실리콘 기판의 상하면 및 비아홀의 내부에 형성된 절연막과, 상기 실리콘 기판의 상하면에 형성된 절연막 위에 형성된 상부전극 및 하부전극과, 상기 상부전극과 하부전극을 전기적으로 연결하며, 상기 비아홀 내부의 절연막 위에 형성된 금속층과, 상기 상부전극이 형성된 절연막 위에 형성되며, 상기 발광다이오드를 둘러싸는 댐과, 상기 발광다이오드를 보호하기 위해, 상기 댐의 내부에 충진된 수지층을 포함한다. 상기 절연막은 실리콘 질화물, 알루미늄 질화물, 알루미늄 산화물 중에서 선택되는 것이 바람직하다.
상술한 실리콘 기판을 이용한 발광다이오드 패키징에 있어서, 상기 비아홀은, 상기 실리콘 기판의 가장자리에 걸쳐서 형성되며, 반원 기둥 형태인 것이 바람직하다. 상기 비아홀의 절연막 위에 형성된 금속층은 상기 실리콘 기판의 측면과 전기적으로 분리되어 있다.
또한, 상기 비아홀은, 상기 실리콘 기판의 가장자리 안쪽에 형성되며, 그 단면은 원의 두 점을 연결한 원호와 상기 두 점을 연결한 직선으로 이루어진 도형일 수 있다.
또한, 상술한 실리콘 기판을 이용한 발광다이오드 패키징은 상기 실리콘 기판의 상면에 형성된 절연막 위에 형성된 반사층과, 상기 반사층의 상면에 형성된 절연층을 더 포함할 수 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법의 일실시예는, (a) 실리콘 기판을 마련하는 단계와, (b) 상기 실리콘 기판의 상하면을 관통하는 비아홀을 형성하는 단계와, (c) 상기 실리콘 기판의 상하면 및 비아홀의 내부에 절연막을 형성하는 단계와, (d) 상기 실리콘 기판의 상하면 및 비아홀의 내부에 형성된 절연막 위에 금속층을 형성하여, 상기 실리콘 기판의 상하면 위에 금속층을 형성하는 동시에 상기 실리콘 기판의 상하면 위의 금속층을 서로 전기적으로 연결하는 단계와, (e) 상기 실리콘 기판의 상하면의 금속층을 패터닝하여 상부전극과 하부전극을 형성하는 단계와, (f) 상기 상부전극이 형성된 절연막 위에 포토레지스트를 도포하는 단계와, (g) 상기 포토레지스트를 패터닝하여, 발광다이오드를 둘러싸는 댐을 형성하는 단계와, (h) 개별 발광다이오드 패키징을 얻기 위한 절단 라인을 따라서 상기 실리콘 기판을 절단하는 단계를 포함할 수 있으며, 상기 절연막은 실리콘 질화물, 알루미늄 질화물, 알루미늄 산화물 중에서 선택될 수 있다.
상기 (b) 단계는 상기 절단 라인 상에 비아홀을 형성하는 단계일 수 있다. 또한, 상기 (b) 단계는 상기 절단 라인을 중심으로 서로 대칭이며, 그 단면은 원의 두 점을 연결한 원호와 상기 두 점을 연결한 직선으로 이루어진 도형인 비아홀을 형성하는 단계일 수 있다.
또한, 상술한 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법은 상기 (d) 단계 이전에, 상기 절단 라인과 상기 비아홀의 일부를 가리는 마스크를 상기 절연막 위에 배치하는 단계를 더 포함할 수 있다.
본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징은 열전도도가 높은 절연막을 구비하므로, 방열 효율이 향상된다.
본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징은 댐이 형성되어 있어, 봉지 공정에서 수지가 실리콘 기판의 하면으로 흐르는 것을 방지할 수 있다.
본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법의 일부 실시예에서는 비아홀의 가공 횟수를 줄일 수 있어, 비용이 절감되며, 제조시간이 단축된다.
또한, 본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법의 일부 실시예에서는 비아홀을 실리콘 기판의 가장자리에 형성하여 봉지 공정에서 수지가 실리콘 기판의 하면으로 흐르는 것을 방지할 수 있다.
도 1과 2는 종래의 실리콘 기판을 이용한 발광다이오드 패키징의 단면도이다.
도 3은 본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 일실시예의 단면도이다.
도 4는 도 3에 도시된 실리콘 기판을 이용한 발광다이오드 패키징의 평면도이다.
도 5a 내지 5i는 본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법의 일실시예를 설명하기 위한 공정도이다.
도 6은 본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 다른 실시예의 단면도이다.
도 7은 도 6에 도시된 실리콘 기판을 이용한 발광다이오드 패키징의 평면도이다.
도 8은 본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법의 다른 실시예를 설명하기 위한 공정도이다.
도 9는 본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 또 다른 실시예의 단면도이다.
이하, 본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 바람직한 실시예를 첨부된 도면들에 의거하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다.
도 3은 본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 일실시예의 단면도이며, 도 4는 도 3에 도시된 실리콘 기판을 이용한 발광다이오드 패키징의 평면도이다. 도 3과 4를 참고하면, 본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 일실시예는 실리콘 기판(10), 실리콘 기판(10)의 상하면을 관통하는 비아홀(20)과 실리콘 기판(10)의 상하면 및 비아홀(20)의 내부에 형성된 절연막(30), 실리콘 기판(10)의 상하면 위에 형성된 상부전극(40) 및 하부전극(42)과, 상부전극(40)과 하부전극(42)을 전기적으로 연결하며, 비아홀(20) 내부의 절연막(30) 위에 형성된 금속층(50)을 포함한다.
실리콘 기판(10)은 반도체 등의 제조에 널리 사용되는 기판으로서, 가공이 용이하고, 우수한 열전도성을 갖는다. 실리콘 기판(10)은 지름이 4 내지 6 인치 정도이며, 두께는 180 내지 220㎛인 것을 사용할 수 있다.
비아홀(20)은 상부전극(40)과 하부전극(42)을 전기적으로 연결하기 위한 것이다. 비아홀(20)은 실리콘 기판(10)의 가장자리에 형성되며, 반원 기둥 형태이다. 비아홀(20)은 실리콘 기판(10)에 포토레지스트를 도포한 후 노광 및 현상을 통해서 포토레지스트를 패터닝하여 비아홀(20)이 형성될 부분만 노출시킨 후, DRIE(Deep reactive-ion etching) 등의 건식 에칭 방법을 통해서 형성할 수 있다. 또한, 레이저를 이용하여 비아홀(20)의 둘레부분을 절단하는 방법으로 형성할 수도 있다. 비아홀(20)의 지름은 100 내지 400㎛인 것이 바람직하다.
실리콘 기판(10)의 상하면과 비아홀(20)의 내부에는 절연막(30)이 형성되어 있다. 실리콘 기판(10)은 전기 전도성을 띄므로, 발광다이오드(70)를 장착하기 위한 기판으로 사용하기 위해서는 절연막(30)이 반드시 필요하다. 절연막(30)으로는 실리콘 질화물, 알루미늄 질화물, 알루미늄 산화물 등을 사용할 수 있다. 알루미늄 질화물은 이론 전도도가 320W/mK에 달하며, 열팽창계수가 실리콘과 유사하다. 절연막(30)은 PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition) 등을 이용해서 형성할 수 있다. 실리콘 질화물은 별도의 증착 공정 없이, 간단하게 질소 분위기에서 실리콘 기판(10)을 열처리함으로써 형성할 수 있다는 장점이 있다. 절연막(30)은 수㎛ 정도의 두께로 형성한다.
상부전극(40)과 하부전극(42)은 실리콘 기판(10)의 상면과 하면에 각각 형성된다. 상부전극(40)은 발광다이오드(70)와 전기적으로 연결되는 부분으로서, 외부로부터 공급되는 전류를 발광다이오드(70)에 공급한다. 상부전극(40)은 발광다이오드(70)의 애노드 단자 및 캐소드 단자와 각각 연결된다. 상부전극(40)의 수는 패키징에 설치되는 발광다이오드(70)의 수에 따라 적절히 조절될 수 있다. 발광다이오드(70)는 일반 칩 또는 플립 칩 형태일 수 있다. 일반 칩을 경우에는 상부전극(40)에 직접 솔더링을 통해서 결합하거나, 와이어 본딩을 통해서 결합할 수 있으며, 플립 칩은 칩 하면의 도전성 범프를 이용하여 상부전극(40)에 결합할 수 있다.
하부전극(42)은 비아홀(20)을 통해서 상부전극(40)과 연결된다. 외부로부터 공급되는 전류는 하부전극(42), 비아홀(20)의 금속층(50) 및 상부전극(40)을 순차적으로 통과한 후 발광다이오드(70)에 공급된다.
금속층(50)은 상부전극(40)과 하부전극(42)을 전기적으로 연결하기 위한 것으로, 비아홀(20)의 내부에 형성된다. 비아홀(20) 내부의 금속층(50)은 상부전극(40)과 하부전극(42)을 형성하는 과정에서 동시에 형성될 수 있다.
본 실시예에 있어서, 금속층(50)은 비아홀(20)의 안쪽 일부에만 형성되며, 실리콘 기판(10)의 측면과 연결되는 않는다는 것이 특징이다. 실리콘 기판(10)은 전기 전도성이 있으므로, 실리콘 기판(10)과 금속층(50)이 연결되면, 하부전극(42)에 공급된 전류가 실리콘 기판(10)의 측면을 따라서 흐르는 문제가 발생한다.
상부전극(40)이 형성된 절연막(30)에는 댐(60)이 형성된다. 댐(60)은 댐(60)의 내주면이 발광다이오드(70)를 둘러싸도록 형성된다. 댐(60)의 내부에는 발광다이오드(70)를 보호하기 위한 수지(61)가 충진된다. 댐(60)은 수지(61)를 충진하는 과정에서 수지(61)가 비아홀(20)을 통해서 실리콘 기판(10)의 하면으로 흐르는 것을 방지하는 역할을 한다. 댐(60)은 포토레지스트를 패터닝하여 바로 형성하는 것이 바람직하다. 댐(60)의 높이는 100 내지 300㎛인 것이 바람직하다.
이하에서는, 상술한 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법을 설명한다.
먼저, 도 5a에 도시된 바와 같이, 실리콘 기판(10)에 비아홀(20)을 형성한다. 비아홀(20)은 가상의 절단라인(L) 위에 형성한다. 인접하는 발광다이오드 패키징이 비아홀(20)을 공유하여, 비아홀(20)의 가공 수를 줄일 수 있기 때문이다. 특히, 드라이 에칭 공정이 아닌 레이저를 이용하여 비아홀(20)을 가공하는 경우에 큰 효과를 볼 수 있다.
다음, 도 5b에 도시된 바와 같이, 비아홀(20)이 형성된 실리콘 기판(10)에 절연막(30)을 형성한다. 절연막(30)은 질소분위기에서의 열처리 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition) 등을 이용해서 형성할 수 있다.
다음, 절연된 실리콘 기판(10)의 상하면에 금속층(50)을 형성한다. 이때, 도 5c에 도시된 바와 같이, 비아홀(20)의 중심부를 마스크(M)를 이용해서 가린 후에 금속층(50)을 형성하는 것이 중요하다. 이는 금속층(50)이 실리콘 기판(10)의 측면과 연결되는 것을 방지하기 위한 것이다.
금속 시드 층(44)은 스퍼터링 공정을 통해서 형성할 수 있다. 금속 시드 층(44)은 Ti 층, Cu 층 순으로 형성한다. 이때, 도 5d와 도 5e에 도시된 바와 같이, 비아홀(20)의 내부에도 금속 시드 층(44)이 형성된다. Ti 층과 Cu 층은 0.2 내지 0.5㎛ 두께로 형성한다.
다음, 절연된 실리콘 기판(10)의 표면에 포토레지스트를 도포한 후 노광과 현상 공정을 거쳐서, 상부전극 패턴과 하부전극 패턴을 형성하고, 상부전극 패턴과 하부전극 패턴 위에 Cu, Ni, Au 층을 도금하여, 상부전극(40)과 하부전극(42)을 완성한 후 포토레지스트와 포토레지스트 층 아래의 Cu 층과 Ti 층을 제거한다. 이 단계를 거치면, 도 5f에 도시된 바와 같은 상태가 된다.
다음, 도 5g에 도시된 바와 같이, 상부전극(40)이 형성된 절연막(30) 위에 포토레지스트 층(62)을 도포한다.
다음, 도 5h에 도시된 바와 같이, 포토레지스트 층(62)을 패터닝하여, 댐(60)을 형성한다.
다음, 도 5i에 도시된 바와 같이, 발광다이오드(70)를 상부전극(40)에 장착한다.
다음, 댐(60)의 내부에 수지(61)를 주입한다. 이때, 비아홀(20)이 수지(61)가 주입되는 중심부가 아닌 실리콘 기판(10)의 가장자리에 위치하고, 댐(60)이 수지(61)가 흐르는 것을 방지하므로 수지(61)가 비아홀(20)을 통해서 실리콘 기판(10)의 하부로 흐를 위험이 없다.
마지막으로, 절단라인(L)을 따라서 실리콘 기판(10)을 절단하여, 각각의 발광다이오드(70) 패키징으로 분리한다.
실리콘 기판(10)의 절단면, 즉, 실리콘 기판(10)의 측면은 절연막(30)이 형성되어 있지 않기 때문에 도전성이 있어, 절단라인(L) 위에 형성된 비아홀(20)과의 절연이 문제될 수 있다. 그러나 상술한 바와 같이, 금속층(50)을 형성하는 공정에서 마스크(M)를 이용하여 비아홀(20)의 중심부에는 금속층(50)을 형성하지 않았기 때문에, 비아홀(20)의 금속층(50)은 실리콘 기판(10)의 측면과 전기적으로 연결되지 않는다.
본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법은 비아홀(20)을 절단라인(L) 상에 형성하여, 비아홀(20)의 가공 수를 절반으로 줄이면서도, 절연저항이 파괴되는 것을 방지할 수 있다는 장점이 있다. 또한, 봉지 공정에서 수지가 비아홀(20)을 통해서 흐를 위험도 없다는 장점이 있다.
도 6은 본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 다른 실시예의 단면도이며, 도 7은 도 6에 도시된 실리콘 기판을 이용한 발광다이오드 패키징의 평면도이다. 도 6과 7을 참고하면, 본 실시예는 도 3에 도시된 실시예와 비아홀(22) 및 비아홀(22) 내부의 금속층(52)에 차이가 있으므로, 여기에 대해서만 자세히 설명한다. 도 3에 도시된 실시예와 동일한 부분에 대해서는 동일한 부재번호를 붙이고, 설명을 생략한다.
본 실시예에 있어서, 비아홀(22)은 반원 기둥 형태이다. 본 발명에 있어서, 반원 기둥 형태는 완전한 반원 형태의 단면을 가지는 반원 기둥뿐 아니라 반원에 비해서 면적이 작은, 원둘레의 두 점을 연결한 직선과 원둘레에 의해서 형성된 도형을 단면으로 하는 기둥도 포함한다.
비아홀(22)은 도 3에 도시된 실시예와 달리 가장자리의 안쪽에 형성된다. 비아홀(22)의 내부는 절연막(30)과 금속층(52)이 차례로 형성되어 있다. 본 실시예에 있어서, 금속층(52)은 도 3에 도시된 실시예의 금속층(50)과 달리 비아홀(22)의 내면 전체에 형성되어 있다.
이하, 상술한 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법을 설명한다.
먼저, 도 8의 (a)에 도시된 바와 같이, 실리콘 기판(10)에 비아홀(22)을 형성한다. 비아홀(22)은 가상의 절단라인(L)을 기준으로 서로 대칭이 되도록 쌍으로 형성한다. 비아홀(22)은 반원 기둥 형태로 형성한다. 한 쌍의 비아홀(22)의 원호와 한 쌍의 비아홀(22)의 원호를 연장한 가상선을 합하면 하나의 원이 되도록 형성할 수 있다. 비아홀(22)을 반원 기둥 형태로 쌍으로 형성하면, 비아홀(22)의 수가 줄어들지는 않지만, 비아홀(22)을 가공하는 시간은 단축된다. 특히, 레이저로 비아홀(22)의 둘레를 절단하여 비아홀(22)을 가공하는 경우에는 하나의 비아홀을 형성하는 시간과 가공시간에 큰 차이가 없다. 직선 부분이 추가되기는 하지만, 원호의 길이가 짧아지기 때문이다.
다음, 도 8의 (b)에 도시된 바와 같이, 비아홀(22)이 형성된 실리콘 기판(10)에 절연막(30)을 형성한다.
다음, 도 8의 (c)와 (d)에 도시된 바와 같이, 절연된 실리콘 기판(10)의 상하면에 금속층(52)을 형성한다. 도 5c 내지 도 5e에 도시된 단계와 달리, 비아홀(22)의 내부 전체에 금속층(52)을 형성할 수 있다.
이후, 단계는 도 5에 도시된 단계들과 차이가 없으므로 설명을 생략한다.
도 9는 본 발명에 따른 실리콘 기판을 이용한 발광다이오드 패키징의 또 다른 실시예의 단면도이다. 본 실시예는 실리콘 기판(10)의 상면에 형성된 절연막(30) 위에 반사층(62)과 그 반사층(62) 상면에 다시 형성된 절연층(31)을 더 포함한다는 점에서 도 3에 도시된 실시예와 차이가 있다.
실리콘 기판(10)의 위에 형성된 절연막(30)은 두께가 수㎛ 정도로 얇기 때문에, 절연막(30)이 형성되어도 발광다이오드 패키징의 상면은 실리콘 기판(10)과 거의 동일한 어두운 색을 띠게 된다. 따라서 발광다이오드(70)에서 발생한 빛이 발광다이오드 패키징의 상면에서 반사되지 않고, 흡수될 수 있다. 이는 발광다이오드 패키징의 온도를 상승시킬 수 있으며, 발광 효율을 떨어뜨린다는 점에서 문제가 될 수 있다.
본 실시예는 실리콘 기판(10)의 상면에 형성된 절연막(30) 위에 반사층(62)과 절연층(31)을 다시 형성함으로써, 발광다이오드 패키징 상면의 반사율을 올린 것이다.
반사층(62)은 알루미늄(Al), 은(Ag), 금(Au) 등 반사율이 높은 금속으로 이루어진다. 비아홀의 내부에는 반사층(62)은 형성할 필요가 없으므로, 반사층(62)을 형성할 때에는 방향성이 있는 증착 방법을 사용하는 것이 바람직하다.
반사층(62) 위의 절연층(31)으로는 실리콘 질화물, 알루미늄 질화물, 알루미늄 산화물 등을 사용할 수 있다. 반사층(62)과 절연층(31)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 박막 증착 방법으로 형성할 수 있다. 알루미늄 산화물 절연막의 경우에는 알루미늄 반사층을 산화시켜서 형성할 수도 있다.
이상에서 설명된 실시예는 본 발명의 바람직한 실시예를 설명한 것에 불과하고, 본 발명의 권리범위는 설명된 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상과 특허청구범위 내에서 이 분야의 당업자에 의하여 다양한 변경, 변형 또는 치환이 가능할 것이며, 그와 같은 실시예들은 본 발명의 범위에 속하는 것으로 이해되어야 한다.
10: 실리콘 기판 20, 22: 비아홀
30: 절연막 40: 상부전극
42: 하부전극 50, 52: 금속층
60: 댐 62: 반사층
70: 발광다이오드

Claims (12)

  1. 발광다이오드용 패키징에 있어서,
    실리콘 기판과,
    상기 실리콘 기판의 상하면을 관통하는 비아홀과,
    상기 실리콘 기판의 상하면 및 비아홀의 내부에 형성된 절연막과,
    상기 실리콘 기판의 상면에 형성된 절연막 위에 형성된 반사층과,
    상기 반사층의 상면에 형성된 절연층과,
    상기 절연층과 상기 실리콘 기판의 하면에 형성된 절연막 위에 각각 형성된 상부전극 및 하부전극과,
    상기 상부전극과 하부전극을 전기적으로 연결하며, 상기 비아홀 내부의 절연막 위에 형성된 금속층과,
    상기 상부전극이 형성된 절연층 위에 형성되며, 상기 발광다이오드를 둘러싸는 댐과,
    상기 발광다이오드를 보호하기 위해, 상기 댐의 내부에 충진된 수지층을 포함하는 것을 특징으로 하는 실리콘 기판을 이용한 발광다이오드 패키징.
  2. 제1항에 있어서,
    상기 절연막은 실리콘 질화물, 알루미늄 질화물, 알루미늄 산화물 중에서 선택되는 것을 특징으로 하는 실리콘 기판을 이용한 발광다이오드 패키징.
  3. 제1항에 있어서,
    상기 비아홀은, 상기 실리콘 기판의 가장자리에 걸쳐서 형성되며, 반원 기둥 형태인 것을 특징으로 하는 실리콘 기판을 이용한 발광다이오드 패키징.
  4. 제3항에 있어서,
    상기 비아홀의 절연막 위에 형성된 금속층은 상기 실리콘 기판의 측면과 전기적으로 분리되어 있는 것을 특징으로 하는 실리콘 기판을 이용한 발광다이오드 패키징.
  5. 제1항에 있어서,
    상기 비아홀은, 상기 실리콘 기판의 가장자리 안쪽에 형성되며, 그 단면은 원의 두 점을 연결한 원호와 상기 두 점을 연결한 직선으로 이루어진 도형인 것을 특징으로 하는 실리콘 기판을 이용한 발광다이오드 패키징.
  6. 삭제
  7. 발광다이오드용 패키징의 제조방법에 있어서,
    (a) 실리콘 기판을 마련하는 단계와,
    (b) 상기 실리콘 기판의 상하면을 관통하는 비아홀을 형성하는 단계와,
    (c) 상기 실리콘 기판의 상하면 및 비아홀의 내부에 절연막을 형성하는 단계와,
    (d) 상기 실리콘 기판의 상하면 및 비아홀의 내부에 형성된 절연막 위에 금속층을 형성하여, 상기 실리콘 기판의 상하면 위에 금속층을 형성하는 동시에 상기 실리콘 기판의 상하면 위의 금속층을 서로 전기적으로 연결하는 단계와,
    (e) 상기 실리콘 기판의 상하면의 금속층을 패터닝하여 상부전극과 하부전극을 형성하는 단계와,
    (f) 상기 상부전극이 형성된 절연막 위에 포토레지스트를 도포하는 단계와,
    (g) 상기 포토레지스트를 패터닝하여, 발광다이오드를 둘러싸는 댐을 형성하는 단계와,
    (h) 개별 발광다이오드 패키징을 얻기 위한 절단 라인을 따라서 상기 실리콘 기판을 절단하는 단계를 포함하는 것을 특징으로 하는 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법.
  8. 제7항에 있어서,
    상기 절연막은 실리콘 질화물, 알루미늄 질화물, 알루미늄 산화물 중에서 선택되는 것을 특징으로 하는 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법.
  9. 제7항에 있어서,
    상기 (b) 단계는 상기 절단 라인 상에 비아홀을 형성하는 단계인 것을 특징으로 하는 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법.
  10. 제9항에 있어서,
    상기 (d) 단계 이전에,
    상기 절단 라인과 상기 비아홀의 일부를 가리는 마스크를 상기 절연막 위에 배치하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법.
  11. 제7항에 있어서,
    상기 (b) 단계는 상기 절단 라인을 중심으로 서로 대칭이며, 그 단면은 원의 두 점을 연결한 원호와 상기 두 점을 연결한 직선으로 이루어진 도형인 비아홀을 형성하는 단계인 것을 특징으로 하는 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법.
  12. 제7항에 있어서,
    상기 (c)단계 이후에,
    상기 실리콘 기판의 상면에 형성된 절연막 위에 반사층을 형성하는 단계와,
    상기 반사층의 상면에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 기판을 이용한 발광다이오드 패키징의 제조방법.
KR1020120059108A 2012-06-01 2012-06-01 실리콘 기판을 이용한 발광다이오드 패키징 및 그 제조방법 KR101348405B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120059108A KR101348405B1 (ko) 2012-06-01 2012-06-01 실리콘 기판을 이용한 발광다이오드 패키징 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120059108A KR101348405B1 (ko) 2012-06-01 2012-06-01 실리콘 기판을 이용한 발광다이오드 패키징 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20130135500A KR20130135500A (ko) 2013-12-11
KR101348405B1 true KR101348405B1 (ko) 2014-01-10

Family

ID=49982720

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120059108A KR101348405B1 (ko) 2012-06-01 2012-06-01 실리콘 기판을 이용한 발광다이오드 패키징 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101348405B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150104437A (ko) * 2014-03-05 2015-09-15 주식회사 루멘스 발광 소자 패키지, 백라이트 유닛, 조명 장치 및 발광 소자 패키지의 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110429122A (zh) * 2019-08-07 2019-11-08 昆山梦显电子科技有限公司 硅基微显示屏及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780196B1 (ko) * 2006-02-27 2007-11-27 삼성전기주식회사 발광다이오드 패키지, 발광다이오드 패키지용 회로기판 및그 제조방법
KR20080017527A (ko) * 2006-08-21 2008-02-27 엘지전자 주식회사 발광 소자 패키지 및 그 제조방법
JP2008098290A (ja) * 2006-10-10 2008-04-24 Fujikura Ltd 発光装置およびその製造方法
JP2012089816A (ja) * 2010-10-19 2012-05-10 Unistars Corp パッケージ基板及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780196B1 (ko) * 2006-02-27 2007-11-27 삼성전기주식회사 발광다이오드 패키지, 발광다이오드 패키지용 회로기판 및그 제조방법
KR20080017527A (ko) * 2006-08-21 2008-02-27 엘지전자 주식회사 발광 소자 패키지 및 그 제조방법
JP2008098290A (ja) * 2006-10-10 2008-04-24 Fujikura Ltd 発光装置およびその製造方法
JP2012089816A (ja) * 2010-10-19 2012-05-10 Unistars Corp パッケージ基板及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150104437A (ko) * 2014-03-05 2015-09-15 주식회사 루멘스 발광 소자 패키지, 백라이트 유닛, 조명 장치 및 발광 소자 패키지의 제조 방법
KR101606818B1 (ko) * 2014-03-05 2016-03-28 주식회사 루멘스 발광 소자 패키지, 백라이트 유닛, 조명 장치 및 발광 소자 패키지의 제조 방법

Also Published As

Publication number Publication date
KR20130135500A (ko) 2013-12-11

Similar Documents

Publication Publication Date Title
TWI381555B (zh) 發光二極體封裝結構與發光元件
US7582496B2 (en) LED package using Si substrate and fabricating method thereof
JP5325834B2 (ja) 半導体発光装置及びその製造方法
CN101587933B (zh) 发光二极管的晶圆级封装结构及其制造方法
TWI595686B (zh) Semiconductor light-emitting device
US20120037935A1 (en) Substrate Structure of LED (light emitting diode) Packaging and Method of the same
US8513790B2 (en) Package-base structure of luminescent diode
US8143080B2 (en) Method for manufacturing LED package and substrate thereof
TW201530834A (zh) 具有積體互連之發光二極體次基座
JP2015133520A (ja) チップパッケージおよびその製造方法
US20130061468A1 (en) Manufacturing method of package carrier
TWI543407B (zh) A flip chip type light emitting diode and a method for manufacturing the same
TWI699011B (zh) 半導體發光裝置
CN101276873A (zh) 发光元件及其制造方法
US20150280093A1 (en) Light emitting device, method for manufacturing same, and body having light emitting device mounted thereon
US11171274B2 (en) Light emitting element and light emitting device
JP2006080312A (ja) 発光装置およびその製造方法
JP7112596B2 (ja) 半導体発光デバイス
JP5737083B2 (ja) Ｌｅｄ光源装置
KR101348405B1 (ko) 실리콘 기판을 이용한 발광다이오드 패키징 및 그 제조방법
US20170084586A1 (en) Led chip package
KR101268097B1 (ko) 실리콘 기판을 이용한 발광다이오드 패키징 및 그 제조방법
US11171072B2 (en) Heat dissipation substrate and manufacturing method thereof
KR20180075856A (ko) 마이크로 엘이디 모듈 및 그 제조방법
KR102111142B1 (ko) 발광 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161216

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181218

Year of fee payment: 6