JP2015133520A - チップパッケージおよびその製造方法 - Google Patents

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Abstract

【課題】信頼性を高めたチップパッケージおよびその製造方法を提供する。
【解決手段】デバイス領域を有する半導体基板と、半導体基板上に配置されたパッケージ層と、半導体基板とパッケージ層との間に配置され、デバイス領域を囲む間隔層と、間隔層内に形成されると共に間隔層を貫通する中空パターン、間隔層とデバイス領域との間に配置された実体パターン、または、それらの組み合わせを含む補助パターンと、を含み、間隔層とデバイス領域との間には、領域が挟設され、領域は、広い領域と狭い領域を含み、広い領域における間隔層とデバイス領域との間の距離は、狭い領域における間隔層とデバイス領域との間の距離より大きく、且つ、実体パターンは、互いに離されている複数の柱状構造を含み、且つ、広い領域に配置された柱状構造の分布密度は、狭い領域に配置された柱状構造の分布密度より大きい。
【選択図】図３

Description

本発明は、チップパッケージ技術に関し、特に、チップパッケージおよびその製造方法に関するものである。
チップパッケージのためのウエハレベルパッケージングの技術が開発されている。半導体ウエハは、通常、その間の間隔層を有するガラス基板に接合されている。ウエハレベルパッケージングのプロセスが完了した後、ダイシングプロセスがチップ間で実行され、分割したチップパッケージを形成する。
半導体基板、間隔層、およびガラス基板の間の熱膨張係数（ＣＴＥ）の不一致は、信頼性の問題や、或いは、更に、間隔層が半導体基板および／またはガラス基板に緊密に接合することができないことにより、チップパッケージの層間剥離の問題を生じさせる。その結果、湿気または空気がチップパッケージ内に入り、その電気的性能に悪影響を及ぼす。
よって、上述の問題を克服できるチップパッケージを提供し、チップパッケージの信頼性を高めることが望ましい。
本発明の実施形態は、デバイス領域を有する半導体基板と、前記半導体基板上に配置されたパッケージ層と、前記半導体基板と前記パッケージ層との間に配置され、前記デバイス領域を囲む間隔層と、前記間隔層に形成された中空パターン、前記間隔層と前記デバイス領域との間に配置された実体パターン、またはそれらの組み合わせを含む補助パターン
と、を含むチップパッケージを提供する。
本発明の実施形態は、パッケージ層を提供するステップ、前記パッケージ層上に間隔材料コーティングを形成するステップ、前記間隔材料コーティングをパターニングし、間隔層および補助パターンを形成するステップ、複数のデバイス領域および任意の２つの隣接の前記デバイス領域間のけがき線（スクライブ線）を含む半導体ウエハを提供するステップ、前記パッケージ層を前記半導体ウエハに接合し、その中の前記間隔層は前記半導体ウエハのデバイス領域を囲み、かつ、前記補助パターンは、前記間隔層に形成された中空パターン、前記けがき線に配置される中空パターン、前記間隔層と前記デバイス領域との間
に配置される実体パターン、またはそれらの組み合わせを含むステップ、ならびに、前記けがき線に沿って前記半導体ウエハを切断し、複数のチップパッケージを形成するステップ、を含むチップパッケージを製造する方法を更に提供する。
詳細な説明は、添付の図面を参照して以下の実施形態で説明される。
本発明は、添付の図面を参照して以下の詳細な説明と実施例を解釈することによって、より充分に理解することができる。
本発明の実施形態に基づくチップパッケージを表す断面図である。 図１に示すチップパッケージを表す平面図である。 本発明の他の実施形態に係るチップパッケージを表す平面図である。 本発明の他の実施形態に係るチップパッケージを表す平面図である。 本発明の他の実施形態に係るチップパッケージを表す平面図である。 本発明の他の実施形態に係るチップパッケージを表す平面図である。 本発明の他の実施形態に係るチップパッケージを表す平面図である。 本発明の実施形態に基づくチップパッケージを形成するステップを説明する断面図である。 図８に示すステップに続くチップパッケージを形成するステップを説明する断面図である。 図９に示すステップに続くチップパッケージを形成するステップを説明する断面図である。 図１０に示すステップに続くチップパッケージを形成するステップを説明する断面図である。 図１１に示すステップに続くチップパッケージを形成するステップを説明する断面図である。 本発明の他の実施形態に基づくチップパッケージを表す断面図である。 図１３に示すチップパッケージを表す平面図である。 本発明の更なる実施形態に基づく、異なる実体パターンを有するチップパッケージを表す平面図である。 本発明の更なる実施形態に基づく、異なる実体パターンを有するチップパッケージを表す平面図である。 本発明の更なる実施形態に基づく、異なる実体パターンを有するチップパッケージを表す平面図である。 本発明の更なる実施形態に基づく、異なる実体パターンを有するチップパッケージを表す平面図である。
本発明は、添付の図面を参照して詳細に説明される。図または説明において、同様の、または同一の符号は、同様の、または同一の要素を指定するのに用いられる。また、図に表される実施形態の形状または厚さは、簡易化のために、または符号付けを容易にするために拡大されている場合がある。また、図に示された各要素が説明される。注意する点は、ここに示されない、または説明されないどの要素も従来技術に知られるどの種類の要素であってもよいことである。また、本実施形態は、本発明を実施するための特定の実施例に過ぎず、本発明の範囲を限定するものではない。
本発明の実施形態では、画像センサパッケージの製造方法が例に用いられる。即ち、本発明の実施形態のチップパッケージが、能動素子もしくは受動素子、または、デジタル回路もしくはアナログ回路を有する電子部品、例えば、光電素子、微小電気機械システム（ＭＥＭＳ）、マイクロ流体システム、および、熱、光もしくは圧力を検出する物理センサなどに用いることができるのは、当業者にとって当然である。特に、ウエハスケールパッケージ（ＷＳＰ）プロセスは、例えば、画像センサデバイス、発光ダイオード（ＬＥＤ）、太陽電池、ＲＦ回路、アクセラレータ、ジャイロスコープ、マイクロアクチュエータ、
弾性表面波デバイス、圧力センサ、または、インクジェットプリンターヘッドなどの半導体チップをパッケージするのに用いられることができる。
上述のウエハスケールパッケージプロセスは、主に、ウエハステージでパッケージプロセスが完了した後、チップを有するウエハはカットされ、別々の独立のパッケージを得ることを意味する。しかしながら、特定の実施形態では、別々の独立のチップは、支持ウエハ（supporting wafer）上に再分布され、次いでパッケージされることができ、それはウエハスケールパッケージプロセスとも呼ばれることができる。また、上述のウエハスケールパッケージプロセスは、集積回路を有する複数のウエハを堆積することで多層集積回路デバイスのチップパッケージを形成するように用いられることもできる。
本発明の実施形態では、補助パターンは、間隔層と半導体基板／ガラス基板間の応力を低下させ、かつ（または）空洞（cavity）への支持力を増加させるのに用いられる。本発明の好ましい実施形態は、図１〜図１４を参照しながら以下に詳細に説明される。
図１を参照すると、本発明の実施形態のチップパッケージの断面図が表されている。半導体基板１００は、例えばチップを含む半導体ウエハをカットすることで形成される。半導体基板１００は、デバイス領域１００Ａおよびデバイス領域１００Ａを囲む周囲ボンディングパッド領域１００Ｂを有する。デバイス領域１００Ａは、画像センサデバイス、または微小電気機械構造などの半導体デバイスを有する。本実施形態では、マイクロレンズアレイ１１７は、デバイス領域１００Ａに形成され、光を画像センサデバイスに導く。この場合、デバイス領域１００Ａは、画像センサ領域と見なされることができる。
導電パッド１０４およびシールリング１０６は、半導体基板１００の周囲ボンディングパッド領域１００Ｂに配置される。導電パッド１０４、例えば、ボンディングパッドは、金属トレース（図示されていない）によってチップの内部に接続する。シールリング１０６は、チップの最外縁に配置され、ダイシングプロセスの間、半導体ウエハの亀裂がチップ内に進行することを防ぐ。シールリング１０６は、チップの内部と電気的絶縁される。
半導体基板１００の背面１０２は、導電パッド１０４を露出するスルーホール１１８を有する。絶縁層１２０は、半導体基板の背面１０２に配置され、スルーホール１１８の側壁にまで延伸する。導電トレース層１２２は、絶縁層１２０上に配置されてスルーホール１１８の底部にまで延伸し、導電パッド１０４に電気的接続する。保護層１２４は、導電トレース層１２２および絶縁層１２０を覆い、導電トレース層１２２の一部を露出する開口１２６を有する。導電性バンプ１２８は、保護層１２４の開口１２６内に配置され、導電トレース層１２２と電気的接続する。
半導体基板１００の前面１０１は、パッケージ層１１４に接合され、間隔層１１０は、その間に配置される。間隔層１１０は、デバイス領域１００Ａを囲み、半導体基板１００とパッケージ層１１４との間の空洞１１６を規定する。パッケージ層１１４は、ガラス基板、石英基板、オパール基板、プラスチック基板、または、光を通過させる任意の他の透明基板などの透明基板であることができる。フィルターおよび／または反射防止層は、パッケージ層１１４上に選択的に形成されることができる。非感光性デバイスチップ（device chip）の実施形態では、パッケージ層１１４は、例えばシリコンの被覆層などの半導
体材料層であることができる。
本実施形態では、間隔層１１０は、まずパッケージ層１１４上に形成され、接着層１１２によって半導体基板１００に接合され、接着層１１２が間隔層１１０と半導体基板１００との間に配置される。他の実施形態では、間隔層１１０は、まず半導体基板１００上に形成され、接着層によってパッケージ層１１４に接合され、接着層が間隔層１１０とパッケージ層１１４との間に配置される。さらに他の実施形態では、間隔層１１０は、接着層を用いることなく、半導体ウエハ（半導体基板）１００とパッケージ層１１４に直接接合される。
本発明では、パッケージ層１１４と半導体基板１００間の補足的な補助パターンは、チップパッケージの信頼性を向上させるように設計されている。１つの実施形態では、補助パターンは、間隔層１１０内に形成された中空パターン１１１Ａである（この平面図は、図２に表されている）。中空パターン１１１Ａは、間隔層１１０と基板／パッケージ層との間の応力を緩和し、チップパッケージの信頼性を向上させることができる。また、圧縮力は、ボンディングプロセス中、パッケージにかかるはずである。仮にかけられた圧縮力が充分でないとき、間隔層と基板／パッケージ層との間の境界に、ボイド（void）が存在
する可能性があり、パッケージの信頼性が低くなる。中空パターン１１１Ａは、間隔層１１０の表面積を減少させるため、一定の圧縮力での間隔層１１０への圧力を増し、間隔層１１０の材料が基板／パッケージ層と緊密に接合されることで、チップパッケージプロセスの収率およびパッケージの信頼性を向上させることができる。注意する点は、図２に示された中空パターン１１１Ａは円形開口部であるが、本発明がこれに限定されないことである。本発明では、中空パターンは、他の形状、例えば、半円形、楕円形、三角形、正方形、長方形、多角形、またはそれらの組み合わせでもよい。また、中空パターンは、間隔
層内に非対称に配置されることもできる。接着層を用いた１つの実施形態では、接着層１１２の少なくとも一部が中空パターン１１１Ａに充填される。
図３〜６は、本発明の他の実施形態のチップパッケージの平面図を更に表している。本発明の補助パターンは、間隔層１１０とデバイス領域１００Ａとの間の実体パターンであってもよい。本発明において、“間隔層”という用語は、デバイス領域の最外部を囲む単一の連続構造を指す。また、“実体パターン（material pattern）”は、間隔層とデバイス領域との間のソリッド（solid）のパターンまたは非ソリッド（non-solid）のパターンのいずれかを指す。図３では、実体パターン１１１Ｂは、互いに分離された柱状構造で形成される。図４では、実体パターン１１１Ｃは、デバイス領域１００Ａを囲む連続的パターンである。図５では、補助パターンは、柱状構造で形成される実体パターン１１１Ｂおよびデバイス領域１００Ａを囲む連続的パターン（実体パターン）１１１Ｃの両方を含む。図６では、補助パターン（実体パターン）１１１Ｄは、中空構造１１１１を有する連続的パターンである。実体パターンおよび上述の間隔層は、同じ材料で形成される。
上述の実体パターンは、パッケージ層に補足的な支持力を提供し、大型チップ（＞７×７ｍｍ）のウエハレベルパッケージを得る。また、実体パターンは、半導体ウエハの薄化プロセス中に補足的な支持力を提供し、半導体基板の厚さを減少することができる。また、デバイス領域の側の実体パターンは、マスク層となり、デバイス領域内の画像センサデバイスのノイズを低下させることもできる。
当然わかることであるが、図３に表されている実体パターン１１１Ｂは、円形状の柱状構造で形成されているが、本発明はこれに限定されない。逆に、本発明の実体パターンは、他の形状、例えば、半円形、楕円形、三角形、正方形、長方形、多角形、またはそれらの組み合わせでもよい。また、デバイス領域は、必ずしも空洞の中央にあるとは限らず（図３参照）、上述の実体パターンは、デバイス領域に対して、非対称的な方式で配置することができる。例えば、図３では、実体パターン１１１Ｂは、より広い領域（即ちデバイス領域１００Ａの右側）内でより高いパターン密度を有し、より狭い領域（即ちデバイス領域１００Ａの左側）でより低いパターン密度を有する。
図７は、本発明の他の実施形態のチップパッケージを表しており、チップパッケージの補助パターンは、間隔層１１０内に形成された中空パターン１１１Ａ、および、間隔層１１０とデバイス領域１００Ａとの間の実体パターン１１１Ｂの両方を含む。
本発明の他の実施形態に基づき、補助パターンは、けがき線上に配置することもできる。この場合、補助パターンは、ダイシングプロセス後、分離されたチップパッケージ内に表されず、よって、この実施形態は以下の製造方法に詳述される。
図８を参照すると、本発明の実施形態の製造方法に基づいて、パッケージ層１１４がまず提供され、間隔材料コーティング（Spacing material coating）１０８がパッケージ層１１４上に形成される。パッケージ層１１４は、例えば、ガラス基板または他の無地のシリコンウエハである。間隔材料コーティング１０８は、感光性絶縁材料（例えば、エポキシ材料、はんだマスク材料など）であることができ、好適な塗布手段によって形成される。
図９を参照すると、間隔材料コーティング１０８は、パターニングされて、間隔層１１０および補助パターンを形成する。パターニングプロセスのステップは、露光プロセスおよび現像プロセスを含むことができる。補助パターンは、中空パターン１１１Ａであるが、例として、当業者は他のタイプの補助パターンも同様の方式で形成してもよいことが理解できるであろう。
次いで、図１０に示されるように、補助パターンおよび間隔層を有するパッケージ層１１４は、半導体ウエハ１００に接合され、間隔層１１０は、パッケージ層１１４を半導体ウエハ１００から分離させる。同時に、間隔層１１０によって囲まれた空洞１１６が形成される。上述のように、本実施形態では、間隔層１１０は、まずパッケージ層１１４上に形成され、接着層１１２によって半導体基板１００に接合される。他の実施形態では、また、間隔層１１０がまず半導体基板１００上に形成され、接着層によって、または接着層を用いることなく、パッケージ層１１４に接合される。上述の接着層は、スクリーン印刷によって間隔層１１０上に塗布され、接着層のパターンは、間隔層１１０のパターンと実質的に同じである。
複数のチップを含む半導体ウエハ１００は、通常、シリコンウエハであり、前面１０１および背面１０２を有する。半導体ウエハ１００は、デバイス領域１００Ａおよびデバイス領域１００Ａを囲む周囲ボンディングパッド領域１００Ｂから構成される。デバイス領域１００Ａは、画像センサデバイス、または微小電気機械構造などの半導体デバイスを有する。本実施形態では、マイクロレンズアレイ１１７は、デバイス領域１００Ａ上に形成され、光を画像センサデバイス上に導く。この場合、デバイス領域１００Ａは、画像センサ領域と見なされることができる。
半導体ウエハ１００は、周囲ボンディングパッド領域１００Ｂの周囲に導電パッド１０４およびシールリング１０６を更に有する。導電パッド１０４およびシールリング１０６は、金属間誘電体（ＩＭＤ）層１０３内に形成される金属層およびビアで形成されている。シールリング１０６は、導電パッド１０４およびデバイス領域１００Ａを囲む。けがき線ＳＬは、任意の２つの隣接のシールリング１０６の間に定義される。
次いで、図１１を参照すると、スルーホール１１８は、半導体ウエハ１００の背面１０２上に形成されて導電パッド１０４を露出する。そのスルーホール１１８の形成前、ウエハは、研磨、エッチングなどによって背面から薄化することができる。スルーホール１１８は、フォトリソグラフィおよびエッチングプロセスまたはレーザ穴あけ（laser drilling）によって形成され得る。そして、絶縁層１２０は、半導体ウエハ１００の背面上およびスルーホール１１８の側壁上に形成される。絶縁層１２０は、非感光性絶縁材料、例えば、酸化ケイ素、窒化ケイ素、またはオキシ窒化ケイ素で形成されることができる。絶縁材料は、熱酸化、化学蒸着、または物理蒸着を用いることで、半導体ウエハのスルーホール１１８の背面、側壁および底部上に適合して形成される。次いで、スルーホール１１８の底部上の絶縁層の一部は、フォトリソグラフィおよびエッチングプロセスによって除去され、図１１に示される絶縁層１２０を形成する。
次いで、導電トレース層１２２を、絶縁層１２０上に配置してスルーホール１１８の底部にまで延伸させ、導電パッド１０４に電気的接続する。例えば、銅、アルミニウム、またはニッケルで形成された導電材料層は、例えば、スパッタリング、蒸着、または電気めっきプロセスによって、絶縁層１２０上、かつスルーホール１１８内に配置される。次いで、導電材料層は、フォトリソグラフィおよびエッチングプロセスによってパターニングして、上述の導電トレース層１２２を形成する。
図１２に示されるように、保護層１２４（例えばはんだマスク）は、絶縁層１２０および導電トレース層１２２に塗布され、導電トレース層１２２を覆う。次いで、保護層１２４は、パターニングされて開口１２６を形成し、導電トレース層１２２の一部を露出する。次いで、はんだを保護層１２４の開口１２６内に塗布し、リフロープロセスをはんだに対して行い、はんだボールまたははんだペーストであることができる導電性バンプ１２８を形成する。
次いで、半導体ウエハ１００は、図１に表されるように、ダイシングブレードを用いてけがき線ＳＬに沿って切断され、チップパッケージを形成する。
図１３は、本発明の実施形態に基づく、けがき線上に配置された補助パターンを表している。本発明に基づき、図９のパターンニングプロセス中、中空パターン１１１Ｅは、けがき線ＳＬに対応して形成され、作製されたパッケージ層は、半導体ウエハ１００に接合されて図１３に表されている構造を形成する。図１４は、本実施形態の平面図を表しており、中空パターン１１１Ｅは、複数の円形開口、または他の形状（例えば長方形）の開口を有する。けがき線ＳＬ上の中空パターン１１１Ｅは、ボンディングプロセス中のハーメチック（気密封止）パッケージを得るのに必要な作用力を低下させることができ、必要ならば、予備の間隔材料を収容する余分のスペースを提供することができ、切断プロセス中、完全に除去されることができる。
また、本発明の実施形態の材料パターンは、他のバリエーションを有してもよい。図１５〜１８は、本発明の実施形態の異なる材料パターンを有するチップパッケージを表している。図１５では、材料パターン（実体パターン）１１１Ｆは、間隔層１１０によって囲まれた領域１００Ｃ全域にわたるバーパターン（bar pattern）を含む。デバイス領域１００Ａは、材料パターン１１１Ｆの片側に配置される。図１６では、材料パターン（実体パターン）１１１Ｇは、領域１００Ｃ全域にわたる２つのバーパターン（bar pattern）Ｂを含み、２つのバーパターンＢは、平行であっても平行でなくてもよい。本実施形態では、デバイス領域１００Ａは、２つのバーパターンＢの間に配置される。もう１つの実施形態では、デバイス領域１００Ａは、２つのバーパターンＢの同じ側に配置される。図１７では、材料パターン（実体パターン）１１１Ｈは、３つのバーパターンＢ１、Ｂ２、Ｂ３を含む。バーパターンＢ１は、領域１００Ｃ全域にわたる。バーパターンＢ２、Ｂ３は、一端にあるバーパターンＢ１およびもう一端にある間隔層１１０と接続する。バーパターンＢ２、Ｂ３は、それぞれ、バーパターンＢ１を挟んで反対側にある。図１８では、材料パターン（実体パターン）１１１Ｉは、間隔層１１０によって囲まれた領域１００Ｃの全域にわたる線（例えば図に表されている点線）に沿って配列された複数の柱状構造Ｐを含む。
これに鑑みて、本発明の実施形態は、補助パターンを用いることで少なくとも次の利点を提供する。
１．中空パターンは、間隔層と基板／パッケージ層との間の応力を緩和し、チップパッケージの信頼性を向上させることができる。
２．実体パターンは、補足的な支持力を提供し、大型チップのウエハレベルパッケージを得て、ウエハの厚さを減少することができる。
３．デバイス領域と間隔層との間の実体パターンは、マスク層となり、画像センサデバイスのノイズを低下させることができる。
本発明は、実施例の方法及び望ましい実施の形態によって記述されているが、それらの実施形態に限定されるものではないことは理解される。逆に、本発明は、種々の変更及び同様の配置をカバーするものである（当業者には明白なように）。よって、添付の請求の範囲は、最も広義な解釈が与えられ、全てのこのような変更及び同様の配置を含むべきである。
１００ 半導体基板
１００Ａ デバイス領域
１００Ｂ 周囲ボンディングパッド領域
１００Ｃ 領域
１０１ 前面
１０２ 背面
１０３ 金属間誘電体（ＩＭＤ）層
１０４ 導電パッド
１０６ シールリング
１０８ 間隔材料コーティング
１１０ 間隔層
１１１Ａ、１１１Ｅ 中空パターン
１１１Ｂ、１１１Ｃ、１１１Ｄ、１１１Ｆ、１１１Ｇ、１１１Ｈ、１１１Ｉ 実体パターン
１１１１ 中空構造
１１２ 接着層
１１４ パッケージ層
１１６ 空洞
１１７ マイクロレンズアレイ
１１８ スルーホール
１２０ 絶縁層
１２２ 導電トレース層
１２４ 保護層
１２６ 開口
１２８ 導電性バンプ
Ｂ、Ｂ１、Ｂ２、Ｂ３ バーパターン
Ｐ 柱状構造
ＳＬ けがき線

Claims (27)

  1. デバイス領域を有する半導体基板と、
    前記半導体基板上に配置されたパッケージ層と、
    前記半導体基板と前記パッケージ層との間に配置され、前記デバイス領域を囲む間隔層と、
    前記間隔層内に形成されると共に前記間隔層を貫通する中空パターン、前記間隔層と前記デバイス領域との間に配置された実体パターン、または、それらの組み合わせを含む補助パターンと、を含み、
    前記間隔層と前記デバイス領域との間には、領域が挟設され、前記領域は、広い領域と狭い領域を含み、
    前記広い領域における前記間隔層と前記デバイス領域との間の距離は、前記狭い領域における前記間隔層と前記デバイス領域との間の距離より大きく、
    且つ、
    前記実体パターンは、互いに離されている複数の柱状構造を含み、且つ、前記広い領域に配置された柱状構造の分布密度は、前記狭い領域に配置された柱状構造の分布密度より大きいチップパッケージ。
  2. 前記広い領域に配置された前記実体パターンのパターン面積は、前記狭い領域に配置されたパターン面積より大きい請求項１に記載のチップパッケージ。
  3. 前記広い領域と前記狭い領域は、前記デバイス領域の相対する両側に配置されている請求項１に記載のチップパッケージ。
  4. 前記中空パターンは、円形、半円形、楕円形、三角形、正方形、長方形、多角形、またはそれらの組み合わせを有する請求項１に記載のチップパッケージ。
  5. 前記実体パターンは、円形、半円形、楕円形、三角形、正方形、長方形、多角形、またはそれらの組み合わせを有する請求項１に記載のチップパッケージ。
  6. 前記広い領域に配置された前記実体パターンのパターン面積が前記狭い領域に配置された前記実体パターンのパターン面積と異なるとき、前記実体パターンは、互いに離れている複数の柱状構造、前記デバイス領域を囲む連続的パターン、または、中空構造を有する連続的パターンを含む請求項１に記載のチップパッケージ。
  7. 前記間隔層と前記半導体基板との間、または、前記間隔層と前記パッケージ層との間に配置された接着層を更に含み、前記接着層の少なくとも一部は、前記中空パターン内に充填されている請求項１に記載のチップパッケージ。
  8. 前記間隔層は、感光性絶縁材料を含む請求項１に記載のチップパッケージ。
  9. 前記間隔層および前記補助パターンは、同じ材料で形成されている請求項１に記載のチップパッケージ。
  10. 前記半導体基板は、前記デバイス領域を囲む周囲ボンディングパッド領域、および、
    前記周囲ボンディングパッド領域内に配置された導電パッドを更に含む請求項１に記載のチップパッケージ。
  11. 前記半導体基板の表面上に配置され、前記導電パッドを露出するスルーホールと、
    前記半導体基板の前記表面上に配置され、前記スルーホールの側壁にまで延伸する絶縁層と、
    前記絶縁層上に配置されて前記スルーホールの底部にまで延伸し、前記導電パッドに電気的接続する導電トレース層と、
    前記導電トレース層および前記絶縁層を覆い、前記導電トレース層を露出する開口を有する保護層と、
    前記保護層の開口内に配置され、前記導電トレース層と電気的接続する導電性バンプと、
    を更に含む請求項１０に記載のチップパッケージ。
  12. 前記実体パターンは、前記間隔層によって囲まれた領域全域を横切る、少なくとも１つのバーパターンを含む請求項１に記載のチップパッケージ。
  13. 前記実体パターンが前記互いに分離された複数の柱状構造を含むとき、前記複数の柱状構造は、前記間隔層によって囲まれた領域全域を横切る線に沿って配列された請求項１に記載のチップパッケージ。
  14. パッケージ層を提供するステップと、
    前記パッケージ層上に間隔材料コーティングを形成するステップと、
    前記間隔材料コーティングをパターニングし、間隔層および補助パターンを形成するステップと、
    複数のデバイス領域、および、任意の２つの隣接する前記デバイス領域間のけがき線を含む半導体ウエハを提供するステップと、
    前記パッケージ層を前記半導体ウエハに接合するステップであり、そのとき、前記間隔層は前記半導体ウエハの前記デバイス領域を囲み、かつ、前記補助パターンは、前記間隔層内に形成されると共に前記間隔層を貫通する中空パターン、前記けがき線上に配置された中空パターン、前記間隔層と前記デバイス領域との間に配置された実体パターン、または、それらの組み合わせを含むステップと、
    前記けがき線に沿って前記半導体ウエハを切断し、複数のチップパッケージを形成するステップと、を含み、
    前記間隔層と前記デバイス領域との間には、領域が挟設され、前記領域は、広い領域と狭い領域を含み、
    前記広い領域における前記間隔層と前記デバイス領域との間の距離は、前記狭い領域における前記間隔層と前記デバイス領域との間の距離より大きく、
    且つ、
    前記実体パターンは、互いに離されている複数の柱状構造を含み、且つ、前記広い領域に配置された柱状構造の分布密度は、前記狭い領域に配置された柱状構造の分布密度より大きいチップパッケージの製造方法。
  15. 前記広い領域に配置された前記実体パターンのパターン面積は、前記狭い領域に配置された前記実体パターンのパターン面積より大きい請求項１４に記載のチップパッケージの製造方法。
  16. 前記広い領域と前記狭い領域は、前記デバイス領域の相対する両側に配置されている請求項１４に記載のチップパッケージの製造方法。
  17. 前記中空パターンは、円形、三角形、正方形、楕円形、長方形、多角形、またはそれらの組み合わせの形状であり、
    前記実体パターンは、円形、三角形、正方形、楕円形、長方形、多角形、もしくはそれらの組み合わせの形状を含む請求項１４に記載のチップパッケージの製造方法。
  18. 前記広い領域に配置された前記実体パターンのパターン面積が前記狭い領域に配置された前記実体パターンのパターン面積と異なるとき、前記実体パターンは、互いに離れている複数の柱状構造を含む請求項１４に記載のチップパッケージの製造方法。
  19. 前記実体パターンは、前記デバイス領域を囲む連続的パターンを含む請求項１４に記載のチップパッケージの製造方法。
  20. 前記実体パターンは、中空構造を有する連続的パターンを含む請求項１４に記載のチップパッケージの製造方法。
  21. 前記間隔層と前記半導体基板との間、または、前記間隔層と前記パッケージ層との間に接着層を形成するステップを更に含み、
    前記接着層の少なくとも一部は、前記中空パターン内に充填されている請求項１４に記載のチップパッケージの製造方法。
  22. 前記間隔層は、感光性絶縁材料を含む請求項１４に記載のチップパッケージの製造方法。
  23. 前記間隔層および前記補助パターンは、同じ材料で形成されている請求項１４に記載のチップパッケージの製造方法。
  24. 前記半導体基板は、前記デバイス領域を囲む周囲ボンディングパッド領域、および前記周囲ボンディングパッド領域内に配置された導電パッドを更に含む請求項１４に記載のチップパッケージの製造方法。
  25. 前記半導体ウエハは、
    前記半導体基板の表面上に配置され、前記導電パッドを露出するスルーホールと、
    前記半導体基板の前記表面上に配置され、前記スルーホールの側壁にまで延伸する絶縁層と、
    前記絶縁層上に配置されて前記スルーホールの底部にまで延伸し、前記導電パッドに電気的接続する導電トレース層と、
    前記導電トレース層および前記絶縁層を覆い、前記導電トレース層を露出する開口を有する保護層と、
    前記保護層の開口内に配置され、前記導電トレース層と電気的接続する導電性バンプと、を更に含む請求項２４に記載のチップパッケージの製造方法。
  26. 前記実体パターンは、前記間隔層によって囲まれた領域全域を横切る、少なくとも１つのバーパターンを含む請求項１４に記載のチップパッケージの製造方法。
  27. 前記実体パターンが前記複数の柱状構造を含むとき、前記複数の柱状構造は前記間隔層によって囲まれた領域全域を横切る線に沿って配列された請求項１４に記載のチップパッケージの製造方法。
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