CN103943602B - 芯片叠层结构及其制造方法 - Google Patents

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Abstract

本发明涉及芯片叠层结构及其制造方法。其中所述芯片叠层结构包括具有下表面的顶部芯片、覆盖在该上部芯片的下表面上的第一绝缘层、具有上表面的底部芯片、覆盖在该底部芯片的上表面上的第二绝缘层、位于所述顶部芯片和所述底部芯片之间的多个连接构件以及位于所述第一绝缘层和所述第二绝缘层之间的保护材料。所述多个连接构件用于将该顶部芯片和该底部芯片通信连接。所述保护材料连接所述多个连接构件以在所述第一绝缘层和所述第二绝缘层之间形成网状结构。本发明的结构和方法至少提供了更高的强度和应力缓冲以抵抗芯片翘曲和吸收热循环应力，从而能防止热应力或者外部的机械应力导致该芯片叠层结构中凸点或者介电材料的破裂。

Description

芯片叠层结构及其制造方法
技术领域
本发明涉及芯片叠层封装。具体地，本发明涉及芯片叠层结构及其制造方法。
背景技术
芯片叠层封装技术近年来有着较快的发展，该技术是集成电路高密度封装的发展趋势，这种技术是一种能够实现更可靠、更高性能和更高密度电路的高级的芯片装配技术。
图1显示了一种现有的芯片叠层结构100。该芯片叠层结构包括芯片101、102和103。芯片103设置在芯片101和102的下方。多个细间距（例如45μm）设置的凸点104被设计用来将芯片101、102连接到芯片103。多个细间距设置的凸点105被设计用来将芯片103连接到基板107。为了凸点104、105以及芯片101、102、103的稳定性，施加底部填充胶106以完全充满芯片101与芯片103、芯片102与芯片103、芯片103与基板107之间的空间，并且由于该底部填充胶106延伸超过芯片101、102和103的外侧边缘和底部边缘而会形成凸边状物108。
然而，这种类型的芯片叠层结构有以下一些缺点。首先，完全填充芯片101、102与芯片103之间以及芯片103与基板107之间的空间更容易在底部填充胶106内导致空隙。而且，在完全填充的封装结构中，潮湿和热应力更容易导致芯片与底部填充胶之间分层或者裂开。此外，由于较高的底部填充胶凸边状物高度，围绕芯片101、102和103的外侧所形成的底部填充胶凸边状物108更容易使得芯片破裂和玷污芯片的有效区域。而且，为底部填充胶的施加、流动和凸边状物所保留的芯片与芯片或芯片与其它部件之间空间导致了芯片或者部件布局空间使用率的浪费。另外，细间距的凸点设计或者芯片101与芯片103以及芯片102和芯片103之间的较小的间隙导致施加底部填充胶比较缓慢从而需要很长的底部填充胶分配循环时间。
图2显示了另一种现有的芯片叠层结构200，其中上部芯片201和下部芯片202通过多个凸点203被连接。上部芯片201与下部芯片202之间完全充满了底部填充胶204以保护凸点203。很明显，图2中的该芯片叠层结构200也具有上述的缺点。
图3显示了另一种现有的芯片叠层结构300，其中上部芯片301和下部芯片302通过多个凸点303连接。在该上部芯片与下部芯片之间没有被底部填充胶填充。该凸点303由保护型焊剂304保护。然而，覆盖凸点303的焊剂304是不充分的，其并没有形成一个稳固的结构以吸收并抵抗由在回流或热循环测试期间的芯片叠层的翘曲所引起的热应力。因此，由于覆盖在凸点上的材料的不充分和材料的不连续，该芯片叠层结构300中的凸点的疲劳或应力破裂保护是很弱的。
因此，需要提供一种改进的芯片叠层结构和方法以克服现有的芯片叠层结构的上述缺陷。
发明内容
为了克服现有的芯片叠层结构的上述缺陷，本发明提供了一种改进的具有更好性能的芯片叠层结构和方法。
第一方面，本发明提供了一种芯片叠层结构。该芯片叠层结构包括具有下表面的顶部芯片、覆盖在该上部芯片的下表面上的第一绝缘层、具有上表面的底部芯片、覆盖在该底部芯片的上表面上的第二绝缘层、位于所述顶部芯片和所述底部芯片之间的多个连接构件以及位于所述第一绝缘层和所述第二绝缘层之间的保护材料。所述多个连接构件用于将该顶部芯片和该底部芯片通信连接。所述保护材料连接所述多个连接构件以在所述第一绝缘层和所述第二绝缘层之间形成网状结构。
第二方面，本发明提供了一种芯片叠层结构。该芯片叠层结构包括具有下表面的顶部芯片、覆盖在该上部芯片的下表面上的第一绝缘层、具有上表面的底部芯片、覆盖在该底部芯片的上表面上的第二绝缘层；位于所述顶部芯片和所述底部芯片之间的多个连接构件、位于所述第一绝缘层和所述第二绝缘层之间的多个假凸点部件以及位于所述第一绝缘层和所述第二绝缘层之间的保护材料。所述多个连接构件用于将该顶部芯片和该底部芯片通信连接。所述多个假凸点部件并不将所述顶部芯片与所述底部芯片通信连接。所述保护材料连接所述多个连接构件和假凸点部件以在所述第一绝缘层和所述第二绝缘层之间形成网状结构。
第三方面，本发明提供了一种制造芯片叠层结构的方法，包括如下步骤：a)提供顶部芯片组件和底部芯片组件，其中，所述顶部芯片组件包括顶部芯片和多个与该顶部芯片连接的第一连接构件，并且所述底部芯片组件包括底部芯片和多个与该底部芯片连接的第二连接构件；b)将保护材料施加到所述底部芯片组件的上表面上以使该保护材料连接所述多个第二连接构件以形成网状结构；c)使所述顶部芯片组件的下表面蘸取所述保护材料；d)将所述顶部芯片组件放置在所述底部芯片组件上，并使该顶部芯片组件的多个第一连接构件中的每一个与所述底部芯片组件的相应的第二连接构件对齐；e)通过焊接接头将所述顶部芯片组件的多个第一连接构件中的每一个与所述底部芯片组件的相应的第二连接构件连接，从而使该顶部芯片与该底部芯片通信连接。
第四方面，本发明提供了一种制造芯片叠层结构的方法，包括如下步骤：a)提供顶部芯片组件和底部芯片组件，其中，所述顶部芯片组件包括顶部芯片、覆盖该顶部芯片的下表面的第一绝缘层、与该第一绝缘层的下表面连接的多个第一凸点和与该顶部芯片连接的多个第一连接构件，并且所述底部芯片组件包括底部芯片、覆盖该底部芯片的上表面的第二绝缘层、与该第二绝缘层的上表面连接的多个第二凸点和与该底部芯片连接的多个第二连接构件；b)将保护材料施加到所述底部芯片组件的上表面上以使该保护材料连接所述多个第二连接构件和多个第二凸点以形成网状结构；c)使所述顶部芯片组件的下表面蘸取所述保护材料；d)将所述顶部芯片组件放置在所述底部芯片组件上，并使该顶部芯片组件的多个第一连接构件中的每一个与所述底部芯片组件的相应的第二连接构件对齐；e)通过焊接接头将所述顶部芯片组件的多个第一连接构件中的每一个与所述底部芯片组件的相应的第二连接构件连接，从而使该顶部芯片与该底部芯片通信连接。
通过提供本发明的上述方法和芯片叠层结构，克服了上述提到的在现有的芯片叠层结构中的缺陷。
附图说明
附图以示例的方式图示了本发明，其并不构成对本发明的限制。在附图中相同的数字表示相同的部件，其中：
图1为现有的芯片叠层结构100的部分结构示意图；
图2为现有的芯片叠层结构200的部分结构示意图；
图3为现有的芯片叠层结构300的部分结构示意图；
图4为根据一种实施方式的芯片叠层结构400的部分结构示意图；
图5为根据图4中的芯片叠层结构400的俯视示意图；
图6为根据另一种实施方式的芯片叠层结构500的部分结构示意图；以及
图7为根据一种实施方式的制造芯片叠层结构的方法的流程图。
具体实施方式
下面将参照附图中所示的一些实施例具体描述本发明。在下文的描述中，描述了一些具体的细节以提供对本发明的更深的理解。然而，对于本领域的技术人员来说显而易见的是，即使不具有这些具体细节中的一些，本发明也可被实施。另一方面，一些公知的工艺步骤和/或结构没有被详细描述以避免不必要地使本发明变得难以理解。此外，在实施例的详细描述中，方向术语，例如“顶部”、“底部”、“前”、“后”、“侧部”、“左”、“右”、“向前”“向后”等是参考附图中的方向而使用的。由于本发明的实施例中的部件能够以多个不同的方向而被放置，因此，所述方向术语的使用是为了说明而不是为了限制本发明。
参见图4，其显示了根据一个实施例的芯片叠层结构400的部分结构示意图。如图4所示，芯片叠层结构400包括顶部芯片组件401、底部芯片组件402、焊接接头407和保护材料405。
该顶部芯片组件401包括顶部芯片403、绝缘层404和多个第一连接构件419，其中，每个第一连接构件419包括凸点406和连接元件409。该绝缘层404覆盖在顶部芯片403的下表面上。每个凸点406的上端与相应的连接元件409的下端连接。所述连接元件409的上端穿过所述绝缘层404与所述顶部芯片403连接。
同样地，如图4所示，底部芯片组件402包括底部芯片408、绝缘层412和多个第二连接构件420，其中每个第二连接构件420包括凸点410和连接元件413。该绝缘层412覆盖在底部芯片408的上表面上。每个凸点410的下端与相应的连接元件413的上端连接。所述连接元件413的下端穿过所述绝缘层412与所述底部芯片408连接。
通过将所述顶部芯片组件401的每个凸点406与所述底部芯片组件402的相应凸点410用焊接接头407结合，所述顶部芯片组件401与所述底部芯片组件402通信连接。在所述顶部芯片组件401的多个凸点406中的一个与底部芯片组件402的相应的凸点410通过焊接接头407连接以后，该第一连接构件419、第二连接构件420和焊接接头407形成了位于顶部芯片403和底部芯片408之间的连接构件414，即该连接构件414包括连接元件409、凸点406、焊接接头407、凸点410和连接元件413。也就是说，该连接构件414包括从上至下依次连接的第一连接元件（即上述的连接元件409）、第二连接元件（即凸点406）、第三连接元件（即焊接接头407）、第四连接元件（即凸点410）和第五连接元件（即连接元件413），其中所述第一连接元件的上端穿过所述绝缘层404以与所述顶部芯片403连接，所述第五连接元件的下端穿过所述绝缘层412以与所述底部芯片408连接，从而所述顶部芯片403通过该多个连接构件414与所述底部芯片408连接。通过多个该连接构件414，所述顶部芯片403与底部芯片408通信连接。由于图4为部分结构示意图，因此，仅有三个连接构件414显示在图4中。
在图4所示的实施例中，绝缘层404或412可由材料聚酰亚胺（即，PI）形成。当然，绝缘层404或412也可以由其它合适的材料形成。连接元件409或413可由导电金属或合金形成。凸点406和410优选是铜柱。在另一个实施方式中（图4中未示出），所述底部芯片组件402的凸点410是可选的。当该凸点410被省略时，所述焊接接头407将直接与连接元件413连接。也就是说，所述第四连接元件是可省略的，当其被省略时，所述第二连接构件仅包括第五连接元件，并且所述第三连接元件将直接与第五连接元件连接。
参见图4和图5，保护材料405位于顶部芯片组件401和底部芯片组件402之间。具体地，该保护材料405是位于绝缘层404和绝缘层412之间。该保护材料405将多个连接构件414连接起来，从而形成了网状结构，如图5所示。其中，在连接两个相邻的连接构件414的保护材料405内具有中空的空间415，该中空的空间415将该保护材料405分成两段，即上段416和下段417，如图4所示。该上段416和下段417之一覆盖焊接接头407的一部分。
在可选的实施方式中，上段416可以通过凸点制程工艺而由绝缘材料代替，例如绝缘层404，但是在多个凸点406之间仍然保持着网状结构。该网状结构和中空空间415在绝缘层404和绝缘层412之间形成了开放的空间418。
所述凸点406和410可以由铜柱形成。当然也可以由其它合适的材料形成。保护材料405可以是连接保护型焊剂、非导电的粘结剂或者非流动底部填充胶。聚酰亚胺可以用来作为保护材料405的上段416的替代性材料。
参见图6，其显示了根据另一个实施方式的芯片叠层结构500的部分结构示意图。在该芯片叠层结构500中，也具有用于连接顶部芯片503和底部芯片508的多个连接构件514，每个连接构件514与图4中的连接构件414是一样的，由于图6是部分结构示意图，因此在图6中仅仅显示了一个连接构件514。芯片叠层结构500与芯片叠层结构400的不同之处在于在绝缘层504和绝缘层512之间具有多个假凸点部件515。推荐采用高密集度的假凸点设计来降低连接构件514破裂的风险。保护材料505连接多个连接构件514和假凸点部件515以形成与图5所示相似的网状结构。该假凸点部件515并不将顶部芯片503与底部芯片508通信连接。
在图6所示的实施例中，每个假凸点部件515包括上凸点506（即第一凸点）和下凸点510（即第二凸点）。该上凸点506的上端通过连接元件516与绝缘层504连接。该下凸点510的下端通过连接元件517与绝缘层512连接。该上凸点506可通过焊接接头517与下凸点510连接。在另一个实施例中，连接上凸点506和下凸点510的焊接接头507是可省略的，即该上凸点506也可不与该下凸点510连接。在另一个实施例中，该下凸点510是可省略的。
本发明还提供了一种用于制造上述的芯片叠层结构的方法，例如图4和图6所示的芯片叠层结构。
在一种实施例中，如图7所示，用于制造芯片叠层结构的方法包括以下步骤。在第一步骤700中，提供顶部芯片组件和底部芯片组件，例如参照图4-6所描述的上述顶部芯片组件和底部芯片组件。该顶部芯片组件包括顶部芯片和多个与该顶部芯片连接的第一连接构件。该底部芯片组件包括底部芯片和多个与该底部芯片连接的第二连接构件。
在第二步骤701中，施加保护材料到所述底部芯片组件的上表面上以使得该保护材料连接所述多个第二连接构件，从而形成网状结构，例如图5所示的网状结构。可以通过例如喷射、涂敷或印刷的方式将该保护材料施加到该底部芯片组件的上表面上。该保护材料可以是连接保护型焊剂、非导电的粘结剂或者非流动底部填充胶。
在第三步骤702中，使顶部芯片组件的下表面蘸取所述保护材料，以使得该保护材料连接所述多个第一连接构件，从而形成网状结构。
在第四步骤703中，将该顶部芯片组件放置在所述底部芯片组件上，并使该顶部芯片组件的多个第一连接构件中的每一个与所述底部芯片组件的相应的第二连接构件对齐。
在第五步骤704中，通过焊接接头将该顶部芯片组件的多个第一连接构件中的每一个与所述底部芯片组件的相应的第二连接构件连接，从而使该顶部芯片与该底部芯片通信连接。该连接可以通过回流工艺或者热压结合工艺来完成。
在另一个制造芯片叠层结构的方法中，与上述的方法不同之处在于，在该方法的第一步骤中，顶部芯片组件包括顶部芯片、覆盖在该顶部芯片的下表面上的第一绝缘层、多个与该第一绝缘层的下表面连接的第一凸点以及多个穿过该第一绝缘层与该顶部芯片连接的第一连接构件。底部芯片组件包括底部芯片、覆盖在该底部芯片的上表面上的第二绝缘层、多个与该第二绝缘层的上表面连接的第二凸点以及多个穿过该第二绝缘层与该底部芯片连接的第二连接构件。在第二步骤中，保护材料被施加到该底部芯片组件的上表面以使该保护材料连接该多个第二连接构件和该多个第二凸点，从而形成网状结构。在第三步骤中，使顶部芯片组件的下表面蘸取所述保护材料，以使得该保护材料连接所述多个第一连接构件和第一凸点，从而形成网状结构。
在本发明的芯片叠层结构及其制造方法中，所述网状结构和中空空间在两个叠置的芯片之间形成了开放的空间，因而不会出现被底部填充胶、非流动底部填充胶或者非导电的粘结剂（NCP）完全填满的空间中会出现的空隙问题和分层问题。此外，本发明的芯片叠层结构中也不存在底部填充胶凸边状物和底部填充胶沾污风险。并且也不需要为了容纳底部填充胶凸边状物而保留芯片与芯片或者芯片与其它部件之间的空间。此外，与图2-3所示的由保护型焊剂装配的工艺相比，本发明在凸点之间形成网状图案的结构并且通过优化的凸点空间的纵横比优化了连接凸点的保护材料体积。该网状图案或结构提供了更高的强度和应力缓冲以抵抗芯片翘曲和吸收热循环应力，从而能防止热应力或者外部的机械应力导致该芯片叠层结构中的凸点或介电材料的破裂。
对于本领域的技术人员来说显而易见的是，可以在不背离本发明的精神和权利要求的范围的情况下对本发明作不同的修改和变型。因此，如果对本发明的修改和变型落入了权利要求和它们的等同物的范围内，那么应当认为本发明覆盖了对本发明所描述的不同实施例的修改和变型。

Claims (11)

1.一种芯片组件，包括：
具有下表面的顶部芯片；
覆盖在该顶部芯片的下表面上的第一绝缘层；
具有上表面的底部芯片；
覆盖在该底部芯片的上表面上的第二绝缘层；
多个连接构件，其位于所述顶部芯片和所述底部芯片之间以用于将该顶部芯片和底部芯片通信连接；
保护材料，其位于所述第一和第二绝缘层之间，
其中，所述保护材料连接所述多个连接构件以在所述第一和第二绝缘层之间形成网状结构。
2.根据权利要求1所述的芯片组件，其中所述多个连接构件中的每一个包括第一连接构件、第二连接构件和第三连接元件，其中所述第一连接构件的一端穿过所述第一绝缘层以与所述顶部芯片连接，所述第二连接构件的一端穿过所述第二绝缘层以与所述底部芯片连接，所述第一连接构件通过所述第三连接元件与所述第二连接构件连接。
3.根据权利要求2所述的芯片组件，其中所述第一连接构件包括第一连接元件和第二连接元件，所述第二连接构件包括第四连接元件和第五连接元件，其中所述第一连接元件的一端穿过所述第一绝缘层以与所述顶部芯片连接，所述第五连接元件的一端穿过所述第二绝缘层以与所述底部芯片连接，所述第二连接元件通过第三连接元件与所述第四连接元件连接。
4.根据权利要求3所述的芯片组件，其中所述第一连接元件的材料为导电金属或合金，所述第二连接元件为铜柱。
5.根据权利要求1-4中任一项所述的芯片组件，其中所述第一和第二绝缘层的材料是聚酰亚胺，所述保护材料是连接保护型焊剂、非导电的粘结剂或者非流动底部填充胶。
6.一种芯片组件，包括：
具有下表面的顶部芯片；
覆盖在该顶部芯片的下表面上的第一绝缘层；
具有上表面的底部芯片；
覆盖在该底部芯片的上表面上的第二绝缘层；
多个连接构件，其位于所述顶部芯片和所述底部芯片之间以用于将该顶部芯片和底部芯片通信连接；
位于所述第一和第二绝缘层之间的多个假凸点部件，该多个假凸点部件并不将所述顶部芯片与所述底部芯片通信连接；
保护材料，其位于所述第一和第二绝缘层之间，
其中，所述保护材料连接所述多个连接构件和所述多个假凸点部件以在所述第一和第二绝缘层之间形成网状结构。
7.根据权利要求6所述的芯片组件，其中所述多个连接构件中的每一个包括第一连接构件、第二连接构件和第三连接元件，其中所述第一连接构件的一端穿过所述第一绝缘层以与所述顶部芯片连接，所述第二连接构件的一端穿过所述第二绝缘层以与所述底部芯片连接，所述第一连接构件通过所述第三连接元件与所述第二连接构件连接。
8.根据权利要求7所述的芯片组件，其中所述第一连接构件包括第一连接元件和第二连接元件，所述第二连接构件包括第四连接元件和第五连接元件，其中所述第一连接元件的一端穿过所述第一绝缘层以与所述顶部芯片连接，所述第五连接元件的一端穿过所述第二绝缘层以与所述底部芯片连接，所述第二连接元件通过第三连接元件与所述第四连接元件连接。
9.根据权利要求8所述的芯片组件，其中所述第一连接元件的材料为导电金属或合金，所述第二连接元件为铜柱。
10.根据权利要求6-9中任一项所述的芯片组件，其中所述第一和第二绝缘层的材料是聚酰亚胺，所述保护材料是连接保护型焊剂、非导电的粘结剂或者非流动底部填充胶。
11.根据权利要求10所述的芯片组件，其中所述保护材料覆盖所述多个连接构件中的每一个的一部分。
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