CN106952885B - 封装件 - Google Patents
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Abstract
一种封装件包括导电焊盘,其中多个开口穿透该导电焊盘。介电层环绕导电焊盘。介电层具有填充多个开口的部分。凸块下金属(UBM)包括延伸进入介电层中以接触导电焊盘的孔部分。焊料区域在UBM上面并且接触UBM。集成无源器件通过焊料区域接合至UBM。
Description
技术领域
本发明涉及半导体领域,具体地,涉及一种封装件。
背景技术
在集成电路的封装中,具有不同类型的封装方法和结构。例如,在传统的层叠封装(POP)工艺中,顶部封装件接合至底部封装件。顶部封装件和底部封装件还可以具有封装在其中的器件管芯。通过采用PoP工艺,可以提高封装件的集成水平。
在现有的PoP工艺中,首先形成包含接合至封装件衬底的器件管芯的底部封装件。模塑料被模制在封装件衬底上,其中器件管芯被模制在模塑料中。封装件衬底进一步包括形成在其上的焊球,其中,焊球和器件管芯在封装件衬底的同一侧上。焊球用于将顶部封装件连接至底部封装件。
发明内容
根据本发明的一个方面,提供一种封装件,包括:第一导电焊盘,其中多个开口穿透第一导电焊盘;环绕第一导电焊盘的介电层,其中,介电层包括填充多个开口的部分;第一凸块下金属(UBM),包括延伸进入介电层中以接触第一导电焊盘的第一孔部分;焊料区域,位于第一UBM上方并且接触第一UBM;以及集成无源器件,其中,焊料区域将第一UBM接合至集成无源器件。
根据本发明的另一方面,提供一种封装件,包括:器件管芯;通孔;包封材料,包封材料将器件管芯和通孔包封在包封材料中;多个再分布线,位于包封材料上方并且电耦合至器件管芯和通孔,其中,多个再分布线包括第一金属焊盘和第二金属焊盘,其中第一金属焊盘具有多个贯穿开口;集成无源器件,包括第一终端和第二终端,其中第一终端与第一金属焊盘和第二金属焊盘的一部分重叠,并且电耦合至第一金属焊盘和第二金属焊盘;以及聚合物层,包括延伸进入多个贯穿开口的部分。
根据本发明的又一方面,提供一种封装件,包括:第一导电焊盘,其中多个开口穿透第一导电焊盘;环绕第一导电焊盘的介电层,其中介电层包括填充多个开口的部分;凸块下金属(UBM),包括:延伸进入介电层中以接触第一导电焊盘的第一孔部分;以及高于介电层的焊盘部分,其中焊盘部分与多个开口重叠,并且其中第一导电焊盘横向延伸超过UBM的焊盘部分的边缘;焊料区域,位于UBM上方并且接触UBM;以及集成无源器件,其中焊料区域将UBM接合至集成无源器件。
附图说明
当结合附图进行阅读时,根据下面详细的描述可以更好地理解本发明。应该强调的是,根据工业中的标准实践,各种部件没有按比例绘制。实际上,为了清楚的讨论,各种部件的尺寸可以被任意增加或减少。
图1示出了根据一些实施例的封装件的截面图。
图2示出了根据一些实施例的集成无源器件的俯视图;
图3示出了根据一些实施例的封装件的一部分的截面图;
图4至7示出了根据一些实施例用于接合集成无源器件的金属焊盘和UBM的俯视图。
具体实施方式
以下发明内容提供了许多不同实施例或实例,用于实现本发明的不同特征。以下描述元件和布置的特定示例以简化本公开。当然这些仅仅是示例并不打算限定。例如,在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例,并且也可以包括其中可以在第一部件和第二部件之间形成额外的部件,使得第一和第二部件可以不直接接触的实施例。而且,本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的,而其本身并未指示所讨论的各个实施例和/或配置之间的关系。
进一步地,为便于描述,在本文中可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对位置术语,以描述如图中所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外,空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上),并且因此可以对本文中使用的空间相对位置描述符作同样地解释。
根据各个示例性实施例,提供可以在层叠封装(PoP)结构中使用的集成扇出(InFO)封装件以其形成方法。例示了形成InFO封装件的中间阶段。讨论了一些示例性实施例的变化。贯穿各个视图和示例性实施例,相同的参考标号用于指代相同的元件。
图1示出了根据本公开的一些实施例的PoP封装件400的截面图。Pop封装件400包括底部封装件100和在底部封装件100上方并接合至底部封装件100的顶部封装件200。底部封装件100和顶部封装件200可以预先成型,然后彼此接合以形成层叠封装结构。根据本公开的一些实施例,底部封装件100包括器件管芯102,其中器件管芯102的前侧面向下并且接合至再分布线(RDL)112。底部封装件100还可以包括两个或更多个器件管芯。器件管芯102可以包括半导体衬底108、以及在半导体衬底108的前部表面(面向下的表面)处的集成电路器件(诸如有源器件,例如,有源器件可包括晶体管和/或二极管)104。器件管芯102可以是诸如中央处理单元(CPU)管芯、微控制单元(MCU)管芯、图形处理单元(GPU)管芯、移动应用管芯或类似物的逻辑器件管芯。
器件管芯102包封(模制)在包围器件管芯102的包封材料120中。包封材料120可以包括模塑料、模具底部填充物、树脂、环氧树脂和/或类似物。包封材料120的底部表面120A可以与器件管芯102的底端齐平。包封材料120的顶部表面120B可以与半导体衬底108的后部表面108A齐平或高于后部表面108A。根据本公开的一些实施例,半导体衬底108的后部表面108A与管芯附接膜110重叠,该管芯附接膜110将器件管芯102粘附至上面的介电层118。器件管芯102可以进一步包括接触并接合至RDL112的金属柱106(可以包括铜柱)。根据一些示例性实施例,金属柱106设置在介电层107中,介电层107可以是聚合物层。根据一些示例性实施例,介电层107可以由聚苯并嗯唑(PBO)、苯并环丁烯(BCB)、聚酰亚胺或类似物形成。
底部封装件100可以包括在器件管芯102和包封材料120下方的前侧RDL112。在整个描述中,术语“前侧RDL”指示各个RDL位于器件管芯102的前侧上,并且术语“后侧RDL”指示各个RDL位于器件管芯102的后侧上。前侧RDL112形成在介电层114(包括114A、114C和114D)中,并且后侧RDL142形成在介电层118中。RDL112和142可以由诸如铜、铝、镍、它们的合金、或它们的多层的金属材料形成。根据本公开的一些实施例,介电层114和118由诸如聚合物的有机材料形成,可包括PBO、BCB、聚酰亚胺或类似物。根据本公开的可选实施例,介电层114和118由诸如氧化硅、氮化硅、氮氧化硅或类似物的无机材料形成。
通孔122包封在包封材料120中,并因此穿透包封材料120。根据本公开的一些实施例,通孔122具有与包封材料120的顶部表面齐平的顶部表面。通孔122还可以具有与包封材料120的底部表面齐平的底部表面。通孔122将前侧RDL112和器件管芯102电耦合/连接至后侧RDL142。通孔122还可以与一些前侧RDL112和后侧RDL142物理接触。
在底部封装件100的底部表面处形成由非焊接金属材料形成导电焊盘124和136。根据本公开的一些实施例,导电焊盘124和136被称为金属焊盘124和136,尽管他们具有除焊盘之外的形状(例如柱)。金属焊盘124和136(可以是各个RDL的一部分)可以由诸如铜、铝、镍、钯、金或它们的合金金属材料形成。
在封装件100的底部表面处形成凸块下金属(UBM)128和130。UBM128和130由于位于焊料区域126(有时被称为焊料凸块)下方(当封装件100被倒置观察时)而被命名。
焊料区域126用于将底部封装件100的金属焊盘124接合至封装部件300。封装部件300可以包括印刷电路板(PCB)、封装件、插入件、或另一种类型的封装部件。尽管未示出,封装部件300还可以包括导电互连件,诸如位于封装部件300的底部表面处的焊盘、以及导电迹线、孔、导电管、或构造在封装部件300内部的类似物。导电互连件用于将封装部件300的顶部表面上的导电焊盘302连接至位于封装部件300的底部表面处的导电部件。焊料区域126可以连接至封装部件300中的导电焊盘302。
后侧RDL142包括一些金属焊盘148。根据一些实施例,金属焊盘148在封装部件100的最顶部的RDL层中。介电层132形成在金属焊盘148和介电层118上方。介电层132可以由诸如PBO的聚合物或其他有机或无机材料形成。在整个描述中,介电层132被称为聚合物层132,尽管其也可以由除了聚合物以外的介电材料形成。根据一些实施例,胶带134位于介电层132上方并连接至介电层132。胶带134用于为诸如聚合物层132、介电层118和RDL142的下层结构提供保护和加固。胶带134可以预先形成,并且预先形成的胶带134黏附在介电层132上。根据可选实施例,不形成胶带134,并且聚合物层132为封装部件100的顶部介电层。
开口158(由焊料区域206占用)形成在聚合物层132和胶带134中,并且金属焊盘148暴露至开口158。焊料区206具有它们的填充开口158的底部,其中焊料区206与金属焊盘148接触。
顶部封装件200通过焊料区域206接合至底部封装件100。根据本公开的一些实施例,顶部封装件200包括封装件衬底202和接合至封装件衬底202的器件管芯204。可以通过引线接合、倒装芯片接合等实现器件管芯204至封装衬底202的接合。此外,焊料区206在封装组件200的底部表面处与金属焊盘208接触。因此,焊料区206具有与金属焊盘208接触的它们的顶部表面和与金属焊盘148的顶部表面接触的底部表面。
在封装件100下方存在集成无源器件(IPD)20,该集成无源器件20为未在与形成诸如晶体管和二极管的有源器件的相同的管芯中形成的离散无源器件。相应地,IPD20可以没有构造于其中的有源器件。由于无源器件被安装在其他封装部件的表面上,而不是构造在形成有源器件的相同的器件管芯中,因此IPD20有时还被称为表面安装器件(SMD)。根据本公开的一些实施例,IPD20具有两个终端24,IPD20通过该终端24电连接至UBM130。根据本公开的可选实施例,IPD20可以包括三个或多个用于电连接的终端。根据本公开的一些实施例,IPD20为电容器、电感器、电阻器或其它类型的无源器件。IPD20可以为基于硅的,其中开始从诸如硅衬底的半导体衬底形成无源器件。IPD20还可为基于陶瓷的。IPD20可以用于调整各个PoP结构的性能。
图2示出了IPD20的俯视图。根据本公开的一些实施例,IPD20包括终端24,终端24具有长度大于各自宽度的条形形状。终端24可以是诸如金属焊盘、金属柱或类似物的导电焊盘。终端24可以彼此平行,并且可以占用IPD20的俯视面积的相当大的面积(例如超过百分之二十)。
图3示出了图1中显示的IPD20、UBM130和金属焊盘136的截面图。可以理解,图3中示出的部件相对于图1中的区域150中显示的部件上下颠倒翻转。如图3所示的IPD20的截面图通过图1中所显示的UBM130中的一个截取。相应地,尽管根据不同实施例具有两个或更多UBM130,但图3仅示出一个UBM130。
再次参照图3,UBM130和各自的上面的终端24可以通过焊料区域22互相连接,焊料区域22可以在IPD20接合至UBM130之前预先形成在IPD20上。在焊料区域22回流焊之后,焊料区域22连接至UBM130。UBM130可以包括钛、镍、铜、金、钯、它们的合金和/或它们的多层。根据本公开的一些示例性实施例,UBM130包括钛层140和在钛层140上方的铜层142。
介电层114包括可由诸如聚合物的有机材料形成的介电层114A。UBM130包括高于聚合物层114A的焊盘部分130A、以及延伸进入介电层114A中的孔部分130B。孔部分130B还与金属焊盘136的顶部表面接触。根据一些实施例,UBM孔部分130B和金属焊盘136均在相同的介电层114A中,介电层114为由诸如PBO、BCB、聚合物或类似物的均质介电材料形成的均质层。根据可选实施例,介电层114A包括介电层114A-1和在介电层114A-1上方的介电层114A-2,其中层114A-1和114A-2在不同的工艺步骤中形成。相应地,在介电层114A-1和114A-2之间还可以有(或可以没有)区分界面137。
用于形成图3中的结构的简要的工艺讨论如下。首先,通孔122和器件管芯102(还参照图1)包封在包封材料120中,接着通过诸如化学机械抛光(CMP)的平坦化来平坦化通孔122、器件管芯102和包封材料120的顶部表面。接下来,在包封材料120和通孔122的上方形成介电层114D,并且介电层114D接触包封材料120和通孔122。然后通过光刻工艺在介电层114D中形成开口(被RDL112的孔部分146占用)。然后形成RDL112。RDL112包括高于介电层114D的迹线部分和延伸进入介电层114D的孔部分146。孔部分146接触通孔122和器件管芯102中的金属焊盘106(图3中未显示,参照图1)。
接下来,形成介电层114C。介电层114C的顶部表面高于RDL112的顶部表面。然后在介电层114C的顶部部分中形成开口,以暴露下面的RDL112,接着形成包括金属焊盘136和孔144的RDL。如图4至7所示,图案化金属焊盘136以在其中具有开口44。金属焊盘136的图案化通过设计用于镀具有开口44的图案的金属焊盘136的掩模(未示出)实现。接下来,形成介电层114A。介电层114A的顶部表面高于金属焊盘136的顶部表面。金属焊盘136中的开口44填充有介电层114A的材料。
接下来,图案化介电层114A,例如,当介电层114A由诸如PBO的感光材料形成时,通过曝光和显影图案化。然后形成UBM130,其中UBM孔部分130B延伸进入开口种以接触金属焊盘136,并且焊盘部分130A高于介电层114A。在随后的步骤中,IPD20放置在UBM130上方,其中预先形成的焊料区域22接触UBM130。然后执行回流焊使IPD20接合至UBM130。
每个介电层114A、114C和114D还可以由诸如PBO、BCB或聚酰亚胺的聚合物形成,其中上述形成包括分配和固化。再者,一些或所有介电层114A、114C和114D可以由感光材料形成。相应地,介电层114A、114C和114D的图案化可以简化为包括曝光(使用光刻掩模)和显影步骤。RDL112、RDL136/144和UBM130的形成可以包括形成毯式晶种层(未显示)、以及形成图案化的牺牲掩模(未显示),其中晶种层的一些部分通过图案化的牺牲掩模中的开口暴露。各个RDL112、RDL136/144和UBM130通过镀形成。然后移除图案化的牺牲掩模,接着蚀刻晶种层的被移除的图案化的牺牲掩模覆盖的部分。
图4至7示出了根据示例性实施例的金属焊盘136、UBM130和IPD20的俯视图。图4和图5的示例性的截面图在图3中显示,其中,截面图从图4和5中的包含线3-3的平面获得。在图4至7中,尽管金属焊盘136、UBM130和IPD20在同样的俯视图中示出,但是这些部件实际上在不同的水平中(如图1和3所示),并且因此并不是在同样的水平平面中呈现。
参照图4,形成四个金属焊盘136。还如图3所示,每个金属焊盘136连接至其中一个UBM130的相应的孔部分130B。每个UBM130连接至两个金属焊盘136。根据本公开的一些实施例,孔部分130B连接至各个UBM焊盘部分130A的相对的端部部分。在以下讨论中,金属焊盘136中的一个作为实例被讨论,而本公开还可以应用于其他金属焊盘。
如图4所示,多个开口44(也在图3中示出)形成在金属焊盘136中。开口44通过诸如图3中显示的介电层114A的材料的介电材料填充。多个开口44对准环绕金属焊盘136的内部部分136A的环。此外,金属焊盘136还包括在开口44的环外侧的外部部分136C。具有多个带136B(仅有一个被标记),其为金属焊盘136在相邻的开口44之间的部分,其中,每个金属焊盘带136B使内部部分136A和外部部分136C互相连接。根据一些实施例,内部部分136A足够大以使UBM孔部分130B位于其上。
开口44的俯视形状可以是矩形、圆形、六边形、八边形、三角形、或任意其他形状。UBM孔部分130B的俯视形状示出为圆形,而也可以使用其他诸如矩形、圆形、六边形、八边形、或三角形的形状。
根据一些示例性实施例,金属焊盘136的宽度W1大于UBM130的宽度W2。相应地,金属焊盘136可以延伸越过各个上面的UBM130的边缘。例如,顶部左侧的金属焊盘136可以向上延伸超过UBM130的顶部边缘130TE、向下延伸超过UBM130的底部边缘130BE、并且朝向左延伸超过UBM130的左侧边缘130LE。使金属焊盘136延伸超出UBM130的边缘可以有利地帮助吸收由IPD20和UBM130施加的应力。例如,再次参照图3,UBM130的底部表面130BS接触介电层114A的顶部表面,并且可以对介电层114A施加力(例如在热循环过程中)。通过直接在UBM130下方并且延伸超出UBM130的边缘的大金属焊盘136,应力可以更好地被吸收。特别是,允许金属焊盘136延伸超过各个上面的UBM130的三个边缘可以最大化应力的吸收。在另一个方面,大金属焊盘136可以引起介电层114A的开裂,例如,在图3中示出为46的位置,该位置沿金属焊盘136的边缘并且与金属迹线138相邻。根据本公开的一些实施例,在金属焊盘136中形成开口44可以降低由大金属焊盘136引起的应力,并因此导致降低的开裂可能性。
再次参照图4,UBM130的宽度W2大于UBM孔部分130B的宽度W3。根据一些示例性实施例,金属焊盘136和最近的相邻的金属迹线138之间的距离E大于约40μm,以便降低介电层114A中开裂的可能性。根据一些实施例,开口44的长度和宽度F大于约10μm,并且金属焊盘带136B的宽度G大于约10μm。宽度F和G还可以等于可通过金属焊盘136的形成技术实现的最小尺寸。在金属焊盘136中的所有开口44的总面积与金属焊盘136的总面积(包括开口44的面积)的比例可以很高,以改善应力的降低。
图5示出了根据一些示例性实施例的金属焊盘136、UBM130和IPD20的俯视图。根据一些实施例,金属焊盘136中的开口44具有L形或其他不规则的形状。再者,在金属焊盘136中的一个中,开口44的内部边缘勾勒了金属焊盘136的矩形内部部分136A的轮廓。开口44的外部边缘勾勒了金属焊盘136的外部部分136C的内部边界的轮廓。金属焊盘带136B使内部部分136A和外部部分136C互相连接。UBM130的孔部分130B与金属焊盘136的内部部分136A接触。此外,在俯视图中,金属焊盘136还扩展超过各个UBM130的边缘。
图6示出了根据一些示例性实施例的金属焊盘136、UBM130和IPD20的俯视图。根据一些实施例,孔部分130B小于图4和图5中显示的实施例,并且有多个孔部分130B将一个金属焊盘136连接至在上方的UBM130。相应地,通过更多个孔部分130B,所有接触相同金属焊盘136的孔部分130B的总俯视面积足够大以传导所需的电流。在另一个方面,开口44和孔部分130B的布局是灵活的。例如,如图6所示,孔部分130B可以接触各个金属焊盘136的外部部分(或内部部分)。在另一个方面,多个开口44可以布局为诸如阵列的重复图案,以最大化开口44的总面积,并最小化由大金属焊盘136引起的应力。
图7示出了根据一些示例性实施例的金属焊盘136、UBM130和IPD20的俯视图,其中单一金属焊盘136或多于两个金属焊盘136连接至相同的UBM130。在一些示例性实施例中,一些或所有示出的金属焊盘136-1、136-2和136-3可以以任何结合形成,提供至少一个连接至每个UBM130的金属焊盘136。相应地,金属焊盘136使用虚线示出,以表明它们中的每一个可以或可以不被形成。根据一些示例性实施例,形成金属焊盘136-2,而不形成金属焊盘136-1和136-3。根据可选实施例,形成所有的金属焊盘136-1、136-2和136-3。
本公开的实施例具有一些有利特征。通过增大金属焊盘的尺寸并且使金属焊盘延伸超出各个在上方的UBM的外部边缘,由IPD引起的施加于在下方的介电层和RDL的应力被更好地吸收。然而,增大金属焊盘的尺寸可能导致介电层在热循环过程中开裂。在本公开的实施例中,这个问题通过在金属焊盘中形成开口(槽)解决。由于金属焊盘由于温度增加而引起的膨胀与金属焊盘的线性尺寸(长度、宽度和厚度)成比例,因此通过形成开口,大金属焊盘被开口部分地分隔为更小部分,并且金属焊盘的膨胀减小,导致降低的开裂可能性。
根据本公开的一些实施例,封装件包括导电焊盘,其中多个开口穿透该导电焊盘。介电层环绕导电焊盘。介电层具有填充多个开口的部分。UBM包括延伸进入介电层中以接触导电焊盘的孔部分。焊料区域在UBM上方并且接触UBM。集成无源器件通过焊料区域接合至UBM。
根据本公开的一些实施例,封装件包括器件管芯、通孔、将器件管芯和通孔包封在其中的包封材料、以及多个在包封材料上方并且电耦合至器件管芯和通孔的再分布线。多个再分布线包括第一金属焊盘和第二金属焊盘。第一金属焊盘具有多个贯穿开口。集成无源器件具有第一终端和第二终端,其中第一终端与第一金属焊盘和第二金属焊盘的一部分重叠并且电耦合至第一金属焊盘和第二金属焊盘。聚合物层包括延伸进入多个贯穿开口的部分。
根据本公开的一些实施例,封装件包括导电焊盘,其中多个开口穿透导电焊盘,并且介电层环绕导电焊盘。介电层包括填充多个开口的部分。UBM具有延伸进入介电层中以接触导电焊盘的孔部分、以及高于介电层的焊盘部分。焊盘部分与多个开口重叠。导电焊盘横向延伸超过UBM的焊盘部分的边缘。封装件进一步包括在UBM上方并接触UBM的焊料区域、以及集成无源器件,其中,焊料区域将UBM接合至集成无源器件。
根据方面的一个方面,提供一种封装件,包括:第一导电焊盘,其中多个开口穿透第一导电焊盘;环绕第一导电焊盘的介电层,其中,介电层包括填充多个开口的部分;第一凸块下金属(UBM),包括延伸进入介电层中以接触第一导电焊盘的第一孔部分;焊料区域,位于第一UBM上方并且接触第一UBM;以及集成无源器件,其中,焊料区域将第一UBM接合至集成无源器件。
根据本发明的一个实施例,封装件进一步包括;在第一导电焊盘下面的多个再分布线;在多个再分布线下面的包封材料;包封在包封材料中的通孔;以及包封在包封材料中的器件管芯。
根据本发明的一个实施例,第一导电焊盘横向延伸超过第一UBM的边缘。
根据本发明的一个实施例,多个开口对准环,其中第一导电焊盘具有在环外侧的外部部分以及在环内侧的内部部分,并且第一孔部分具有接触第一导电焊盘的内部部分的顶部表面的底部表面。
根据本发明的一个实施例,第一UBM包括接触第一导电焊盘的多个孔部分,其中第一孔部分为多个孔部分中的一个。
根据本发明的一个实施例,多个开口从第一导电焊盘的顶部表面延伸至第一导电焊盘的底部表面。
根据本发明的一个实施例,封装件进一步包括第二导电焊盘,其中附加多个开口穿透第二导电焊盘,并且其中介电层延伸进入附加多个开口中。
根据本发明的一个实施例,第一UBM进一步包括第二孔部分,其中第二导电焊盘接触第二孔部分的底部表面。
根据本发明的一个实施例,集成无源器件包括第一终端和第二终端,第一UBM连接至第一终端,并且封装件进一步包括连接至第二终端的第二UBM。
根据本发明的一个实施例,集成无源器件包括电容器。
根据本发明的另一方面,提供一种封装件,包括:器件管芯;通孔;包封材料,包封材料将器件管芯和通孔包封在包封材料中;多个再分布线,位于包封材料上方并且电耦合至器件管芯和通孔,其中,多个再分布线包括第一金属焊盘和第二金属焊盘,其中第一金属焊盘具有多个贯穿开口;集成无源器件,包括第一终端和第二终端,其中第一终端与第一金属焊盘和第二金属焊盘的一部分重叠,并且电耦合至第一金属焊盘和第二金属焊盘;以及聚合物层,包括延伸进入多个贯穿开口的部分。
根据本发明的一个实施例,封装件进一步包括:凸块下金属(UBM),包括位于UBM的相对端部处的第一孔部分和第二孔部分,其中第一孔部分延伸进入聚合物层以接触第一金属焊盘,并且第二孔部分延伸进入聚合物层以接触第二金属焊盘。
根据本发明的一个实施例,第一金属焊盘和第二金属焊盘中的每一个横向延伸超过UBM的边缘。
根据本发明的一个实施例,UBM包括延伸进入聚合物层以接触第一金属焊盘的多个孔部分。
根据本发明的一个实施例,多个贯穿开口对准环,其中第一金属焊盘具有在环外侧的外部部分以及在环内侧的内部部分,并且UBM具有接触环的内部部分的顶部表面的底部表面。
根据本发明的一个实施例,封装件进一步包括焊料区域,焊料区域与第一金属焊盘重叠并且电耦合至第一金属焊盘。
根据本发明的又一方面,提供一种封装件,包括:第一导电焊盘,其中多个开口穿透第一导电焊盘;环绕第一导电焊盘的介电层,其中介电层包括填充多个开口的部分;凸块下金属(UBM),包括:延伸进入介电层中以接触第一导电焊盘的第一孔部分;以及高于介电层的焊盘部分,其中焊盘部分与多个开口重叠,并且其中第一导电焊盘横向延伸超过UBM的焊盘部分的边缘;焊料区域,位于UBM上方并且接触UBM;以及集成无源器件,其中焊料区域将UBM接合至集成无源器件。
根据本发明的一个实施例,封装件进一步包括:在第一导电焊盘下面的多个再分布线;在多个再分布线下面的包封材料;包封在包封材料中的通孔;以及包封在包封材料中的器件管芯。
根据本发明的一个实施例,封装件进一步包括第二导电焊盘,其中附加多个开口穿透第二导电焊盘,其中介电层延伸进入附加多个开口中。
根据本发明的一个实施例,UBM进一步包括第二孔部分,其中第二导电焊盘接触第二孔部分的底部表面。
上面论述了多个实施例的部件,使得本领域普通技术人员可以更好地理解本发明的各个方面。本领技术人员应该理解,可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员还应该意识到,这种等效构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,可以进行多种变化、替换以及改变。
Claims (20)
1.一种封装件,包括:
第一导电焊盘,其中多个开口穿透所述第一导电焊盘,所述第一导电焊盘的所有部分相互电耦合;
环绕所述第一导电焊盘的介电层,其中,所述介电层包括填充所述多个开口的部分;
第一凸块下金属(UBM),包括延伸进入所述介电层中以接触所述第一导电焊盘的第一孔部分;
焊料区域,位于所述第一凸块下金属上方并且接触所述第一凸块下金属;以及
集成无源器件,其中,所述焊料区域将所述第一凸块下金属接合至所述集成无源器件。
2.根据权利要求1所述的封装件,进一步包括;
在所述第一导电焊盘下面的多个再分布线;
在所述多个再分布线下面的包封材料;
包封在所述包封材料中的通孔;以及
包封在所述包封材料中的器件管芯。
3.根据权利要求1所述的封装件,其中,所述第一导电焊盘横向延伸超过所述第一凸块下金属的边缘。
4.根据权利要求1所述的封装件,其中,所述多个开口对准环,其中所述第一导电焊盘具有在所述环外侧的外部部分以及在所述环内侧的内部部分,并且所述第一孔部分具有接触所述第一导电焊盘的所述内部部分的顶部表面的底部表面。
5.根据权利要求1所述的封装件,其中,所述第一凸块下金属包括接触所述第一导电焊盘的多个孔部分,其中所述第一孔部分为所述多个孔部分中的一个。
6.根据权利要求1所述的封装件,其中,所述多个开口从所述第一导电焊盘的顶部表面延伸至所述第一导电焊盘的底部表面。
7.根据权利要求1所述的封装件,进一步包括第二导电焊盘,其中附加多个开口穿透所述第二导电焊盘,并且其中所述介电层延伸进入所述附加多个开口中。
8.根据权利要求7所述的封装件,其中,所述第一凸块下金属进一步包括第二孔部分,其中所述第二导电焊盘接触所述第二孔部分的底部表面。
9.根据权利要求1所述的封装件,其中,所述集成无源器件包括第一终端和第二终端,所述第一凸块下金属连接至所述第一终端,并且所述封装件进一步包括连接至所述第二终端的第二凸块下金属。
10.根据权利要求1所述的封装件,其中,所述集成无源器件包括电容器。
11.一种封装件,包括:
器件管芯;
通孔;
包封材料,所述包封材料将所述器件管芯和所述通孔包封在所述包封材料中;
多个再分布线,位于所述包封材料上方并且电耦合至所述器件管芯和所述通孔,其中,所述多个再分布线包括第一金属焊盘和第二金属焊盘,其中所述第一金属焊盘具有多个贯穿开口,所述第一金属焊盘的所有部分相互电耦合;
集成无源器件,包括第一终端和第二终端,其中所述第一终端与所述第一金属焊盘和所述第二金属焊盘的一部分重叠,并且电耦合至所述第一金属焊盘和所述第二金属焊盘;以及
聚合物层,包括延伸进入所述多个贯穿开口的部分。
12.根据权利要求11所述的封装件,进一步包括:
凸块下金属(UBM),包括位于所述凸块下金属的相对端部处的第一孔部分和第二孔部分,其中所述第一孔部分延伸进入所述聚合物层以接触所述第一金属焊盘,并且所述第二孔部分延伸进入所述聚合物层以接触所述第二金属焊盘。
13.根据权利要求12所述的封装件,其中,所述第一金属焊盘和所述第二金属焊盘中的每一个横向延伸超过所述凸块下金属的边缘。
14.根据权利要求12所述的封装件,其中,所述凸块下金属包括延伸进入所述聚合物层以接触所述第一金属焊盘的多个孔部分。
15.根据权利要求12所述的封装件,其中,所述多个贯穿开口对准环,其中所述第一金属焊盘具有在所述环外侧的外部部分以及在所述环内侧的内部部分,并且所述凸块下金属具有接触所述环的所述内部部分的顶部表面的底部表面。
16.根据权利要求11所述的封装件,进一步包括焊料区域,所述焊料区域与所述第一金属焊盘重叠并且电耦合至所述第一金属焊盘。
17.一种封装件,包括:
第一导电焊盘,其中多个开口穿透所述第一导电焊盘,所述第一导电焊盘的所有部分相互电耦合;
环绕所述第一导电焊盘的介电层,其中所述介电层包括填充所述多个开口的部分;
凸块下金属(UBM),包括:
延伸进入所述介电层中以接触所述第一导电焊盘的第一孔部分;以及
高于所述介电层的焊盘部分,其中所述焊盘部分与所述多个开口重叠,并且其中所述第一导电焊盘横向延伸超过所述凸块下金属的所述焊盘部分的边缘;
焊料区域,位于所述凸块下金属上方并且接触所述凸块下金属;以及
集成无源器件,其中所述焊料区域将所述凸块下金属接合至所述集成无源器件。
18.根据权利要求17所述的封装件,进一步包括:
在所述第一导电焊盘下面的多个再分布线;
在所述多个再分布线下面的包封材料;
包封在所述包封材料中的通孔;以及
包封在所述包封材料中的器件管芯。
19.根据权利要求17所述的封装件,进一步包括第二导电焊盘,其中附加多个开口穿透所述第二导电焊盘,其中所述介电层延伸进入所述附加多个开口中。
20.根据权利要求19所述的封装件,其中,所述凸块下金属进一步包括第二孔部分,其中所述第二导电焊盘接触所述第二孔部分的底部表面。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/979,954 US10165682B2 (en) | 2015-12-28 | 2015-12-28 | Opening in the pad for bonding integrated passive device in InFO package |
US14/979,954 | 2015-12-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106952885A CN106952885A (zh) | 2017-07-14 |
CN106952885B true CN106952885B (zh) | 2019-08-09 |
Family
ID=59010602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201611116319.6A Active CN106952885B (zh) | 2015-12-28 | 2016-12-07 | 封装件 |
Country Status (5)
Country | Link |
---|---|
US (4) | US10165682B2 (zh) |
KR (1) | KR101813787B1 (zh) |
CN (1) | CN106952885B (zh) |
DE (1) | DE102016100279B4 (zh) |
TW (1) | TWI630693B (zh) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10199318B2 (en) * | 2016-05-19 | 2019-02-05 | Mediatek Inc. | Semiconductor package assembly |
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DE102018123859B4 (de) | 2017-11-02 | 2022-06-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleitervorrichtungen und Verfahren zur Bildung derselben |
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US10861841B2 (en) | 2018-09-28 | 2020-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with multiple polarity groups |
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-
2015
- 2015-12-28 US US14/979,954 patent/US10165682B2/en active Active
-
2016
- 2016-01-10 DE DE102016100279.8A patent/DE102016100279B4/de active Active
- 2016-03-17 KR KR1020160031923A patent/KR101813787B1/ko active IP Right Grant
- 2016-12-02 TW TW105139986A patent/TWI630693B/zh active
- 2016-12-07 CN CN201611116319.6A patent/CN106952885B/zh active Active
-
2018
- 2018-11-29 US US16/203,919 patent/US10939551B2/en active Active
-
2021
- 2021-03-01 US US17/188,534 patent/US11470720B2/en active Active
-
2022
- 2022-07-27 US US17/815,373 patent/US11612057B2/en active Active
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KR20170077757A (ko) | 2017-07-06 |
US10165682B2 (en) | 2018-12-25 |
TW201724427A (zh) | 2017-07-01 |
CN106952885A (zh) | 2017-07-14 |
US11470720B2 (en) | 2022-10-11 |
DE102016100279B4 (de) | 2021-08-19 |
US20220361332A1 (en) | 2022-11-10 |
US20170188458A1 (en) | 2017-06-29 |
KR101813787B1 (ko) | 2017-12-29 |
US20210185810A1 (en) | 2021-06-17 |
US20190098756A1 (en) | 2019-03-28 |
US11612057B2 (en) | 2023-03-21 |
US10939551B2 (en) | 2021-03-02 |
TWI630693B (zh) | 2018-07-21 |
DE102016100279A1 (de) | 2017-06-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |