KR20210077820A - 반도체 패키지 - Google Patents

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KR20210077820A
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electrical connection
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Abstract

본 발명의 일 실시예에 따른 반도체 패키지는, 제1 몰딩 부재의 상면에 배치되며, 재배선 패드를 갖는 제2 재배선층, 제2 몰딩 부재의 상면에 배치되며 상기 제2 재배선층과 전기적으로 연결되는 전기 연결 패드, 및 상기 제2 몰딩 부재 상에 배치되며 상기 전기 연결 패드의 적어도 일부 영역을 오픈하는 개구부를 갖는 패시베이션층을 포함하며, 상기 전기 연결 패드는 제1 금속을 포함하는 도체층, 상기 도체층의 상면에 배치되며 제2 금속을 포함하는 컨택층을 포함하고, 상기 재배선 패드는 상기 제1 금속 및 상기 제2 금속과 다른 종류의 제3 금속을 포함하고, 상기 개구부를 통해서 오픈되는 상기 전기 연결 패드의 상기 일부 영역은 상기 재배선 패드의 폭 보다 큰 폭을 갖는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 서로 다른 반도체칩을 포함하는 반도체 패키지의 패키지 온 패키지(POP: Package on Package)에서, 하부 패키지의 백사이드에 형성되는 전기 연결용 패드와 이를 제1 재배선층(RDL)에 전기적으로 연결하는 백사이드 배선 라인의 수가 증가하고 있다. 그러나 전기 연결용 패드의 면적은 규격화된 크기가 요구되기 때문에 일정한 면적 이하로 축소하기 어렵고, 백사이드 배선 라인의 선폭과 스페이스의 축소는 기술적으로 한계를 갖는다.
본 발명이 해결하고자 하는 과제 중 하나는, 제2 재배선층의 집적도와 신뢰성이 향상된 반도체 패키지 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 재배선층을 포함하는 재배선 기판, 상기 재배선 기판 상에 배치되며 상기 제1 재배선층과 전기적으로 연결되는 반도체 칩, 상기 재배선 기판과 상기 반도체 칩을 덮는 제1 몰딩 부재, 상기 제1 몰딩 부재 상에 배치되며, 재배선 패드를 갖는 제2 재배선층, 상기 재배선 기판과 상기 제2 재배선층 사이에 배치되며, 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 수직 연결 구조체, 상기 제1 몰딩 부재 상에 배치되며 상기 제2 재배선층의 적어도 일부를 덮는 제2 몰딩 부재, 상기 제2 몰딩 부재의 최상면에 배치되며 상기 제2 재배선층과 전기적으로 연결되는 전기 연결 패드 및 상기 제2 몰딩 부재 상에 배치되며 상기 전기 연결 패드의 적어도 일부 영역을 오픈하는 개구부를 갖는 패시베이션층을 포함하며, 상기 전기 연결 패드는 제1 금속을 포함하는 도체층, 상기 도체층의 상면에 배치되며 제2 금속을 포함하는 컨택층을 포함하고, 상기 재배선 패드는 상기 제1 금속 및 상기 제2 금속과 다른 종류의 제3 금속을 포함하고, 상기 개구부를 통해서 오픈되는 상기 전기 연결 패드의 상기 일부 영역은 상기 재배선 패드의 폭 보다 큰 폭을 갖는 반도체 패키지를 제공한다.
또한, 제1 재배선층을 포함하는 재배선 기판, 상기 재배선 기판 상에 배치되는 반도체 칩, 상기 재배선 기판과 상기 반도체 칩을 덮는 제1 몰딩 부재, 상기 제1 몰딩 부재 상에 배치되며 재배선 패드를 포함하는 제2 재배선층, 상기 재배선 기판 상에 배치되며, 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 수직 연결 구조체, 상기 제1 몰딩 부재 상에 배치되며 상기 제2 재배선층의 적어도 일부를 덮는 제2 몰딩 부재 및 상기 제2 몰딩 부재 상에 배치되며 상기 재배선 패드와 전기적으로 연결되는 전기 연결 구조체를 포함하며, 상기 전기 연결 구조체는 니켈(Ni)을 포함하는 도체층과, 상기 도체층의 상면에 배치되며 금(Au)을 포함하는 컨택층을 갖고, 상기 재배선 패드는 구리(Cu)를 포함하는 반도체 패키지를 제공한다.
또한, 제1 재배선층을 포함하는 재배선 기판, 상기 재배선 기판 상에 배치되며 상기 제1 재배선층과 전기적으로 연결되는 반도체 칩, 상기 재배선 기판과 상기 반도체 칩을 덮는 제1 몰딩 부재, 상기 제1 몰딩 부재에 매립되며 상기 제1 재배선층과 전기적으로 연결되는 복수의 수직 연결 구조체들, 상기 제1 몰딩 부재의 상면에 배치되는 베이스 몰딩층과, 상기 베이스 몰딩층의 상면에 배치되는 빌드업 몰딩층을 포함하는 제2 몰딩 부재, 상기 베이스 몰딩층의 상기 상면에 배치되며, 복수의 재배선 패드들 및 상기 복수의 재배선 패드들과 상기 복수의 수직 연결 구조체들을 전기적으로 연결하는 복수의 재배선 패턴들을 포함하는 제2 재배선층 및 상기 제2 몰딩 부재 상에 배치되며, 상기 빌드업 몰딩층의 상기 상면으로부터 돌출되는 패드 부분 및 상기 빌드업 몰딩층을 관통하여 상기 복수의 재배선 패드들 중 적어도 하나와 접촉하는 비아 부분을 갖는 복수의 전기 연결 구조체들을 포함하며, 상기 복수의 전기 연결 구조체들은 니켈(Ni)을 포함하는 도체층과, 상기 도체층의 상면에 배치되며 금(Au)을 포함하는 컨택층을 갖고, 상기 복수의 재배선 패드들은 서로 인접하게 배치되는 제1 백사이드 재배선 패드와 제2 백사이드 재배선 패드를 포함하고, 상기 복수의 전기 연결 구조체들은 상기 제1 및 상기 제2 백사이드 재배선 패드 각각에 대응하는 제1 백사이드 전기 연결 구조체와 제2 백사이드 전기 연결 구조체를 포함하고, 상기 복수의 재배선 패턴들은 상기 제1 백사이드 재배선 패드와 상기 제2 백사이드 재배선 패드 사이를 통과하고, 상기 복수의 재배선 패턴들 중 적어도 일부는 상기 제1 백사이드 전기 연결 구조체 및 상기 제2 백사이드 전기 연결 구조체 중 적어도 하나와 수직적으로 중첩되는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 전기 연결 패드와 제2 재배선층을 분리시킴으로써, 제2 재배선층의 집적도와 신뢰성이 향상된 반도체 패키지 가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1의 반도체 패키지에서 "A" 영역에 대응하는 일부 요소들을 개략적으로 나타낸 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4a 내지 도 6b는 도 3의 반도체 패키지의 일부 요소들의 다양한 실시예를 개략적으로 나타낸 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8은 도 7의 반도체 패키지에서 "B" 영역에 대응하는 일부 요소들을 개략적으로 나타낸 평면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 10은 도 9의 "C" 영역에 대응하는 일부 요소들을 개략적으로 나타낸 평면도이다.
도 11a 및 도 11b는 반도체 패키지의 일부 요소들의 예시적인 실시예를 개략적으로 나타낸 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 패키지 온 패키지 구조를 나타낸 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 패키지를 나타낸 단면도이다.
도 16은 본 발명의 다른 실시예에 따른 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 나타낸 단면도이고, 도 2는 도 1의 반도체 패키지(100A)에서 "A" 영역에 대응하는 일부 요소들을 개략적으로 나타낸 평면도이다. 도 2에는 도 1의 반도체 패키지(100A)를 상부에서 바라본 평면도에서 "A"에 해당하는 일부 영역이 도시되었다.
도 1 및 2를 참조하면, 일 실시예에 따른 반도체 패키지(100A)는 수직 연결 구조체(110), 반도체 칩(120), 제1 몰딩 부재(130a), 제2 몰딩 부재(130b), 재배선 패드(132P)를 갖는 제2 재배선층(132), 제1 재배선층(142)을 갖는 재배선 기판(140), 전기 연결 패드(182)와 전기 연결 비아(183)를 갖는 전기 연결 구조체(185) 및 상기 전기 연결 구조체(185)의 일부를 덮는 제2 패시베이션층(181)를 포함할 수 있다.
또한, 예시적인 실시예에서 상기 재배선 기판(140) 상에 배치되며 제1 재배선층(142)을 보호하는 제1 패시베이션층(150), 상기 제1 패시베이션층(150)을 관통하는 언더 범프 금속(160) 및 상기 언더 범프 금속에 연결된 연결 범프(170)를 더 포함할 수 있다.
상기 수직 연결 구조체(110)는 상기 재배선 기판(140)의 일면(예를 들어, 도 1에서 재배선 기판의 상면) 상에 배치되며 상기 제1 몰딩 부재(130a)의 적어도 일부를 관통하여 상기 제1 재배선층(142)과 상기 제2 재배선층(132)을 전기적으로 연결하는 도전성 포스트일 수 있다. 상기 수직 연결 구조체(110)는 상기 반도체 칩(120)의 주위에 배치되는 복수의 수직 연결 구조체들(110)을 포함할 수 있다. 상기 수직 연결 구조체(110)는 상기 제1 몰딩 부재(130a)를 관통하는 전기적 경로를 형성할 수 있다. 상기 도전성 포스트는 도전성 물질을 포함할 수 있다. 상기 도전성 포스트는 도전성 물질로 완전히 충전될 수 있으며, 예를 들어, 원통형상 또는 다각 기둥 형상을 가질 수 있다. 상기 도전성 포스트의 형상은 특별히 제한되지 않으며 다양한 형상을 가질 수 있다. 도 1에서 상기 수직 연결 구조체(110)는 백사이드 비아(133)를 통해서 상기 제2 재배선층(132)과 연결되나, 도 1에 도시된 것과 달리, 평탄화 공정(예를 들어, CMP)예 의해서 상기 수직 연결 구조체(110)의 상면이 상기 제1 몰딩 부재(130a)의 상면과 공면에 있는 경우, 상기 제2 재배선층(132)과 직접 연결될 수도 있다(도 12 참조).
상기 반도체 칩(120)은 접속 전극들(120P)이 배치되는 활성면과 상기 활성면의 반대면인 비활성면을 가질 수 있다. 상기 반도체 칩(120)은 로직(Logic) 칩 또는 메모리(Memory) 칩일 수 있다. 예를 들어, 상기 반도체 칩(120)은 시스템 LSI(Large scale integration), 로직(Logic) 회로, CIS(CMOS imaging sensor), 또는 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM), 엠램(MRAM) HBM(High bandwidth memory), HMC(Hybrid memory cubic) 등과 같은 메모리 소자, 또는 MEMS(Microelectromechanical system) 소자 등을 포함할 수 있다.
상기 접속 전극들(120P)와 상기 제1 재배선층(142)의 사이에는 별도의 접속 부재들이 배치될 수 있다. 접속 부재들은 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있고, 예를 들어, 상기 반도체 칩(120)은 상기 재배선 기판(140) 상에 플립-칩 본딩(Flip-chip bonding) 방식으로 실장될 수 있다. 이 경우, 상기 반도체 칩(120)과 상기 재배선 기판(140) 사이에는 접속 부재들을 감싸는 언더필 수지(Underfill resin)가 형성될 수 있다.
상기 제1 몰딩 부재(130a)는 상기 재배선 기판(140) 상에 배치되며 상기 반도체 칩(120)을 덮을 수 있다. 상기 제1 몰딩 부재(130a)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질이나, PIE(Photo Imagable Encapsulant)와 같은 감광성 재료가 사용될 수도 있다.
상기 제2 몰딩 부재(130b)는 반도체 패키지(100A)의 백사이드 측, 반도체 칩(120)의 접속 전극(120P)이 배치되지 않은 면(비활성면)에 가까운 측, 에 배치되는 절연층일 수 있다. 상기 제2 몰딩 부재(130b)는 상기 제2 재배선층(132)의 일부를 덮을 수 있다. 상기 제2 몰딩 부재(130b)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질이 사용될 수 있으며, PIE(Photo Imagable Encapsulant)와 같은 감광성 재료가 사용될 수도 있다. 상기 제2 몰딩 부재(130b)는 상기 제1 몰딩 부재(130a)와 동일한 재료로 형성할 수도 있고, 다른 재료로 형성할 수도 있다. 또한, 도 1에서 상기 제2 몰딩 부재(130b)와 상기 제1 몰딩 부재(130a)를 구분하는 경계선이 도시되었으나, 공정에 따라서는, 이들 사이의 경계는 불분명할 수도 있다.
상기 제2 몰딩 부재(130b)는 상기 제1 몰딩 부재(130a)의 상면에 접하는 베이스 몰딩층(아래쪽 130b)과, 상기 베이스 몰딩층(아래쪽 130b)의 상면에 접하는 빌드업 몰딩층(위쪽 130b)을 포함할 수 있다. 상기 베이스 몰딩층(아래쪽 130b)의 상면에는 상기 제2 재배선층(132)이 배치되며, 상기 빌드업 몰딩층(위쪽 130b)은 상기 제2 재배선층(132)을 덮을 수 있다.
상기 제2 재배선층(132)은 상기 베이스 몰딩층(아래쪽 130b)의 상면에 형성되는 재배선 패드(또는 "백사이드 재배선 패드")(132P)와 상기 재배선 패드(132P)를 상기 수직 연결 구조체(110)와 전기적으로 연결하는 재배선 패턴(또는 "백사이드 재배선 패턴")(132L)을 가질 수 있다. 상기 제2 재배선층(132)은 복수의 재배선 패드들(132P) 및 상기 복수의 재배선 패드들(132P)과 상기 복수의 수직 연결 구조체들(110)을 연결하는 복수의 재배선 패턴들(132L)을 포함할 수 있다. 상기 제2 재배선층(132)은 상기 제1 몰딩 부재(130a) 상에 배치되어 패키지(100A)의 백사이드에 전기 회로를 제공할 수 있다. 상기 제2 재배선층(132)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 도전성 물질은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 상기 제2 재배선층(132)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 또는 신호(S) 패턴을 포함할 수 있다. 상기 제2 재배선층(132)은 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
상기 재배선 패드(132P)는 상기 전기 연결 구조체(185)와 직접 연결되는 부분으로서, 상기 재배선 패턴(132L)의 선폭 보다 큰 직경을 갖는 원형의 패드일 수 있다. 다만, 다른 실시예에서 상기 재배선 패드(132P)의 모양이 특별히 한정되는 것은 아니다.
상기 재배선 패턴(132L)은 상기 제1 몰딩 부재(130a) 상에서 연장 형성되어 일단이 상기 재배선 패드(132P)와 연결되고 타단이 상기 수직 연결 구조체(110)와 연결되는 회로 패턴일 수 있다. 상기 재배선 패턴(132L)은 상기 재배선 패드(132P)의 일측에서 베이스 몰딩층(아래쪽 130b)의 상기 상면을 따라서 연장되며, 상기 베이스 몰딩층(아래쪽 130b)을 관통하는 백사이드 비아(133)를 통해서 상기 수직 연결 구조체(110)와 전기적으로 연결될 수 있다.
상기 재배선 기판(140)는 절연층(141), 상기 절연층(141) 상에 배치되는 제1 재배선층(142) 및 상기 절연층(141)을 관통하여 상기 제1 재배선층(142)과 언더 범프 금속(160) 또는 수직 연결 구조체(110)를 전기적으로 연결하는 재배선 비아(143)를 포함할 수 있다. 상기 재배선 기판(140)는 반도체 칩(120)의 접속 전극(120P)를 재배선할 수 있으며, 연결 범프(170)를 통하여 상기 접속 전극(120P)을 외부에 물리적 및/또는 전기적으로 연결시킬 수 있다. 상기 절연층(141), 상기 제1 재배선층(142), 및 상기 재배선 비아(143)들은 도면에 도시한 것 보다 많을 수도, 적을 수도 있다.
상기 절연층(141)은 절연물질을 포함할 수 있다. 예를 들어, 상기 절연물질로는 감광성 절연물질(PID)이 사용될 수 있고, 이 경우 포토 비아를 통한 파인 피치의 구현이 가능할 수 있다. 상기 절연층(141)은 서로 경계가 구분될 수도 있고, 경계가 불분명할 수도 있다.
상기 제1 재배선층(142)은 반도체칩(120)의 접속패드(122)를 재배선하여 수직 연결 구조체(110) 및 연결 범프(170)와 전기적으로 연결시킬 수 있다. 상기 제1 재배선층(142)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 상기 제1 재배선층(142)은 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들어, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 상기 제1 재배선층(142)은 재배선 비아용 패드, 연결 범프용 패드를 포함할 수 있다. 상기 제1 재배선층(142)은 도금 공정으로 형성될 수 있으며, 시드층과 도체층을 포함할 수 있다.
상기 재배선 비아(143)는 서로 다른 층에 형성된 상기 제1 재배선층(142)을 전기적으로 연결하며, 또한 반도체 칩(120)의 접속 전극(120P) 및 수직 연결 구조체(110)를 상기 제1 재배선층(142)과 전기적으로 연결할 수 있다. 상기 재배선 비아(143)는 반도체 칩(120)이 베어 다이인 경우 접속 전극(120P)과 물리적으로 접할 수 있다. 상기 재배선 비아(143)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 상기 재배선 비아(143)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 상기 재배선 비아(143)는 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 상기 재배선 비아(143)는 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
상기 전기 연결 구조체(185)(또는 백사이드 전기 연결 구조체)는 상기 제2 몰딩 부재(130b)의 상면에 배치되며 상기 제2 재배선층(132)과 전기적으로 연결되는 전기 연결 패드(182) 및 상기 전기 연결 패드(182)의 하부에 형성되며, 상기 제2 몰딩 부재(130b)를 관통하여 상기 전기 연결 패드(182)와 상기 재배선 패드(132P)를 연결하는 전기 연결 비아(183)를 포함할 수 있다. 상기 전기 연결 구조체(185)는 수십 내지 수만 개 존재할 수 있다. 복수의 수직 연결 구조체들(110)은 상기 재배선 기판(140) 상에서 상기 반도체 칩(120)의 측면과 소정거리 이격되어 상기 반도체 칩(120)을 둘러싸도록 배치될 수 있고, 상기 복수의 백사이드 전기 연결 구조체들(185)은 상기 복수의 수직 연결 구조체들(110)에 의해 둘러싸인 영역 내에 위치할 수 있다. 이때, 상기 복수의 백사이드 전기 연결 구조체들(185)은 상기 복수의 수직 연결 구조체들(110)에 의해 둘러싸인 상기 영역의 중심부에는 배치되지 않을 수 있다.
상기 전기 연결 패드(182)와 상기 전기 연결 비아(183)는 일체로 형성될 수 있다. 따라서, 상기 전기 연결 구조체(185)는 상기 제2 몰딩 부재(130b) 상에 배치되며, 상기 제2 몰딩 부재(130b)의 상면으로부터 돌출되는 패드 부분(182) 및 상기 제2 몰딩 부재(130b)를 관통하여 상기 재배선 패드(132P)와 접촉하는 비아 부분(183)을 가질 수 있다. 상기 전기 연결 구조체(185)의 상기 패드 부분(182)의 폭(D2)은 상기 재배선 패드(132P)의 폭(D1) 보다 클 수 있다.
상기 전기 연결 구조체(185)는 상기 제2 몰딩 부재(130b)의 표면 및 상기 재배선 패드(132P)의 표면을 따라서 형성되는 시드층(182a, 183a)과, 상기 시드층(182a, 183a) 상에 형성되는 도체층(182b, 183b)과, 상기 도체층(182b, 183b) 상에 형성되는 컨택층(182c)을 포함할 수 있다. 상기 도체층(182b, 183b)은 상기 제2 몰딩 부재(130b)의 상면을 따라서 수평방향으로 연장된 바디층(182b)과 상기 제2 몰딩 부재(130b)를 관통하여 상기 재배선 패드(132P)를 향해서 연장되는 비아 바디층(183b)을 포함할 수 있다. 상기 시드층(182a, 183a)은 구리(Cu)를 포함하며 무전해 도금으로 형설될 수 있다. 상기 도체층(182b, 183b)은 니켈(Ni)을 포함하며 전해도금으로 형성될 수 있다. 상기 컨택층(182c)은 금(Au)을 포함하며 전해도금으로 형성될 수 있다. 상기 시드층(182a, 183a), 상기 도체층(182b, 183b) 및 상기 컨택층(182c)은 각각 약 0.8um, 약 5um, 약 0.5um의 두께를 가질 수 있다. 상기 전기 연결 구조체(185)는 일반적으로 솔더 접합용 Cu 패드(제2 재배선층에 포함된 패드)의 표면에 배리어층 또는 확산방지층으로 형성되는 Ni/Au 층을 별도의 도전성 구조체로 분리하여 Cu 패드의 크기를 줄이고 패키지 백사이드의 Cu 패턴의 집적도를 높일 수 있다.
상기 제2 패시베이션층(181)는 상기 제2 몰딩 부재(130b) 상에 배치되며 상기 전기 연결 패드(182)의 적어도 일부를 오픈하는 개구부(181h)를 가질 수 있다. 상기 제2 패시베이션층(181)를 통해서 노출되는 상기 전기 연결 패드(182)의 폭(D3)은 정해진 규격에 맞는 크기를 가질 수 있다. 상기 제2 패시베이션층(181)의 상기 개구부(181h)를 통해서 오픈되는 상기 전기 연결 패드(182)의 노출면의 폭(D3)은 상기 재배선 패드(132P)의 폭(D1) 보다 클 수 있다. 상기 제2 패시베이션층(181)는 상기 전기 연결 구조체(185)를 물리적, 화학적 손상으로부터 보호하기 위한 구성이다. 상기 제2 패시베이션층(181)는 열경화성 수지를 포함할 수 있다. 예를 들어, ABF일 수 있으나, 이에 한정되는 것은 아니다. 상기 개구부(181h)는 수십 내지 수만 개 존재할 수 있다.
일반적으로 POP에서 하부 패키지의 백사이드에 형성되는 POP용 백사이드 연결 패드는 정해진 크기를 갖도록 설계되며 상기 POP용 백사이드 연결 패드의 표면에는 솔더와 접합을 위한 표면처리층(Ni/Au)이 형성된다. 이 경우, POP용 백사이드 연결 패드의 수가 증가하면 백사이드 배선 라인의 형성 공간이 제한되며 백사이드 배선 라인의 선폭을 줄이는 데에는 기술적 한계가 있다. 따라서, 고성능 반도체 칩의 POP 연결에 필요한 다수의 백사이드 연결 패드를 구현하는 것에 어려움이 있다.
한편, 본 발명의 일 실시예에 따른 반도체 패키지(100A)는 솔더와 접합을 위한 백사이드 전기 연결 구조체(185)를 포함할 수 있다. 상기 백사이드 전기 연결 구조체(185)는 니켈(Ni)을 포함하는 도체층(182b, 183b)과, 상기 도체층(182b, 183b)의 상면에 배치되며 금(Au)을 포함하는 컨택층(182c)을 가질 수 있고, 상기 백사이드 전기 연결 구조체(185)의 하부에는 구리(Cu)를 포함하는 상기 제2 재배선층(132) 또는 상기 재배선 패드(132P)가 배치될 수 있다. 상기 백사이드 전기 연결 구조체(185)의 패드 부분(182)의 폭(D2)은 상기 재배선 패드(132P)의 폭(D1) 보다 클 수 있다. 따라서, POP 연결을 위해서 솔더가 접합되는 백사이드 전기 연결 구조체(185)의 개수 증가에 따른 공간적인 제약 없이 재배선 패드(132P)와 전기적으로 연결되는 재배선 패턴(132L)을 더욱 밀집되게 형성할 수 있다.
예를 들어, 상기 재배선 패드(132P)는 서로 인접하게 배치되는 제1 백사이드 재배선 패드(132P-1)와 제2 백사이드 재배선 패드(132P-2)를 포함하고, 상기 전기 연결 패드(182)는 상기 제1 백사이드 재배선 패드(132P-1)의 상부에 배치된 제1 전기 연결 패드(182-1)와 상기 제2 백사이드 재배선 패드(132P-2)의 상부에 배치된 제2 전기 연결 패드(182-2)를 포함하고, 상기 재배선 패턴(132L)은 상기 제1 백사이드 재배선 패드(132P-1)와 상기 제2 백사이드 재배선 패드(132P-2) 사이를 통과하여 수직 연결 구조체(110)와 다른 재배선 패드들(132P)을 연결하는 복수의 재배선 패턴들(132L)을 포함하고, 상기 복수의 재배선 패턴들 중 적어도 일부는 상기 제1 전기 연결 패드(182-1) 및 상기 제2 전기 연결 패드(182-2) 중 적어도 하나와 수직적으로 중첩될 수 있다. 상기 제1 전기 연결 패드(182-1)와 상기 제2 전기 연결 패드(182-2) 사이의 거리(W1)는 상기 제1 백사이드 재배선 패드(132P-1)와 상기 제2 백사이드 재배선 패드(132P-2) 사이의 거리(W2) 보다 작을 수 있다.
상기 제1 패시베이션층(150)은 재배선 기판(140)를 물리적, 화학적 손상으로부터 보호하기 위한 구성이다. 상기 제1 패시베이션층(150)은 열경화성 수지를 포함할 수 있다. 예를 들어, 상기 제1 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 패시베이션층(150)은 제1 재배선층(142) 중 최하측 제1 재배선층(142)의 적어도 일부를 오픈시키는 개구부를 가질 수 있다. 상기 개구부는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구부는 복수의 홀로 구성될 수도 있다.
상기 언더 범프 금속(160)는 연결 범프 (170)의 접속 신뢰성을 향상시켜주며, 반도체 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 상기 언더 범프 금속(160)은 수십 내지 수만 개 있을 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 언더 범프 금속(160)은 상기 제1 패시베이션층(150)의 개구부에 형성되어 오픈된 최하측 제1 재배선층(142)과 전기적으로 연결될 수 있다. 상기 언더 범프 금속(160)은 금속을 이용하여 메탈화 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
상기 연결 범프(170)는 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들어, 반도체 패키지(100A)는 연결 범프(170)을 통하여 전자기기의 메인보드에 실장될 수 있다. 상기 연결 범프(170)는 상기 제1 패시베이션층(150) 상에 배치되며 각각 언더 범프 금속(160)과 전기적으로 연결될 수 있다. 상기 연결 범프(170)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 상기 연결 범프(170)는 솔더(solder)를 포함할 수 있으나, 재질이 특별히 한정되는 것은 아니다.
상기 연결 범프(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 상기 연결 범프(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 연결 범프(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다.
상기 연결 범프(170) 중 적어도 하나는 팬-아웃 영역에 배치될 수 있다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지(100B)를 나타낸 단면도이고, 도 4a 내지 도 6b는 도 3의 반도체 패키지(100B)의 일부 요소들의 다양한 실시예를 개략적으로 나타낸 평면도이다.
도 3 및 도 4a 내지 도 6b를 참조하면, 다른 실시예에 따른 반도체 패키지(100B)는 백사이드 전기 연결 구조체(185)의 전기 연결 패드(182)를 관통하는 제1 홈(182H1) 또는/및 제2 홈(182H2)을 포함할 수 있다. 상기 제1 홈(182H1)과 상기 제2 홈(182H2)은 상기 전기 연결 패드(182)의 도금 공정에서 패터닝하여 형성하거나 상기 전기 연결 패드(182)의 일부를 제거하여 형성할 수 있다.
도 4a 및 4b에는 예시적인 형태의 제1 홀들(182H1)을 갖는 전기 연결 패드들(182A, 182B)이 도시되었다. 상기 제1 홀들(182H1)은 상기 전기 연결 패드들(182A, 182B)의 외측 영역에 형성될 수 있다. 상기 외측 영역은 제2 패시베이션층(181)에 의해 덮이는 영역이다. 상기 제1 홀들(182H1)은 상기 전기 연결 패드(182)를 구성하는 컨택층(182c), 도체층(182b), 시드층(182a) 중 적어도 하나를 관통할 수 있다. 상기 제1 홀들(182H1)은 평면상에서 내벽이 연속적으로 연결된 중공 형태일 수도 있고(도 4a), 내벽의 일측이 개방된 형태일 수도 있다(도 4b). 상기 제1 홀들(182H1)은 상기 제2 패시베이션층(181)에 의해서 채워질 수 있다. 따라서, 제2 패시베이션층(181)의 밀착성, 결합성이 개선되고 패키지의 신뢰성을 향상시킬 수 있다.
도 5에는 예시적인 형태의 제2 홀들(182H2)을 갖는 전기 연결 패드(182C)가 도시되었다. 상기 제2 홀들(182H2)은 상기 전기 연결 패드(182C)의 내측 영역에 형성될 수 있다. 상기 내측 영역은 상기 제2 패시베이션층(181)에 의해 덮이지 않고 노출되는 영역, 개구부(181h)의 내측 영역이다. 상기 제2 홀들(182H2)은 상기 전기 연결 패드(182)를 구성하는 컨택층(182c), 도체층(182b), 시드층(182a) 중 적어도 하나를 관통할 수 있다. 상기 제2 홀들(182HC)은 상기 컨택층(182c), 도체층(182b), 시드층(182a)을 모두 관통하여 제2 몰딩 부재(130b)의 일부를 노출시킬 수 있다. 이 경우, 상기 제2 홀들(182HC)은 디가싱(degassing) 홀 역할을 하여 상기 제2 몰딩 부재(130b)와 접착력을 높일 수 있다. 상기 제2 홀들(182H2)은 평면상에서 내벽이 연속적으로 연결된 중공 형태일 수 있고, 적어도 일부의 중공들이 연속적으로 연결된 형태일 수도 있다. 상기 제2 홀들(182H2)은 POP 결합 시 솔더에 의해서 채워질 수 있고, 따라서, 솔더의 결합성이 개선되고 패키지의 신뢰성을 향상시킬 수 있다.
도 6a와 6b에는 예시적인 형태의 제1 홀들(182H1) 및 제2 홀들(182H2)을 갖는 전기 연결 패드들(182D, 182F)이 도시되었다. 평면상에서 상기 제1 홀들(182H1)은 상기 제2 패시베이션층(181)에 의해 덮일 수 있고 상기 제2 홀들(182H2)은 상기 제2 패시베이션층(181)로부터 노출될 수 있다. 또한, 평면상에서 상기 제2 홀들(182H2)은 전기 연결 비아(183)와 중첩되지 않는 위치에 형성될 수 있다.
한편, 도 3 및 도 4a 내지 도 6b에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지(100C)를 나타낸 단면도이고, 도 8은 도 7의 반도체 패키지에서 "B" 영역에 대응하는 일부 요소들을 개략적으로 나타낸 평면도이다. 도 8에는 도 7의 반도체 패키지(100C)를 상부에서 바라본 평면도에서 "B"에 해당하는 일부 영역이 도시되었다.
도 7 및 8을 참조하면, 다른 실시예에 따른 반도체 패키지(100C)는 상기 제2 몰딩 부재(130b)의 상면에 배치되며, 상기 전기 연결 패드(182P)로부터 연장되는 전기 연결 패턴(182L)을 더 포함할 수 있다. 상기 전기 연결 패턴(182L)은 상기 제2 몰딩 부재(130b)를 관통하는 전기 연결 비아(183)에 의해서 상기 재배선 패드(132P)와 연결될 수 있다. 따라서, 상기 전기 연결 패드(182P)는 상기 재배선 패드(132P)와 어긋나게 배치될 수 있다. 상기 전기 연결 패턴(182L)을 이용하여 상기 전기 연결 패드(182P)의 배치 영역을 확장 및 선택할 수 있어, 디자인 자유도가 높아지고 더욱 많은 수의 상기 전기 연결 패드(182P)를 형성할 수 있다.
상기 전기 연결 패턴(182L)은 상기 제2 몰딩 부재(130b) 상에 배치되어 패키지(100C)의 백사이드에 전기 회로를 제공할 수 있다. 상기 전기 연결 패턴(182L)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 도전성 물질은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 상기 전기 연결 패턴(182L)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 또는 신호(S) 패턴을 포함할 수 있다. 상기 전기 연결 패턴(182L)은 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다. 상기 전기 연결 패턴(182L)은 상기 제2 몰딩 부재(130b)의 상면을 따라서 연장 형성되며 일단은 상기 전기 연결 패드(182P)와 연결되고 타단은 상기 제2 몰딩 부재(130b)를 관통하는 전기 연결 비아(183)와 연결되는 회로 패턴일 수 있다. 상기 전기 연결 패턴(182L)은 상기 제2 몰딩 부재(130b)의 상면에서 수평방향으로 연장되되, 평면상에서 서로 다른 제1 방향 및 제2 방향으로 구부러진 형태를 가질 수 있다.
상기 전기 연결 패드(182P)는 상기 제2 패시베이션층(181)의 개구부(181h)에 의해 일부 영역이 노출되며 POP 구조에서 상부 패키지의 접속 부위를 제공하는 구성요소이다. 상기 전기 연결 패드(182P)는 상기 전기 연결 패턴(182L) 선폭 보다 큰 직경을 갖는 원형의 패드일 수 있다. 다만, 다른 실시예에서 상기 전기 연결 패드(182P)의 모양이 특별히 한정되는 것은 아니다.
한편, 도 7 및 8에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지(100D)를 나타낸 단면도이고, 도 10은 도 9의 "C" 영역에 대응하는 일부 요소들을 개략적으로 나타낸 평면도이다. 도 10에는 도 9의 반도체 패키지(100D)를 상부에서 바라본 평면도에서 "C"에 해당하는 일부 영역이 도시되었다.
도 9 및 10을 참조하면, 다른 실시예에 따른 반도체 패키지(100D)는 전기 연결 패드(182)와 동일 레벨에 배치되며 서로 이격된 복수의 제2 재배선층들(132)을 전기적으로 연결하는 우회 배선층(184)을 포함할 수 있다. 상기 우회 배선층(184)은 상기 전기 연결 패드(182)와 물리적으로 이격될 수 있다. 또한, 상기 우회 배선층(184)은 개구부(181h)에 의해 일부가 노출되는 전기 연결 패드(182)와 달리, 제2 패시베이션층(181)에 의해 완전히 덮일 수 있다. 상기 우회 배선층(184)를 이용하여 제2 재배선층(132)의 밀집도를 해소할 수 있다.
상기 우회 배선층(184)은 평면상에서 복수의 재배선 패턴들(132L)과 중첩되며 복수의 재배선 패드들(132P) 사이를 가로질러 연장될 수 있다. 상기 우회 배선층(184)은 상기 제2 몰딩 부재(130b) 상에 배치되어 패키지(100D)의 백사이드에 전기 회로를 제공할 수 있다. 상기 우회 배선층(184)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 도전성 물질은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 상기 우회 배선층(184)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 또는 신호(S) 패턴을 포함할 수 있다. 상기 우회 배선층(184)은 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
한편, 도 9 및 10에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 11a 및 도 11b는 반도체 패키지의 일부 요소들의 예시적인 실시예를 개략적으로 나타낸 단면도이다. 도 11a 및 11b에는 예시적인 실시예에 따른 전기 연결 구조체(185)의 구성이 개략적으로 도시되었다.
도 11a 및 11b를 참조하면, 예시적인 실시예에 따른 전기 연결 구조체(185)는 시드층(182a, 183a), 도체층(CL) 및 컨택층(182c)을 포함할 수 있다.
도 11a에서 상기 도체층(CL)은 상기 제2 몰딩 부재(130b) 상에서 수평방향으로 연장된 바디층(182b-1, 182b-2)과 상기 제2 몰딩 부재(130b)를 관통하여 재배선 패드(132P)를 향해서 연장된 비아 바디층(183b-1, 183b-2)을 가질 수 있다. 상기 도체층(CL)은 서로 다른 물질의 금속을 포함하는 하부 금속층(182b-1, 183b-1)과 상부 금속층(182b-2, 183b-2)을 가질 수 있다. 예를 들어, 상기 하부 금속층(182b-1, 183b-1)은 구리를 포함하고, 상기 상부 금속층(182b-2, 183b-2)은 니켈을 포함할 수 있다. 상기 도체층(CL)은 전기 도금에 의해 형성될 수 있다. 상기 하부 금속층(182b-1, 183b-1) 및 상기 상부 금속층(182b-2, 183b-2)은 각각 약 5um의 두께를 가질 수 있다.
도 11b에서 상기 시드층(182a, 183a)은 상기 도체층(CL)의 하면을 따라서 연속적으로 형성될 수 있다. 상기 시드층(183c)은 서로 다른 물질의 금속을 포함하는 하부 시드층(183a-1)과 상부 시드층(183a-2)을 가질 수 있다. 예를 들어, 상기 하부 시드층(183a-1)은 티타늄(Ti) 또는 티타늄-텅스텐(Ti-W) 합금을 포함할 수 있고, 상기 상부 시드층(183a-2)은 구리를 포함할 수 있다. 상기 시드층(183c)은 무전해 도금 또는 스퍼터링에 의해 형성될 수 있다. 상기 하부 시드층(183a-1)은 약 0.1um의 두께를 가질 수 있고, 상기 상부 시드층(183a-2)은 약 0.3um의 두께를 가질 수 있다.
상기 컨택층(182c)은 상기 도체층(CL)의 상면에 형성될 수 있다. 상기 컨택층(182c)은 상기 도체층(CL) 및 상기 시드층(182a, 183a)과 다른 물질의 금속을 포함할 수 있다. 예를 들어, 금(Au)을 포함할 수 있고, 전기 도금에 의해 형성될 수 있다. 상기 컨택층(182c)은 POP 결합 시 솔더(solder)와 집적 접촉할 수 있다. 상기 컨택층(182c)은 약 0.5um의 두께를 가질 수 있다.
한편, 도 11a 및 11b에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지(100E)를 나타낸 단면도이다.
도 12를 참조하면, 다른 실시예에 따른 반도체 패키지(100E)에서 제2 재배선층(132)는 제1 몰딩 부재(130a)의 상면에 직접 배치될 수 있고, 상기 제1 몰딩 부재(130a)의 상면에서 노출되는 수직 연결 구조체(110)는 제2 재배선층(132)과 직접 연결될 수 있다. 상기 수직 연결 구조체(110)의 상면은 상기 제1 몰딩 부재(130a)의 상면과 동일면인 제2 면(S1)에 있을 수 있고, 반도체 칩(120)의 상면인 제1 면(S1)과 상기 제2 면(S2)은 서로 이격될 수 있다. 다만, 도 12에 도시된 것과 달리, 다른 실시예에서는 상기 제1 면(S1)과 상기 제2 면(S2)은 동일면에 있을 수 있다.
전술한 본 실시예의 구조는 상기 수직 연결 구조체(110)와 반도체 칩(120)을 제1 몰딩 부재(130a)로 몰딩한 다음 연마 공정으로 제1 몰딩 부재(130a)의 상면을 제거하고 상기 수직 연결 구조체(110)의 상면을 노출시킴으로써 구현될 수 있다. 상기 연마 공정에서 반도체 칩(120)의 상면까지 노출시켜 상기 제1 면(S1)과 상기 제2 면(S2)이 공면을 이룰 수 있고, 이 경우 반도체 칩(120)의 일부가 제거될 수도 있다. 따라서, 제1 재배선층(142)과 제2 재배선층(132)의 접속 거리를 최소화하여 패키지(100E)의 전기적 특성을 향상시킬 수 있다.
한편, 도 12에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지(100F)를 나타낸 단면도이다.
도 13을 참조하면, 다른 실시예에 따른 반도체 패키지(100F)에서 수직 연결 구조체(110)는 재배선 기판(140)와 접하는 제1 절연층(111a), 상기 재배선 기판(140)와 접하며 상기 제1 절연층(111a)에 매립된 제1 배선층(112a), 상기 제1 절연층(111a)의 상기 제1 배선층(112a)이 매립된 측의 반대측 상에 배치된 제2 배선층(112b), 상기 제1 절연층(111a) 상에 배치되며 상기 제2 배선층(112b)을 덮는 제2 절연층(111b), 및 상기 제2 절연층(111b)의 상기 제2 배선층(112b)이 매립된 측의 반대측 상에 배치된 제3 배선층(112c)을 포함하며, 상기 제1 배선층(112a)과 상기 제2 배선층(112b)은 상기 제1 절연층(111a)을 관통하는 제1 배선 비아(113a)에 의해 전기적으로 연결되고, 상기 제2 배선층(112b)과 상기 제3 배선층(112c)은 상기 제2 절연층(111b)을 관통하는 제2 배선 비아(113b)에 의해 전기적으로 연결될 수 있다. 또한, 상기 제1 내지 제3 배선층(112a, 112b, 112c)은 재배선 기판(140)의 제1 재배선층(142)과 전기적으로 연결될 수 있다.
상기 수직 연결 구조체(110)는 상기 절연층(111a, 111b)의 구체적인 재료에 따라 패키지(100F)의 강성을 보다 개선시킬 수 있으며, 제1 몰딩 부재(130a)의 두께 균일성을 확보할 수 있다. 상기 수직 연결 구조체(110)는 절연층(111a, 111b)을 관통하는 관통홀(110H)을 가질 수 있다. 상기 관통홀(110H)에는 반도체 칩(120)이 배치될 수 있다. 상기 관통홀(110H)은 벽면이 반도체 칩(120)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다.
상기 절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그(prepreg)가 사용될 수 있다.
상기 배선층(112a, 112b, 112c)은 상기 배선 비아(113a, 113b)와 함께 패키지의 상/하 전기적 연결 경로를 제공할 수 있으며, 접속 전극(120P)을 재배선하는 역할을 수행할 수 있다. 상기 배선층(112a, 112b, 112c)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 상기 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 상기 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 상기 그라운드(GND) 패턴과 상기 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 배선층(112a, 112b, 112c)은 각각 다양한 종류의 비아 패드 등을 포함할 수 있다. 배선층(112a, 112b, 112c)은 공지의 도금공정으로 형성될 수 있으며, 각각 시드층 및 도체층으로 구성될 수 있다.
상기 배선 비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결하며, 그 결과 수직 연결 구조체(110) 내에 전기적 경로를 형성할 수 있다. 상기 배선 비아(113a, 113b) 는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 상기 배선 비아(113a, 113b)는 신호용 비아, 파워용 비아, 그라운드용 비아를 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 상기 배선 비아(113a, 113b)는 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 상기 배선 비아(113a, 113b)는 도금공정으로 형성될 수 있고, 시드층 및 도체층으로 구성될 수 있다.
한편, 도 13에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 14는 본 발명의 다른 실시예에 따른 패키지(300A)를 나타낸 단면도이다.
도 14를 참조하면, 다른 실시예에 따른 패키지(300A)는 도 1의 반도체 패키지(100A)와 결합된 제2 패키지(200)를 포함할 수 있다(패키지 온 패키지 구조). 상기 제2 패키지(200)는 제2 재배선 기판(210), 제2 반도체 칩(220), 및 봉합재(230)를 포함할 수 있다.
상기 제2 재배선 기판(210)은 상면과 하면에 각각 외부와 전기적으로 연결될 수 있는 재배선 패드들(211, 212)을 포함할 수 있고, 내부에 상기 재배선 패드들(211, 212)과 연결되는 재배선 패턴들을 포함할 수 있다. 상기 재배선 패턴들은 상기 제2 반도체 칩(220)의 제2 접속전극(220P)을 팬-아웃 영역으로 재배선할 수 있다.
상기 제2 반도체 칩(220)은 제2 접속전극(220P)을 포함하며, 상기 제2 접속전극(220P)는 금속 범프(222)에 의해서 상기 제2 재배선 기판(210)과 전기적으로 연결될 수 있다. 일례에서 제2 패키지(200)는 상기 금속 범프(222)를 감싸는 언더필 물질(223)을 더 포함할 수 있다. 상기 언더필 물질(223)은 에폭시 수지 등을 포함하는 절연성 물질일 수 있다. 상기 금속 범프(222)는 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있다.
도면에 도시된 것과 달리, 일례에서 상기 제2 반도체 칩(220)의 제2 접속전극(220P)이 상기 제2 재배선 기판(210) 상면에 직접 접촉하고, 상기 제2 재배선 기판(210) 내부의 비아를 통해서 상기 재배선 패턴들과 전기적으로 연결될 수 있다.
상기 봉합재(230)는 반도체 패키지(100A)의 제1 및 제2 몰딩 부재(130a, 130b)와 동일하거나 유사한 재료를 포함할 수 있다.
한편, 상기 제2 패키지(200)는 제2 연결 범프(240)에 의해서 상기 반도체 패키지(100A)와 물리적/전기적으로 연결될 수 있다. 상기 제2 연결 범프(240)는 상기 제2 재배선 기판(210) 하면의 상기 재배선 패드(211)를 통하여 상기 제2 재배선 기판(210) 내부의 재배선 패턴들과 전기적으로 연결될 수 있다. 또는, 상기 제2 재배선 기판(210) 하면의 상기 재배선 패드(241) 상에 배치되는 언더범프금속을 통해서 상기 재배선 패턴들과 전기적으로 연결될 수 있다. 상기 제2 연결 범프(240)는 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
한편, 도 14에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 15는 본 발명의 다른 실시예에 따른 패키지(300B)를 나타낸 단면도이다.
도 15를 참조하면, 다른 실시예에 따른 패키지(300B)는 도 14의 패키지(300A)와 달리, 반도체 패키지(100A')의 제1 반도체 칩(120)이 재배선 기판(140) 상에 플립-칩 방식으로 실장될 수 있다. 제1 반도체 칩(120)은 금속 범프(122)에 의해 상기 재배선 기판(140)의 재배선층(142)와 전기적으로 연결될 수 있다. 상기 제1 반도체 칩(120)의 하부에는 상기 금속 범프(122)를 감싸는 언더필 물질(123)이 배치될 수 있다. 상기 언더필 물질(123)은 에폭시 수지 등을 포함하는 절연성 물질일 수 있다. 상기 금속 범프(122)는 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있다.
한편, 도 15에 도시된 구성요소들 중 도 1 및 도 14와 동일한 참조번호를 갖는 구성요소들의 경우, 도 1 및 도 14에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 16은 본 발명의 다른 실시예에 따른 패키지(300C)를 나타낸 단면도이다.
도 16을 참조하면, 다른 실시예에 따른 패키지(300C)는 도 13의 반도체 패키지(100F)와 결합된 제2 패키지(200)를 포함할 수 있다. 한편, 도 15에 도시된 구성요소들 중 도 1 및 도 14와 동일한 참조번호를 갖는 구성요소들의 경우, 도 1 및 도 14에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100A~100F: 반도체 패키지 110: 수직 연결 구조체
120: 반도체 칩 130a, 130b: 제1 및 제2 몰딩 부재
132P: 재배선 패드 132L: 재배선 패턴
140: 재배선 기판 150: 제1 패시베이션층
160: 언더 범프 금속 170: 연결 범프
181: 제2 패시베이션층 182: 전기 연결 패드
183: 전기 연결 비아 185: 전기 연결 구조체

Claims (20)

  1. 제1 재배선층을 포함하는 재배선 기판;
    상기 재배선 기판 상에 배치되며 상기 제1 재배선층과 전기적으로 연결되는 반도체 칩;
    상기 재배선 기판과 상기 반도체 칩을 덮는 제1 몰딩 부재;
    상기 제1 몰딩 부재 상에 배치되며, 재배선 패드를 갖는 제2 재배선층;
    상기 재배선 기판과 상기 제2 재배선층 사이에 배치되며, 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 수직 연결 구조체;
    상기 제1 몰딩 부재 상에 배치되며 상기 제2 재배선층의 적어도 일부를 덮는 제2 몰딩 부재;
    상기 제2 몰딩 부재의 최상면에 배치되며 상기 제2 재배선층과 전기적으로 연결되는 전기 연결 패드; 및
    상기 제2 몰딩 부재 상에 배치되며 상기 전기 연결 패드의 적어도 일부 영역을 오픈하는 개구부를 갖는 패시베이션층을 포함하며,
    상기 전기 연결 패드는 제1 금속을 포함하는 도체층, 상기 도체층의 상면에 배치되며 제2 금속을 포함하는 컨택층을 포함하고,
    상기 재배선 패드는 상기 제1 금속 및 상기 제2 금속과 다른 종류의 제3 금속을 포함하고,
    상기 개구부를 통해서 오픈되는 상기 전기 연결 패드의 상기 일부 영역은 상기 재배선 패드의 폭 보다 큰 폭을 갖는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 금속은 니켈(Ni)을 포함하고,
    상기 제2 금속은 금(Au)을 포함하고,
    상기 제3 금속은 구리(Cu)를 포함하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제2 몰딩 부재는 상기 제1 몰딩 부재의 상면에 배치되는 베이스 몰딩층과, 상기 베이스 몰딩층의 상면에 배치되는 빌드업 몰딩층을 포함하며,
    상기 제2 재배선층의 상기 재배선 패드는 상기 베이스 몰딩층의 상면에 배치되며 상기 빌드업 몰딩층에 의해 적어도 일부가 덮이고,
    상기 전기 연결 패드는 상기 빌드업 몰딩층의 상면에 배치되며,
    상기 제2 재배선층은 상기 재배선 패드의 일측에서 상기 베이스 몰딩층의 상기 상면을 따라서 연장되며, 상기 베이스 몰딩층을 관통하는 백사이드 비아를 통해서 상기 수직 연결 구조체와 전기적으로 연결되는 재배선 패턴을 포함하고,
    상기 재배선 패드는 서로 인접하게 배치되는 제1 백사이드 재배선 패드와 제2 백사이드 재배선 패드를 포함하고,
    상기 전기 연결 패드는 상기 제1 백사이드 재배선 패드의 상부에 배치된 제1 전기 연결 패드와 상기 제2 백사이드 재배선 패드의 상부에 배치된 제2 전기 연결 패드를 포함하고,
    상기 재배선 패턴은 상기 제1 백사이드 재배선 패드와 상기 제2 백사이드 재배선 패드 사이를 통과하는 복수의 재배선 패턴들을 포함하고,
    상기 복수의 재배선 패턴들 중 적어도 일부는 상기 제1 전기 연결 패드 및 상기 제2 전기 연결 패드 중 적어도 하나와 수직적으로 중첩되는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 제1 전기 연결 패드와 상기 제2 전기 연결 패드 사이의 거리는 상기 제1 백사이드 재배선 패드와 상기 제2 백사이드 재배선 패드 사이의 거리 보다 작은 반도체 패키지.
  5. 제1 항에 있어서,
    상기 전기 연결 패드는 상기 패시베이션층에 의해 덮이는 외측 영역에 상기 컨택층 및 상기 도체층을 관통하는 복수의 제1 홈들이 배치되는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 전기 연결 패드는 상기 패시베이션층으로부터 노출된 내측 영역에 상기 컨택층 및 상기 도체층을 관통하는 복수의 제2 홈들이 배치되는 반도체 패키지.
  7. 제5 항에 있어서,
    상기 패시베이션층은 상기 복수의 제1 홈들의 내부를 채우는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제2 몰딩 부재의 상기 최상면에 배치되며, 상기 전기 연결 패드로부터 연장되는 전기 연결 패턴을 더 포함하고,
    상기 전기 연결 패턴은 상기 제2 몰딩 부재를 관통하는 전기 연결 비아에 의해서 상기 재배선 패드와 연결되고
    상기 전기 연결 패드는 상기 재배선 패드와 어긋나게 배치되는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제2 재배선층은 서로 이격된 복수의 제2 재배선층들을 포함하고,
    상기 전기 연결 패드와 동일 레벨에 배치되며 상기 복수의 제2 재배선층들을 전기적으로 연결하는 우회 배선층을 포함하고,
    상기 우회 배선층은 상기 전기 연결 패드와 이격된 반도체 패키지.
  10. 제9 항에 있어서,
    상기 우회 배선층의 상면은 상기 패시베이션층에 의해 덮이는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 전기 연결 패드의 하부에 형성되며, 상기 제2 몰딩 부재를 관통하여 상기 전기 연결 패드와 상기 재배선 패드를 연결하는 전기 연결 비아를 더 포함하고,
    상기 도체층은 상기 제2 몰딩 부재 상에서 수평방향으로 연장된 바디층과, 상기 제2 몰딩 부재를 관통하여 상기 재배선 패드를 향해서 연장된 비아 바디층을 포함하는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 도체층은 구리를 포함하는 하부 금속층 및 상기 하부 금속층 상에 배치되며 니켈을 포함하는 상부 금속층으로 이루어진 반도체 패키지.
  13. 제11 항에 있어서,
    상기 도체층의 하면을 따라서 연속적으로 배치되는 시드층을 포함하는 반도체 패키지.
  14. 제13 항에 있어서,
    상기 시드층은 티타늄을 포함하는 하부 시드층 및 상기 하부 시드층 상에 배치되며 구리를 포함하는 상부 시드층을 포함하는 반도체 패키지.
  15. 제1 항에 있어서,
    상기 수직 연결 구조체는 상기 제1 몰딩 부재를 관통하는 도전성 포스트인 반도체 패키지.
  16. 제1 항에 있어서,
    상기 수직 연결 구조체는 상기 재배선 기판과 접하는 제1 절연층, 상기 재배선 기판과 접하며 상기 제1 절연층에 매립된 제1 배선층, 상기 제1 절연층의 상기 제1 배선층이 매립된 측의 반대측 상에 배치된 제2 배선층, 상기 제1 절연층 상에 배치되며 상기 제2 배선층을 덮는 제2 절연층, 및 상기 제2 절연층의 상기 제2 배선층이 매립된 측의 반대측 상에 배치된 제3 배선층을 포함하며,
    상기 제1 내지 제3 배선층은 상기 제1 재배선층과 전기적으로 연결된 반도체 패키지.
  17. 제1 재배선층을 포함하는 재배선 기판;
    상기 재배선 기판 상에 배치되는 반도체 칩;
    상기 재배선 기판과 상기 반도체 칩을 덮는 제1 몰딩 부재;
    상기 제1 몰딩 부재 상에 배치되며 재배선 패드를 포함하는 제2 재배선층;
    상기 재배선 기판 상에 배치되며, 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 수직 연결 구조체;
    상기 제1 몰딩 부재 상에 배치되며 상기 제2 재배선층의 적어도 일부를 덮는 제2 몰딩 부재; 및
    상기 제2 몰딩 부재 상에 배치되며 상기 재배선 패드와 전기적으로 연결되는 전기 연결 구조체를 포함하며,
    상기 전기 연결 구조체는 니켈(Ni)을 포함하는 도체층과, 상기 도체층의 상면에 배치되며 금(Au)을 포함하는 컨택층을 갖고,
    상기 재배선 패드는 구리(Cu)를 포함하는 반도체 패키지.
  18. 제17 항에 있어서,
    상기 전기 연결 구조체는 상기 제2 몰딩 부재의 최상면으로부터 돌출되는 패드 부분과 상기 제2 몰딩 부재를 관통하여 상기 재배선 패드와 접촉하는 비아 부분을 갖는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 전기 연결 구조체의 상기 패드 부분은 상기 재배선 패드의 폭 보다 큰 폭을 갖는 반도체 패키지.
  20. 제1 재배선층을 포함하는 재배선 기판;
    상기 재배선 기판 상에 배치되며 상기 제1 재배선층과 전기적으로 연결되는 반도체 칩;
    상기 재배선 기판과 상기 반도체 칩을 덮는 제1 몰딩 부재;
    상기 제1 몰딩 부재에 매립되며 상기 제1 재배선층과 전기적으로 연결되는 복수의 수직 연결 구조체들;
    상기 제1 몰딩 부재의 상면에 배치되는 베이스 몰딩층과, 상기 베이스 몰딩층의 상면에 배치되는 빌드업 몰딩층을 포함하는 제2 몰딩 부재;
    상기 베이스 몰딩층의 상기 상면에 배치되며, 복수의 재배선 패드들 및 상기 복수의 재배선 패드들과 상기 복수의 수직 연결 구조체들을 전기적으로 연결하는 복수의 재배선 패턴들을 포함하는 제2 재배선층; 및
    상기 제2 몰딩 부재 상에 배치되며, 상기 빌드업 몰딩층의 상면으로부터 돌출되는 패드 부분 및 상기 빌드업 몰딩층을 관통하여 상기 복수의 재배선 패드들 중 적어도 하나와 접촉하는 비아 부분을 갖는 복수의 전기 연결 구조체들을 포함하며,
    상기 복수의 전기 연결 구조체들은 니켈(Ni)을 포함하는 도체층과, 상기 도체층의 상면에 배치되며 금(Au)을 포함하는 컨택층을 갖고,
    상기 복수의 재배선 패드들은 서로 인접하게 배치되는 제1 백사이드 재배선 패드와 제2 백사이드 재배선 패드를 포함하고,
    상기 복수의 전기 연결 구조체들은 상기 제1 및 상기 제2 백사이드 재배선 패드 각각에 대응하는 제1 백사이드 전기 연결 구조체와 제2 백사이드 전기 연결 구조체를 포함하고,
    상기 복수의 재배선 패턴들은 상기 제1 백사이드 재배선 패드와 상기 제2 백사이드 재배선 패드 사이를 통과하고, 상기 복수의 재배선 패턴들 중 적어도 일부는 상기 제1 백사이드 전기 연결 구조체 및 상기 제2 백사이드 전기 연결 구조체 중 적어도 하나와 수직적으로 중첩되는 반도체 패키지.
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