CN112992846A - 半导体封装件 - Google Patents

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Abstract

一种半导体封装件，包括：包括第一再分布层的再分布基板，位于所述再分布基板上的第一模制构件，位于所述第一模制构件上并且具有再分布焊盘的第二再分布层，位于第二模制构件的上表面上并且电连接到所述第二再分布层的电连接焊盘，以及位于所述第二模制构件上并且具有暴露所述电连接焊盘的至少一部分的开口的钝化层。所述电连接焊盘包括：包含第一金属的导体层和位于所述导体层上且包含第二金属的接触层。所述再分布焊盘包括不同于所述第一金属和所述第二金属的第三金属。所述电连接焊盘的被所述开口暴露的所述部分的宽度大于所述再分布焊盘的宽度。

Description

半导体封装件
相关申请的交叉引用
本申请要求于2019年12月17日向韩国知识产权局提交的韩国专利申请No.10-2019-0168552的优先权，其公开内容通过引用全部合并于此。
技术领域
本公开总体上涉及半导体封装件，并且更具体地，涉及包括用于进行电连接的再分布层的半导体封装件。
背景技术
尽管可能需要半导体器件来处理大容量数据，但是其体积已经逐渐减小。因此，在包括彼此不同的半导体耦接芯片的层叠封装(POP)构造中，设置在下封装件的背面上的电连接焊盘的数目和将电连接焊盘电连接到第一再分布层RDL的背面互连线的数目已经增加。然而，由于要求电连接焊盘具有标准尺寸的面积，因此可能难以将面积减小到预定尺寸或更小，并且在减小背面互连线的宽度和空间方面可能存在技术限制。
发明内容
示例实施例提供了一种通过使用第二再分布层而具有提高的集成密度和可靠性的半导体封装件。
根据示例实施例，一种半导体封装件，包括：再分布基板，所述再分布基板包括第一再分布层；半导体芯片，所述半导体芯片位于所述再分布基板上并且电连接到所述第一再分布层；第一模制构件，所述第一模制构件位于所述再分布基板和所述半导体芯片上；第二再分布层，所述第二再分布层位于所述第一模制构件上并且具有再分布焊盘；竖直连接结构，所述竖直连接结构位于所述再分布基板与所述第二再分布层之间并且将所述第一再分布层和所述第二再分布层彼此电连接；第二模制构件，所述第二模制构件位于所述第一模制构件上以及所述第二再分布层的至少一部分上；电连接焊盘，所述电连接焊盘位于所述第二模制构件的最上表面上并且电连接到所述第二再分布层；以及钝化层，所述钝化层位于所述第二模制构件上并且具有暴露所述电连接焊盘的至少一部分的开口。所述电连接焊盘包括：包含第一金属的导体层和位于所述导体层上且包含第二金属的接触层。所述再分布焊盘包括不同于所述第一金属和所述第二金属的第三金属。所述电连接焊盘的被所述开口暴露的所述部分的宽度大于所述再分布焊盘的宽度。
根据示例实施例，一种半导体封装件，包括：再分布基板，所述再分布基板包括第一再分布层；半导体芯片，所述半导体芯片位于所述再分布基板上；第一模制构件，所述第一模制构件位于所述再分布基板和所述半导体芯片上；第二再分布层，所述第二再分布层位于所述第一模制构件上并且包括再分布焊盘；竖直连接结构，所述竖直连接结构位于所述再分布基板上并且将所述第一再分布层和所述第二再分布层彼此电连接；第二模制构件，所述第二模制构件位于所述第一模制构件上并且覆盖所述第二再分布层的至少一部分；以及电连接结构，所述电连接结构位于所述第二模制构件上并且电连接到所述再分布焊盘。所述电连接结构包括包含镍(Ni)的导体层以及位于所述导体层的上表面上并且包含金(Au)的接触层。所述再分布焊盘包括铜(Cu)。
根据示例实施例，一种半导体封装件，包括：再分布基板，所述再分布基板包括第一再分布层；半导体芯片，所述半导体芯片位于所述再分布基板上并且电连接到所述第一再分布层；第一模制构件，所述第一模制构件位于所述再分布基板和所述半导体芯片上；多个竖直连接结构，所述多个竖直连接结构嵌入在所述第一模制构件中并且电连接到所述第一再分布层；第二模制构件，所述第二模制构件包括基础模制层和堆积模制层，所述基础模制层位于所述第一模制构件的上表面上，所述堆积模制层位于所述基础模制层的上表面上；第二再分布层，所述第二再分布层位于所述基础模制层的上表面上，并且包括多个再分布焊盘以及将所述多个再分布焊盘和所述多个竖直连接结构彼此电连接的多个再分布图案；以及多个电连接结构，每个所述电连接结构位于所述第二模制构件上并且具有焊盘部分和通路部分，所述焊盘部分从所述堆积模制层的上表面突出，所述通路部分穿过所述堆积模制层与所述多个再分布焊盘中的至少一个再分布焊盘物理接触。所述多个电连接结构包括包含镍(Ni)的导体层以及位于所述导体层的上表面上并且包含金(Au)的接触层。所述多个再分布焊盘包括彼此相邻的第一背面再分布焊盘和第二背面再分布焊盘。所述多个电连接结构包括分别对应于所述第一背面再分布焊盘和所述第二背面再分布焊盘的第一背面电连接结构和第二背面电连接结构。所述多个再分布图案在所述第一背面再分布焊盘与所述第二背面再分布焊盘之间延伸，并且在所述再分布基板用作基础参考平面的所述半导体封装件的截面图中，所述多个再分布图案当中的一个或更多个再分布图案与所述第一背面电连接结构和所述第二背面电连接结构中的至少一者竖直交叠。
附图说明
从以下结合附图的详细描述中，将更加清楚地理解本公开的上述以及其他方面、特征和优点。
图1是根据本发明构思的一些示例实施例的半导体封装件的截面图。
图2是示出了与图1的半导体封装件中的区域“A”相对应的元件的示意性俯视图。
图3是根据本发明构思的其他示例实施例的半导体封装件的截面图。
图4A至图6B是示出图3的半导体封装件中的元件的各种示例的示意性俯视图。
图7是根据本发明构思的其他示例实施例的半导体封装件的截面图。
图8是示出了与图7的半导体封装件中的区域“B”相对应的元件的示意性俯视图。
图9是根据本发明构思的其他示例实施例的半导体封装件的截面图。
图10是示出了与图9的半导体封装件中的区域“C”相对应的元件的示意性俯视图。
图11A和图11B是示出根据本发明构思的一些实施例的半导体封装件的元件的示意性截面图。
图12是根据本发明构思的其他示例实施例的半导体封装件的截面图。
图13是根据本发明构思的其他示例实施例的半导体封装件的截面图。
图14是根据本发明构思的一些示例实施例的层叠封装结构的截面图。
图15是根据本发明构思的其他示例实施例的层叠封装结构的截面图。
图16是根据本发明构思的其他示例实施例的层叠封装结构的截面图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施例。在附图中，相同的附图标记用于相同的元件，并且将省略其重复描述。如本文所使用的，术语“和/或”包括一个或更多个相关所列项的任何和所有组合。将理解的是，当元件被称为位于另一个元件“上”、“附接”到另一个元件、“连接”到另一个元件、与另一个元件“耦接”、“接触”另一个元件等时，它可以直接位于另一个元件上、直接附接到另一个元件、直接连接到另一个元件、直接与另一个元件耦接、或直接接触另一个元件，或者也可以存在中间元件。相比之下，当元件被称为例如“直接”位于另一个元件“上、“直接附接”到另一个元件、“直接连接”到另一个元件、“直接”与另一个元件“耦接”、“直接接触”另一个元件时，则不存在中间元件。要注意的是，针对一个实施例描述的各方面可以被并入不同的实施例中，尽管未对其做具体描述。也就是说，可以以任何方式和/或组合来组合所有实施例和/或任何实施例的特征。
图1是根据本发明构思的一些示例实施例的半导体封装件100A的截面图，并且图2是示出了与图1的半导体封装件100A中的区域“A”相对应的元件的示意性俯视图。图2示出了当从上方(即，俯视图)观察图1的半导体封装件100A时与区域“A”相对应的元件。
参照图1和图2，半导体封装件100A可以包括竖直连接结构110、半导体芯片120、第一模制构件130a、第二模制构件130b、具有再分布焊盘132P的第二再分布层132、具有第一再分布层142的再分布基板140、具有电连接焊盘182和电连接通路183的电连接结构185、以及位于电连接结构185的一部分上并且至少部分地覆盖该部分的第二钝化层181。
在示例实施例中，半导体封装件100A还可以包括设置在再分布基板140上以保护第一再分布层142的第一钝化层150、穿透第一钝化层150的凸块下金属160、以及连接到凸块下金属160的连接凸块170。
竖直连接结构110可以是设置在再分布基板140的表面(例如，图1中的再分布基板的上表面)上并穿过第一模制构件130a的至少一部分将第一再分布层142和第二再分布层132彼此电连接的导电柱。竖直连接结构110可以包括围绕半导体芯片120设置的多个竖直连接结构110。竖直连接结构110可以形成穿透第一模制构件130a的电路径。导电柱可以包括导电材料。导电柱可以完全填充有导电材料，并且可以具有例如圆柱形形状或多边形柱形形状。导电柱的形状不必受到限制；因此，导电柱可以具有各种形状。在图1中，竖直连接结构110通过背面通路133连接到第二再分布层132。然而，与图1所示的不同，当通过诸如化学机械抛光(CMP)工艺的平坦化工艺将竖直连接结构110的上表面设置成与第一模制构件130a的上表面共面时，竖直连接结构110可以直接连接到第二再分布层132(参见图12)。
半导体芯片120可以具有其上设置有连接电极120P的有源表面以及与该有源表面相对的无源表面。半导体芯片120可以是逻辑芯片或存储芯片。例如，半导体芯片120可以包括：系统大规模集成电路(LSI)，逻辑电路，CMOS成像传感器(CIS)，诸如DRAM、SRAM、闪存、PRAM、ReRAM、FeRAM、MRAM、高带宽存储器(HBM)、混合存储立方体(HMC)的存储器件，微机电系统(MEMS)器件等。
额外的连接构件可以设置在连接电极120P与第一再分布层142之间。该连接构件可以包括焊球或铜柱。例如，半导体芯片120可以以倒装芯片接合方式安装在再分布基板140上。在这样的实施例中，底部填充树脂可以形成在半导体芯片120与再分布基板140之间以环绕和/或至少部分地围绕连接构件。
第一模制构件130a可以设置在再分布基板140上，并且可以位于半导体芯片120上并且至少部分地覆盖半导体芯片120。第一模制构件130a可以包括绝缘材料，并且绝缘材料可以是包括无机填料和绝缘树脂的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、或在热固性树脂或热塑性树脂中包含诸如无机填料的增强材料的树脂，具体地，可以是味之素堆积膜(Ajinomoto build-up film，ABF)、FR-4树脂、双马来酰亚胺三嗪(bismaleimide triazine，BT)树脂等。另外，绝缘材料可以是环氧模塑料(EMC)、光可成像密封剂(PIE)等。
第二模制构件130b可以是设置在半导体封装件100A的背面(即，靠近其上未设置半导体芯片120的连接电极120P的表面(无源表面)的一侧)上的绝缘层。第二模制构件130b可以位于第二再分布层132的一部分上并且至少部分地覆盖该部分。第二模制构件130b可以包括绝缘材料，并且该绝缘材料可以是包括无机填料和绝缘树脂的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、或在热固性树脂或热塑性树脂中包含诸如无机填料的增强材料的树脂，具体地，可以是味之素堆积膜(Ajinomoto build-up film，ABF)、FR-4树脂、双马来酰亚胺三嗪(bismaleimide triazine，BT)树脂等。另外，绝缘材料可以是环氧模塑料(EMC)、光可成像密封剂(PIE)等。第二模制构件130b可以由与第一模制构件130a相同的材料形成，或者可以由与第一模制构件130a的材料不同的材料形成。图1中示出了将第二模制构件130b和第一模制构件130a分隔开的边界线，但是取决于用于制造的工艺，它们之间的边界可能不是很明显。
第二模制构件130b可以包括：被设置成与第一模制构件130a的上表面物理接触的基础模制层(下模制层)130b，以及被设置成与基础模制层(下模制层)130b的上表面物理接触的堆积模制层(上模制层)130b。第二再分布层132可以设置在基础模制层(下模制层)130b的上表面上，并且堆积模制层(上模制层)130b可以位于第二再分布层132上并且至少部分地覆盖第二再分布层132。
第二再分布层132可以包括：设置在基础模制层(下模制层)130b的上表面上的再分布焊盘(或“背面再分布焊盘”)132P，以及将再分布焊盘132P电连接到竖直连接结构110的再分布图案(或“背面再分布图案”)132L。第二再分布层132可以包括多个再分布焊盘132P以及将多个再分布焊盘132P与多个竖直连接结构110彼此连接的多个再分布图案132L。第二再分布层132可以设置在第一模制构件130a上以在半导体封装件100A的背面上提供电路。第二再分布层132可以包括导电材料。例如，导电材料可以是铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。第二再分布层132可以依据其设计执行各种功能。例如，第二再分布层132可以具有接地(GND)图案、电源(PWR)图案和/或信号(S)图案。第二再分布层132可以通过镀覆工艺形成，并且可以包括晶种层和导体层。
再分布焊盘132P可以是直接连接到电连接结构185的部分，并且可以具有直径大于再分布图案132L的宽度的圆形焊盘。然而，在本发明构思的其他实施例中，再分布焊盘132P的形状不必限于这些示例。
再分布图案132L可以是形成为在第一模制构件130a上延伸并且其一端连接到再分布焊盘132P且另一端连接到竖直连接结构110的电路图案。再分布图案132L可以从再分布焊盘132P的一侧沿着基础模制层(下模制层130b)的上表面延伸，并且可以通过穿透基础模制层(下模制层)130b的背面通路133电连接到竖直连接结构110。
再分布基板140可以包括绝缘层141、设置在绝缘层141上的第一再分布层142、以及穿过绝缘层141将第一再分布层142和凸块下金属160或竖直连接结构110彼此电连接的再分布通路143。再分布基板140可以对半导体芯片120的连接电极120P进行再分布，并且可以通过连接凸块170将连接电极120P物理和/或电连接到外部实体。绝缘层141、第一再分布层142和再分布通路143的数目可以多于或少于图中所示的那些。
绝缘层141可以包括绝缘材料。例如，可以将光可成像电介质(PID)用作绝缘材料。在这样的实施例中，可以通过光通路实现精细节距。绝缘层141之间的边界可以很明显，或者可以不是很明显。
第一再分布层142可以对半导体芯片120的连接焊盘120P进行再分布，以将竖直连接结构110和连接凸块170彼此电连接。第一再分布层142可以是铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。再分布层142可以依据其设计执行各种功能。例如，第一再分布层142可以具有接地(GND)图案、电源(PWR)图案和/或信号(S)图案等。接地(GND)图案和电源(PWR)图案可以相同。另外，第一再分布层142可以包括再分布通路焊盘和连接凸块焊盘。第一再分布层142可以通过镀覆工艺形成，并且可以包括晶种层和导体层。
再分布通路143可以将形成在不同层上的第一再分布层142彼此电连接，并且还可以将半导体芯片120的连接电极120P和竖直连接结构110连接到第一再分布层142。当半导体芯片120是裸芯片时，再分布通路143可以与连接电极120P物理接触。再分布通路143是铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。再分布通路143可以具有用于信号的通路、用于电源的通路、用于接地的通路等，并且用于电源的通路和用于接地的通路可以相同。再分布通路143可以是填充有金属材料的场型通路，或者可以是金属材料沿着通孔的壁表面形成在其中的保形型通路。再分布通路143可以通过镀覆工艺形成，并且可以包括晶种层和导体层。
电连接结构185(或背面电连接结构)可以包括电连接焊盘182和电连接通路183，该电连接焊盘182设置在第二模制构件130b的上表面上并且电连接到第二再分布层132，该电连接通路183形成在电连接焊盘182下方并且穿过第二模制构件130b将电连接焊盘182和再分布焊盘132P彼此连接。可以提供数十至数万个电连接结构185。多个竖直连接结构110可以在再分布基板140上与半导体芯片120的侧表面间隔开，以环绕和/或围绕半导体芯片120。电连接结构185可以设置在被多个竖直连接结构110环绕和/或围绕的区域中。在这样的实施例中，可以不在被多个竖直连接结构110环绕和/或围绕的区域的中央部分中设置多个背面电连接结构185。
电连接焊盘182和电连接通路183可以彼此集成在一起，并且在一些实施例中，可以包括整体式结构。因此，电连接结构185可以设置在第二模制构件130b上，并且可以具有从第二模制构件130b的上表面突出的电连接焊盘(在本文中，也可以被称为焊盘部分)182和被设置为穿过第二模制构件130b与再分布焊盘132P物理接触的电连接通路(在本文中，也可以被称为通路部分)183。电连接结构185的电连接焊盘182的宽度D2可以大于再分布焊盘132P的宽度D1。
电连接结构185包括：沿着第二模制构件130b的表面和再分布焊盘132P的表面形成的晶种层182a和183a，形成在晶种层182a和183a上的导体层182b和183b，以及形成在导体层182b和183b上的接触层182c。导体层182b和183b可以包括主体层182b和通路主体层183b，主体层182b在水平方向上沿着第二模制构件130b的上表面延伸，通路主体层183b穿过第二模制构件130b朝向再分布焊盘132P延伸。晶种层182a和183a可以包括铜(Cu)，并且可以通过化学镀形成。导体层182b和183b可以包括镍(Ni)，并且可以通过电镀形成。接触层182c可以包括金(Au)，并且可以通过电镀形成。晶种层182a和183a、导体层182b和183b以及接触层182c可以分别具有大约0.8μm的厚度、大约5μm的厚度和大约0.5μm的厚度。在电连接结构185中，形成在用于焊接的Cu焊盘(第二再分布层中包括的焊盘)的表面上作为阻挡层和扩散阻挡层的Ni/Au层可以被分隔成额外的导电结构，以减小Cu焊盘的尺寸并提高封装件背面上的Cu图案的集成密度。
第二钝化层181可以具有设置在第二模制构件130b上的开口181h，以暴露电连接焊盘182的至少一部分。电连接焊盘182的通过第二钝化层181暴露的宽度D3的尺寸可以满足预定标准。电连接焊盘182的通过第二钝化层181的开口181h暴露的暴露表面的宽度D3可以大于再分布焊盘132P的宽度D1。第二钝化层181被构造成保护电连接结构185免受物理和化学损害。第二钝化层181可以包括热固性树脂。例如，第二钝化层189可以是ABF，但实施例不限于此。可以提供数十至数万个开口181h。
在典型的POP中，可以形成在下封装件的背面上的、用于POP的背面连接焊盘可以被设计成具有预定尺寸。在用于POP的背面连接焊盘的表面上形成用于与焊料接合的表面处理层(Ni/Au)。在这种情况下，当用于POP的背面连接焊盘的数目增加时，用于形成背面互连线的空间受到限制，并且在减小背面互连线的宽度方面可能存在技术限制。因此，可能难以实现用于高性能半导体芯片的POP接合的多个背面连接焊盘。
相比之下，根据一些示例实施例的半导体封装件100A可以包括用于接合到焊料的背面电连接结构185。背面电连接结构185包括导体层182b和183b以及接触层182c，导体层182b和183b包括镍(Ni)，接触层182c设置在导体层182b和183b的上表面上并且包括金(Au)。在图1的截面图中，包括铜(Cu)的第二再分布层132或再分布焊盘132P可以设置在背面电连接结构185下方。背面电连接结构185的电连接焊盘182的宽度D2可以大于再分布焊盘132P的宽度D1。因此，电连接到再分布焊盘132P的再分布图案132L可以更密集地形成，而不会因为接合有焊料的用于POP接合的背面电连接结构185的数目增加而造成空间限制。
例如，再分布焊盘132P可以包括彼此相邻设置的第一背面再分布焊盘132P-1和第二背面再分布焊盘132P-2。电连接焊盘182可以包括第一电连接焊盘182-1和第二电连接焊盘182-2，第一电连接焊盘182-1设置在第一背面再分布焊盘132P-1上方，第二电连接焊盘182-2设置在第二背面再分布焊盘132P-2上方，如图2的俯视图所示。再分布图案132L可以包括穿过第一背面再分布焊盘132P-1与第二背面再分布焊盘132P-2之间以将竖直连接结构110和其他再分布焊盘132P彼此连接的再分布图案132L。在半导体封装件100A的截面图中，多个再分布图案当中的一个或更多个再分布图案可以与第一电连接焊盘182-1和第二电连接焊盘182-2中的至少一者竖直交叠。第一电连接焊盘182-1与第二电连接焊盘182-2之间的距离W1可以小于第一背面再分布焊盘132P-1与第二背面再分布焊盘132P-2之间的距离W2。
第一钝化层150被构造成保护再分布基板140免受物理和化学损害。第一钝化层150可以包括热固性树脂。例如，第一钝化层150可以是ABF，但其实施例不限于此。第一钝化层150可以具有形成为暴露第一再分布层142当中的最下面的第一再分布层142的至少一部分的开口。可以提供数十至数万个开口，或者可以提供数十至数千或更多个开口，或者可以提供数十至数千或更少个开口。每个开口可以具有多个孔。
凸块下金属160可以提高连接凸块170的连接可靠性，并且可以提高半导体封装件100A的板级可靠性。可以提供数十或数万个凸块下金属160，或者可以提供数十至数千或更多个凸块下金属160，或者可以提供数十至数千或更少个凸块下金属160。每个凸块下金属160可以形成在第一钝化层150的开口中，以电连接到暴露的最下面的第一再分布层142。凸块下金属160可以通过使用金属的金属化方法形成，但形成凸块下金属160的方法的实施例不限于此。
连接凸块170被构造成将半导体封装件100A物理和/或电连接到外部实体。例如，半导体封装件100A可以通过连接凸块170安装在电子设备的主板上。连接凸块170可以设置在第一钝化层150上，并且可以分别电连接到凸块下金属160。连接凸块170可以由具有低熔点的金属(例如，锡(Sn)或包括锡(Sn)的合金)形成。连接凸块170可以包括焊料，但是根据本发明构思的各种实施例，其材料不必受到限制。
连接凸块170可以体现为盘(land)、球、销等。连接凸块170可以形成为具有多层结构或单层结构。当连接凸块170形成为具有多层结构时，连接凸块170可以包括铜柱和焊料。当连接凸块170形成为具有单层结构时，连接凸块170可以包括锡银焊料或铜。然而，其示例实施例不限于此。连接凸块170的数目、间隔、设置形式等不必受到限制，而是可以由本领域技术人员根据本发明构思的各种实施例基于设计细节进行充分修改。
至少一个连接凸块170可以设置在扇出区域中。扇出区域可以指设置有半导体芯片120的区域之外的区域。与扇入封装件相比，扇出封装件可以具有提高的可靠性，可以允许实现多个输入/输出(I/O)端子，并且可以促进3D互连。另外，与球栅阵列(BGA)封装件、岸栅阵列(land grid array，LGA)封装件等相比，扇出封装件可以被制造成具有相对小的厚度，并且在经济上是有利的。
图3是根据本发明构思的其他示例实施例的半导体封装件100B的截面图，并且图4A至图6B是示出图3的半导体封装件中的元件的各种示例的示意性俯视图。
参照图3和图4A至图6B，半导体封装件100B可以具有穿透背面电连接结构185的电连接焊盘182的第一孔182H1和/或第二孔182H2。可以在电连接焊盘182的镀覆工艺中通过图案化，或者可以通过去除电连接焊盘182的一部分，来形成第一孔182H1和第二孔182H2。
图4A和图4B示出具有第一孔182H1的电连接焊盘182A和182B，每个第一孔182H1具有示例构造。第一孔182H1可以形成在电连接焊盘182A和182B的外部区域中。外部区域覆盖有第二钝化层181。第一孔182H1穿透构成电连接焊盘182的接触层182c、导体层182b和晶种层182a中的至少一者。例如，第一孔182H1可以延伸穿过接触层182c和导体层182b，此时，第一孔也可以被称为第一凹槽。当从上方(即，俯视图)观察时，每个第一孔182H1可以具有其内壁连续连接的中空形状(图4A)，或者可以具有内壁的一侧可以敞开的形状(图4B)。第一孔182H1可以至少部分地被第二钝化层181填充。因此，可以改善第二钝化层181的粘附和接合，并且可以提高封装件的可靠性。
图5示出具有第二孔182H2的电连接焊盘182C，每个第二孔182H2具有示例构造。第二孔182H2可以形成在电连接焊盘182C的内部区域中。内部区域是未被第二钝化层181覆盖并且被暴露的区域，并且是开口181h的内部区域。第二孔182H2可以穿透构成电连接焊盘182的接触层182c、导体层182b和晶种层182a中的至少一者。例如，第二孔182H2可以延伸穿过接触层182c和导体层182b，此时，第二孔也可以被称为第二凹槽。例如，第二孔182H2可以穿透接触层182c、导体层182b和晶种层182a中的所有以暴露第二模制构件130b的一部分。在这样的实施例中，第二孔182H2可以用作排气孔以增加第二模制构件130b的粘合强度。当从上方(即，俯视图)观察时，第二孔182H2可以具有内壁连续连接的中空形状，或者中空部的至少一部分可以连续连接。在POP接合期间，第二孔182H2可以至少部分地被焊料填充，以改善焊料的接合并提高封装件的可靠性。
图6A和图6B示出了具有第一孔182H1和第二孔182H2的电连接焊盘182D和182F，第一孔182H1和第二孔182H2均具有示例构造。第一孔182H1可以至少部分地被第二钝化层181覆盖，并且第二孔182H2可以从第二钝化层181暴露。当从上方(即，俯视图)观察时，第二孔182H2可以形成在不与电连接通路183交叠的位置。
图3和图4A至图6B中示出的其他元件类似于图1中所示的那些，因此将省略其详细描述。
图7是根据本发明构思的其他示例实施例的半导体封装件100C的截面图，并且图8是示出了与图7的半导体封装件中的区域“B”相对应的元件的示意性俯视图。图8示出了当从上方(即，俯视图)观察图7的半导体封装件100C时与区域“B”相对应的部分。
参照图7和图8，电连接焊盘182可以设置在第二模制构件130b的上表面上，并且还可以包括从电连接焊盘182P延伸的电连接图案182L。电连接图案182L可以通过穿透第二模制构件130b的电连接通路183连接到再分布焊盘132P。因此，电连接焊盘182P可以被设置成偏离再分布焊盘132P。因为可以使用电连接图案182L来延伸和选择电连接焊盘182P的布置区域，所以可以提高设计自由度，并且可以形成更多数目的电连接焊盘182P。
电连接图案182L可以设置在第二模制构件130b上，以在半导体封装件100C的背面上提供电路。电连接图案182L可以包括导电材料。例如，导电材料可以是铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。电连接图案182L可以依据其设计执行各种功能。例如，电连接图案182L可以包括接地(GND)图案、电源(PWR)图案和/或信号(S)图案。电连接图案182L可以通过镀覆工艺形成，并且可以包括晶种层和导体层。电连接图案182L可以是如下电路图案：该电路图案沿着第二模制构件130b的上表面延伸并且其一端连接到电连接焊盘182P且其另一端连接到穿透第二模制构件130b的电连接通路183。电连接图案182L可以从第二模制构件130b的上表面沿水平方向延伸，如图7和图8的截面图和俯视图所示，并且当从上方(即，图8的俯视图)观察时，电连接图案182L可以沿彼此不同的第一方向和第二方向弯曲。
电连接焊盘182P具有被第二钝化层181的开口181h暴露的部分，并且提供了POP结构的上封装件的连接部分。电连接焊盘182P可以是直径大于电连接图案182L的线宽的圆形焊盘。然而，根据本发明构思的各种实施例，电连接焊盘182P的形状不必限于图8所示的形状。
在图7和图8所示的元件当中，由与图1中所示的相同的附图标记指示的元件与图1所示的元件类似，因此将省略其描述。
图9是根据本发明构思的其他示例实施例的半导体封装件100D的截面图，并且图10是示出了与图9的半导体封装件中的区域“C”相对应的元件的示意性俯视图。图10示出了当从上方(即，俯视图)观察图9的半导体封装件100D时与区域“C”相对应的部分。
参照图9和图10，半导体封装件100D可以包括旁路布线层184，该旁路布线层184设置在与电连接焊盘182相同的水平高度并且电连接彼此间隔开的多个第二再分布层132。旁路布线层184可以在物理上与电连接焊盘182间隔开。与具有被开口181h暴露的部分的电连接焊盘182不同，在一些实施例中，旁路布线层184可以完全被第二钝化层181覆盖。第二再分布层132的密度问题可以使用旁路布线层184来解决。
在图9的截面图中，旁路布线层184可以与多个再分布图案132L交叠，并且当从上方(即，图10的俯视图)观察时，旁路布线层184可以跨多个再分布焊盘132P延伸。旁路布线层184可以设置在第二模制构件130b上，以在半导体封装件100D的背面上提供电路。旁路布线层184可以包括导电材料。例如，导电材料可以是铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。旁路布线层184可以依据其设计执行各种功能。例如，旁路布线层184可以具有接地(GND)图案、电源(PWR)图案和/或信号(S)图案。旁路布线层184可以通过镀覆工艺形成，并且可以包括晶种层和导体层。
在图9和图10所示的元件当中，由与图1中相同的附图标记指示的元件与图1所示的元件类似，因此将省略其描述。
图11A和图11B是示出半导体封装件的元件的示意性截面图。图11A和图11B示出了根据本发明构思的一些示例实施例的电连接结构185的示意性构造。
参照图11A和图11B，电连接结构185可以包括晶种层182a和183a、导体层CL以及接触层182c。
在图11A中，导体层CL可以包括主体层182b-1和182b-2以及通路主体层183b-1和183b-2，主体层182b-1和182b-2在第二模制构件130b上沿水平方向延伸，通路主体层183b-1和183b-2朝向再分布焊盘132P延伸。导体层CL可以包括下金属层182b-1和183b-1以及上金属层182b-2和183b-2，它们包括彼此不同的金属材料。例如，下金属层182b-1和183b-1可以包括铜，而上金属层182b-2和183b-2可以包括镍。导体层CL可以通过电镀形成。下金属层182b-1和183b-1以及上金属层182b-2和183b-2均可以具有大约5μm的厚度。
在图11B中，晶种层182a和183a可以沿着导体层CL的下表面连续形成。晶种层183a可以包括下晶种层183a-1和上晶种层183a-2，它们可以包括彼此不同的金属材料。例如，下晶种层183a-1可以包括钛(Ti)或钛钨(Ti-W)合金，而上晶种层183a-2可以包括铜。晶种层183a可以通过化学镀或溅射形成。下晶种层183a-1可以具有大约0.1μm的厚度，而上晶种层183a-2可以具有大约0.3μm的厚度。
接触层182c可以形成在导体层CL的上表面上。接触层182c可以包括与导体层CL以及晶种层182a和183a的金属材料不同的金属材料。例如，接触层182c可以包括金(Au)并且可以通过电镀形成。在POP接合期间，接触层182c可以与焊料直接物理接触。接触层182c可以具有大约0.5μm的厚度。
在图11A和图11B所示的元件当中，由与图1中相同的附图标记指示的元件与图1所示的元件类似，因此将省略其描述。
图12是根据本发明构思的其他示例实施例的半导体封装件100E的截面图。
参照图12，在半导体封装件100E中，第二再分布层132可以直接设置在第一模制构件130a的上表面上，并且从第一模制构件130a的上表面暴露的竖直连接结构110可以直接连接到第二再分布层132。竖直连接结构110的上表面可以设置在第二表面S2上，并且第二模制构件130b可以设置在第一模制构件130a的上表面上。第一表面S1、半导体芯片120的上表面、以及第二表面S2可以彼此间隔开。与图12所示的不同，在其他示例实施例中，第一表面S1和第二表面S2可以设置在同一表面上。
根据本发明构思的一些实施例的上述结构可以通过利用第一模制构件130a对竖直连接结构110和半导体芯片120进行模制并使用抛光工艺去除第一模制构件130a的上表面以暴露竖直连接结构110的上表面来实现。在抛光工艺中，甚至可以暴露半导体芯片120的上表面以允许第一表面S1和第二表面S2彼此共面。在这样的实施例中，可以去除半导体芯片120的一部分。因此，可以显著减小第一再分布层142与第二再分布层132之间的连接距离，以改善半导体封装件100E的电特性。
在图12所示的元件当中，由与图1中相同的附图标记指示的元件与图1所示的元件类似，因此将省略其描述。
图13是根据本发明构思的其他示例实施例的半导体封装件100F的截面图。
参照图13，在半导体封装件100F中，竖直连接结构110可以包括：被设置成与再分布基板140物理接触的第一绝缘层111a，被设置成与再分布基板140物理接触并嵌入在第一绝缘层111a中的第一布线层112a，设置在与第一绝缘层110a的其中嵌入有第一布线层112a的一侧相对的一侧上的第二布线层112b，设置在第一绝缘层111a上并且至少部分地覆盖第二布线层112b的第二绝缘层111b，以及设置在与第二绝缘层111b的其中嵌入有第二布线层112b的一侧相对的一侧上的第三布线层112c。第一布线层112a和第二布线层112b可以通过穿透第一绝缘层111a的第一布线通路113a彼此电连接，并且第二布线层112b和第三布线层112c可以通过穿透第二绝缘层111b的第二布线通路113b彼此电连接。另外，第一至第三布线层112a、112b和112c可以电连接到再分布基板140的第一再分布层142。
竖直连接结构110可以根据绝缘层111a和111b的特定材料进一步提高半导体封装件100F的刚度，并且可以确保第一模制构件130a的厚度均匀性。竖直连接结构110可以具有穿透绝缘层111a和111b的通孔110H。半导体芯片120可以设置在通孔110H中。通孔110H可以具有壁表面环绕和/或围绕半导体芯片120的形状，但是根据本发明构思的各种实施例，通孔110H的形状不限于此。
根据本发明构思的各种实施例，绝缘层111a和111b的材料不必受到限制。例如，绝缘层111a和111b的材料可以是绝缘材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂和/或诸如味之素堆积膜(ABF)的热塑性树脂。在其他实施例中，绝缘材料可以是无机填料和芯材料(例如，玻璃纤维(或玻璃布或玻璃织物))一起浸渍在热固性树脂或热塑性树脂中的绝缘材料，例如，预浸料。
布线层112a、112b和112c可以与布线通路113a和113b一起提供封装件的上/下电连接路径，并且可以用于对连接电极120P进行再分布。布线层112a、112b和112c包括铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)、或它们的合金。布线层112a、112b和112c依据相应层的设计可以具有接地(GND)图案、电源(PWR)图案和/或信号(S)图案。布线层112a、112b和112c可以包括除接地(GND)图案、电源(PWR)图案等之外的各种信号，例如，数据信号等。接地(GND)图案和电源(PWR)图案可以相同。另外，布线层112a、112b和112c均可以包括各种类型的通路焊盘。布线层112a、112b和112c可以通过已知的镀覆工艺形成，并且均可以包括晶种层和导体层。
布线通路113a和113b可以将形成在不同层上的布线层112a、112b和112c彼此电连接。结果，可以在竖直连接结构110中形成电路径。布线通路113a和113b可以包括铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。布线通路113a和113b均可以具有用于信号的通路、用于电源的通路和/或用于接地的通路等，并且用于电源的通路和用于接地的通路可以相同。布线通路113a和113b均可以是至少部分地填充有金属材料的场型通路，或者可以是金属材料沿着通孔的壁表面形成在其中的保形型通路。布线通路113a和113b可以通过镀覆工艺形成，并且可以包括晶种层和导体层。
在图13所示的元件当中，由与图1中相同的附图标记指示的元件与图1所示的元件类似，因此将省略其描述。
图14是根据本发明构思的其他示例实施例的层叠封装结构300A的截面图。
参照图14，层叠封装结构300A可以包括与图1的半导体封装件100A结合的第二封装件200。第二封装件200可以包括第二再分布基板210、第二半导体芯片220和密封剂230。
第二再分布基板210可以包括分别设置在其上表面和下表面上的再分布焊盘211和212。再分布焊盘211和212均可以电连接到外部实体。另外，第二再分布基板210可以具有设置在其中的再分布图案，该再分布图案被构造成连接到再分布焊盘211和212。再分布图案可以将第二半导体芯片220的第二连接电极220P再分布到扇出区域。
第二半导体芯片220可以包括第二连接电极220P，并且第二连接电极220P可以通过金属凸块222电连接到第二再分布基板210。作为示例，第二封装件200还可以包括环绕和/或围绕金属凸块222的底部填充材料223。底部填充材料223可以是包括环氧树脂等的绝缘材料。金属凸块222可以包括焊球或铜柱。
在其他示例实施例中，第二半导体芯片220的第二连接电极220P可以与第二再分布基板210的上表面直接物理接触，并且可以通过第二再分布基板210中的通路电连接到再分布图案。
密封剂230可以包括与半导体封装件100A的第一模制构件130a和第二模制构件130b的材料相同或相似的材料。
第二封装件200可以通过第二连接凸块240物理/电连接到半导体封装件100A。第二连接凸块240可以通过第二再分布基板210的下表面上的再分布焊盘211电连接到第二再分布基板210中的再分布图案。在其他实施例中，再分布图案可以通过设置在第二再分布基板210的下表面上的再分布焊盘211上的凸块下金属彼此电连接。每个第二连接凸块240可以由具有相对低的熔点的金属形成，例如，锡(Sn)或包括锡(Sn)的合金。更具体地，每个第二连接凸块240可以由焊料(焊料)等形成。然而，根据本发明构思的各种示例实施例，其材料不必限于此。
在图14所示的元件当中，由与图1中相同的附图标记指示的元件与图1所示的元件类似，因此将省略其描述。
图15是根据本发明构思的其他示例实施例的层叠封装结构300B的截面图。
参照图15，与图14的层叠封装结构300A不同，层叠封装结构300B包括再分布基板140，半导体封装件100A'的第一半导体芯片120可以以倒装芯片的方式安装在再分布基板140上。第一半导体芯片120可以通过金属凸块122电连接到再分布基板140的再分布层142。底部填充材料123可以设置在第一半导体芯片120下方以环绕和/或围绕金属凸块122。底部填充材料123可以是包括环氧树脂等的绝缘材料。金属凸块122可以包括焊球或铜柱。
在图15所示的元件当中，由与图1和图14中相同的附图标记指示的元件与图1和图14所示的元件类似，因此将省略其描述。
图16是根据本发明构思的其他示例实施例的层叠封装结构300C的截面图。
参照图16，层叠封装结构300C可以包括与图13的半导体封装件100F结合的第二封装件200。在图16所示的元件当中，由与图1和图14中相同的附图标记指示的元件与图1和图14所示的元件类似，因此将省略其描述。
如上所述，电连接焊盘和第二再分布层可以彼此分隔开，以提供具有提高的第二再分布层的集成密度和提高的可靠性的半导体封装件。
尽管上面已经示出和描述了示例实施例，但是对于本领域技术人员而言显而易见的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以做出修改和变化。

Claims (20)

1.一种半导体封装件，包括：
再分布基板，所述再分布基板包括第一再分布层；
半导体芯片，所述半导体芯片位于所述再分布基板上并且电连接到所述第一再分布层；
第一模制构件，所述第一模制构件位于所述再分布基板和所述半导体芯片上；
第二再分布层，所述第二再分布层位于所述第一模制构件上并且具有再分布焊盘；
竖直连接结构，所述竖直连接结构位于所述再分布基板与所述第二再分布层之间并且将所述第一再分布层和所述第二再分布层彼此电连接；
第二模制构件，所述第二模制构件位于所述第一模制构件上以及所述第二再分布层的至少一部分上；
电连接焊盘，所述电连接焊盘位于所述第二模制构件的最上表面上并且电连接到所述第二再分布层；以及
钝化层，所述钝化层位于所述第二模制构件上并且具有暴露所述电连接焊盘的至少一部分的开口，
其中，所述电连接焊盘包括：包含第一金属的导体层和位于所述导体层上且包含第二金属的接触层，
其中，所述再分布焊盘包括不同于所述第一金属和所述第二金属的第三金属，并且
其中，所述电连接焊盘的被所述开口暴露的所述部分的宽度大于所述再分布焊盘的宽度。
2.根据权利要求1所述的半导体封装件，其中，所述第二模制构件包括基础模制层和堆积模制层，所述基础模制层位于所述第一模制构件的上表面上，所述堆积模制层位于所述基础模制层的上表面上，
其中，所述第二再分布层的所述再分布焊盘位于所述基础模制层的上表面上，并且所述堆积模制层位于所述再分布焊盘的一部分上，
其中，所述电连接焊盘位于所述堆积模制层的上表面上，
其中，所述第二再分布层从所述再分布焊盘的一侧沿着所述基础模制层的上表面延伸，并且具有通过延伸穿过所述基础模制层的背面通路电连接到所述竖直连接结构的再分布图案，
其中，所述再分布焊盘包括彼此相邻的第一背面再分布焊盘和第二背面再分布焊盘，
其中，所述电连接焊盘包括：在所述再分布基板用作基础参考平面的所述半导体封装件的截面图中，位于所述第一背面再分布焊盘上方的第一电连接焊盘和位于所述第二背面再分布焊盘上方的第二电连接焊盘，
其中，所述再分布图案包括在所述第一背面再分布焊盘与所述第二背面再分布焊盘之间延伸的多个再分布图案，并且
其中，在所述半导体封装件的所述截面图中，所述多个再分布图案当中的一个或更多个再分布图案与所述第一电连接焊盘和所述第二电连接焊盘中的至少一者竖直交叠。
3.根据权利要求2所述的半导体封装件，其中，所述第一电连接焊盘与所述第二电连接焊盘之间的距离小于所述第一背面再分布焊盘与所述第二背面再分布焊盘之间的距离。
4.根据权利要求1所述的半导体封装件，其中，所述电连接焊盘具有其中形成有多个第一凹槽的外部区域，所述多个第一凹槽延伸穿过所述接触层和所述导体层，
其中，所述钝化层位于所述电连接焊盘的所述外部区域上。
5.根据权利要求4所述的半导体封装件，其中，所述电连接焊盘具有其中形成有多个第二凹槽的内部区域，所述多个第二凹槽延伸穿过所述接触层和所述导体层，
其中，所述电连接焊盘的所述内部区域没有所述钝化层。
6.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
电连接图案，所述电连接图案位于所述第二模制构件的所述最上表面上并且从所述电连接焊盘延伸，
其中，所述电连接图案通过延伸穿过所述第二模制构件的电连接通路连接到所述再分布焊盘，并且
其中，所述电连接焊盘偏离所述再分布焊盘。
7.根据权利要求1所述的半导体封装件，其中，所述第二再分布层包括彼此间隔开的多个第二再分布层，
其中，旁路布线层位于与所述电连接焊盘相同的水平高度上，并且将所述多个第二再分布层彼此电连接，并且
其中，所述旁路布线层与所述电连接焊盘间隔开。
8.根据权利要求7所述的半导体封装件，其中，所述钝化层位于所述旁路布线层的上表面上。
9.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
电连接通路，在所述再分布基板用作基础参考平面的所述半导体封装件的截面图中，所述电连接通路形成在所述电连接焊盘下方，并且穿过所述第二模制部件将所述电连接焊盘和所述再分布焊盘彼此电连接，
其中，在所述截面图中，所述导体层包括在所述第二模制构件上沿竖直方向延伸的主体层，以及穿过所述第二模制构件并且朝向所述再分布焊盘延伸的通路主体层。
10.根据权利要求9所述的半导体封装件，其中，所述导体层包括包含铜的下金属层以及位于所述下金属层上并且包含镍的上金属层。
11.根据权利要求9所述的半导体封装件，所述半导体封装件还包括：
晶种层，所述晶种层沿着所述导体层的下表面连续延伸。
12.根据权利要求11所述的半导体封装件，其中，所述晶种层包括包含钛的下晶种层以及位于所述下晶种层上并且包含铜的上晶种层。
13.根据权利要求1所述的半导体封装件，其中，所述竖直连接结构延伸穿过所述第一模制构件。
14.根据权利要求1所述的半导体封装件，其中，所述竖直连接结构包括：与所述再分布基板物理接触的第一绝缘层，与所述再分布基板物理接触并嵌入在所述第一绝缘层中的第一布线层，位于与所述第一绝缘层的其中嵌入有所述第一布线层的一侧相对的一侧上的第二布线层，位于所述第一绝缘层和所述第二布线层上的第二绝缘层，以及位于与所述第二绝缘层的其中嵌入有所述第二布线层的一侧相对的一侧上的第三布线层，并且
其中，所述第一布线层、所述第二布线层和所述第三布线层电连接到所述第一再分布层。
15.一种半导体封装件，包括：
再分布基板，所述再分布基板包括第一再分布层；
半导体芯片，所述半导体芯片位于所述再分布基板上；
第一模制构件，所述第一模制构件位于所述再分布基板和所述半导体芯片上；
第二再分布层，所述第二再分布层位于所述第一模制构件上并且包括再分布焊盘；
竖直连接结构，所述竖直连接结构位于所述再分布基板上并且将所述第一再分布层和所述第二再分布层彼此电连接；
第二模制构件，所述第二模制构件位于所述第一模制构件上以及所述第二再分布层的至少一部分上；以及
电连接结构，所述电连接结构位于所述第二模制构件上并且电连接到所述再分布焊盘，
其中，所述电连接结构包括包含镍的导体层以及位于所述导体层的上表面上并且包含金的接触层，并且
其中，所述再分布焊盘包括铜。
16.根据权利要求15所述的半导体封装件，其中，所述电连接结构具有焊盘部分和通路部分，所述焊盘部分从所述第二模制构件的最上表面突出，所述通路部分穿过所述第二模制构件与所述再分布焊盘物理接触。
17.根据权利要求16所述的半导体封装件，其中，所述电连接结构的所述焊盘部分的宽度大于所述再分布焊盘的宽度。
18.一种半导体封装件，包括：
再分布基板，所述再分布基板包括第一再分布层；
半导体芯片，所述半导体芯片位于所述再分布基板上并且电连接到所述第一再分布层；
第一模制构件，所述第一模制构件位于所述再分布基板和所述半导体芯片上；
多个竖直连接结构，所述多个竖直连接结构嵌入在所述第一模制构件中并且电连接到所述第一再分布层；
第二模制构件，所述第二模制构件包括基础模制层和堆积模制层，所述基础模制层位于所述第一模制构件的上表面上，所述堆积模制层位于所述基础模制层的上表面上；
第二再分布层，所述第二再分布层位于所述基础模制层的上表面上，并且包括多个再分布焊盘以及将所述多个再分布焊盘和所述多个竖直连接结构彼此电连接的多个再分布图案；以及
多个电连接结构，每个所述电连接结构位于所述第二模制构件上并且具有焊盘部分和通路部分，所述焊盘部分从所述堆积模制层的上表面突出，所述通路部分穿过所述堆积模制层与所述多个再分布焊盘中的至少一个再分布焊盘物理接触，
其中，所述多个电连接结构包括包含镍的导体层以及位于所述导体层的上表面上并且包含金的接触层，
其中，所述多个再分布焊盘包括彼此相邻的第一背面再分布焊盘和第二背面再分布焊盘，
其中，所述多个电连接结构包括分别对应于所述第一背面再分布焊盘和所述第二背面再分布焊盘的第一背面电连接结构和第二背面电连接结构，并且
其中，所述多个再分布图案在所述第一背面再分布焊盘与所述第二背面再分布焊盘之间延伸，并且在所述再分布基板用作基础参考平面的所述半导体封装件的截面图中，所述多个再分布图案当中的一个或更多个再分布图案与所述第一背面电连接结构和所述第二背面电连接结构中的至少一者竖直交叠。
19.根据权利要求18所述的半导体封装件，其中，所述多个竖直连接结构在所述再分布基板上环绕所述半导体芯片，并且
其中，所述多个电连接结构位于被所述多个竖直连接结构环绕的区域中。
20.根据权利要求19所述的半导体封装件，其中，所述多个电连接结构位于被所述多个竖直连接结构环绕的所述区域的中央部分的外部。
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