CN112992806A - 半导体封装装置及其制造方法 - Google Patents

半导体封装装置及其制造方法 Download PDF

Info

Publication number
CN112992806A
CN112992806A CN202110122120.9A CN202110122120A CN112992806A CN 112992806 A CN112992806 A CN 112992806A CN 202110122120 A CN202110122120 A CN 202110122120A CN 112992806 A CN112992806 A CN 112992806A
Authority
CN
China
Prior art keywords
conductive
layer
chip
substrate
conductive pillar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110122120.9A
Other languages
English (en)
Inventor
吕文隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN202110122120.9A priority Critical patent/CN112992806A/zh
Publication of CN112992806A publication Critical patent/CN112992806A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开提供了半导体封装装置及其制造方法，通过减小与芯片电连接件接触的导电柱的面积，可以在重布线层和芯片之间键合过程中的芯片出现偏移的情况下仍可以实现重布线层中导电柱与芯片电连接件的接触，提高产品良率。

Description

半导体封装装置及其制造方法
技术领域
本公开涉及半导体封装技术领域，具体涉及半导体封装装置及其制造方法。
背景技术
在扇出型封装(Fan-Out Package)中按照重布线的工序顺序，主要分为先芯片(Chip First)和后芯片(Chip Last)两种。在先芯片制程中，主要先在芯片焊垫(Die pad)处形成导电柱(Pillar)再进行结合(Recon)作业以将重布线层结合到芯片上。由于在Recon精准度限制下会使芯片发生偏移(Die shift)，导致后续要形成在导电柱上的重布线层的导电孔(Via)无法完整对准导电柱。这可能会导致芯片的焊垫和重布线层的导电孔之间未连接，导致扇出型封装失效，产品良率较低。另外，由于重布线层的导电孔未完整对准导电柱，将可能导致导电孔尺寸会超出对接部分，而超出对接部分所形成的电流通道可能引影响邻近的导电柱而产生电性干扰，也将进一步降低产品良率。
发明内容
本公开提出了半导体封装装置及其制造方法。
第一方面，本公开提供了一种半导体封装装置，该半导体封装装置包括：芯片组件，所述芯片组件包括至少一个芯片，所述芯片的主动面设有芯片电连接件；
粘合层，设于所述芯片组件上且包覆所述芯片组件；
重布线层，设于所述芯片组件上；
所述重布线层具有第一导电柱，所述第一导电柱穿过所述粘合层电连接所述重布线层和所述芯片电连接件，所述第一导电柱下表面周长和/或面积小于所述芯片电连接件的上表面周长和/或面积。
在一些可选的实施方式中，所述第一导电柱上表面的周长和/或面积大于所述第一导电柱下表面的周长和/或面积。
在一些可选的实施方式中，所述第一导电柱上表面的周长与所述第一导电柱下表面的周长的比值在1到25之间。
在一些可选的实施方式中，所述第一导电柱包括分别设于所述第一导电柱上部和下部的圆柱导电柱和倒圆台导电柱，所述圆柱导电柱的直径大于所述倒圆台导电柱的上表面直径，所述倒圆台导电柱部分嵌入所述重布线层。
在一些可选的实施方式中，所述倒圆台导电柱的高度与所述倒圆台导电柱嵌入所述重布线层部分的高度的比值在2到20之间。
在一些可选的实施方式中，所述圆柱导电柱的直径为10微米到50微米；和/或，所述倒圆台导电柱下表面的直径为2微米到10微米。
在一些可选的实施方式中，所述倒圆台导电柱的高度为10到40微米；和/或，所述倒圆台导电柱嵌入所述重布线层部分的高度为2到20微米。
在一些可选的实施方式中，所述粘合层的厚度为40微米到150微米。
在一些可选的实施方式中，所述芯片电连接件上表面为直径10微米到100微米之间的圆形。
在一些可选的实施方式中，所述芯片电连接件的上表面直径与所述倒圆台导电柱下表面直径的比值为5到50。
在一些可选的实施方式中，暴露角在30°到80°之间，所述暴露角为按照过所述倒圆台导电柱的母线对所述倒圆台导电柱和所述芯片电连接件进行剖面所得到的倒圆台导电柱母线和芯片电连接件截面线之间的夹角。
在一些可选的实施方式中，所述第一导电柱具有金属层和包围所述金属层的种子层，所述种子层包括厚度为0.1微米到0.5微米的铜层和厚度为0.1微米到0.5微米的钛层。
在一些可选的实施方式中，所述半导体封装装置还包括：
衬底，所述粘合层和所述芯片组件设于所述衬底上。
在一些可选的实施方式中，所述重布线层还包括第二导电柱，所述第二导电柱穿过所述粘合层电连接所述重布线层和所述衬底上表面设置的衬底内电连接件，所述第二导电柱下表面周长和/或面积小于所述衬底内电连接件的上表面的周长和/或面积。
在一些可选的实施方式中，所述半导体封装装置还包括设于所述衬底下表面的衬底外电连接件。
在一些可选的实施方式中，所述半导体封装装置还包括设于所述重布线层上表面的外部电连接件。
在一些可选的实施方式中，所述外部电连接件包括扇出型电连接件和/或扇入型电连接件。
在一些可选的实施方式中，所述外部电连接件包括以下至少一项：球栅阵列封装焊球、覆晶反扣法焊球、栅格阵列封装焊球、凸块和导电柱。
在一些可选的实施方式中，所述半导体封装装置还包括通过所述外部电连接件电连接所述重布线层的至少一个电子元件。
在一些可选的实施方式中，所述芯片组件包括至少两个并排设置的所述芯片。
在一些可选的实施方式中，所述芯片组件包括堆叠设置的至少两个芯片组件层，每个芯片组件层包括至少一个所述芯片。
在一些可选的实施方式中，所述芯片电连接件为焊垫。
在一些可选的实施方式中，所述芯片电连接件包括电连接所述芯片的第四导电柱和键合于所述第四导电柱的微型凸块。
在一些可选的实施方式中，所述芯片电连接件包括电连接所述芯片的第五导电柱和键合于所述第五导电柱的第一键合焊垫。所述芯片上表面设有包围所述第五导电柱的第一保护层，所述第一键合焊垫的横截面面积大于所述第五导电柱的横截面面积，所述第五导电柱与所述第一保护层共平面。
在一些可选的实施方式中，所述芯片电连接件包括电连接所述芯片的芯片焊垫和键合于所述芯片焊垫的第二键合焊垫，所述芯片上表面设有包围所述芯片焊垫的第二保护层，所述第二键合焊垫部分嵌入所述第二保护层。
在一些可选的实施方式中，所述衬底内电连接件包括衬底焊垫和包围所述衬底焊垫的第三键合垫。
在一些可选的实施方式中，所述半导体封装装置还包括电连接所述芯片和所述衬底的键合线。
第二方面，本公开提供了一种制造半导体封装装置的方法，该方法包括：
在载板上形成至少一个临时导电柱；
在各所述临时导电柱顶端形成保护层和种子层；
在所述载板上形成厚度小于各所述临时导电柱高度的第一线路层，所述第一线路层包围各所述临时导电柱底部；
去除各所述临时导电柱顶部的保护层；
在所述第一线路层上设置加固介电层，各所述临时导电柱露出所述加固介电层，所述第一线路层和所述加固介电层形成重布线层；
蚀刻以去掉所述临时导电柱顶部的边缘部分；
将芯片组件设置于衬底上；
利用非导电胶将包括所述载板、所述临时导电柱和所述重布线层的结构粘合至所述芯片组件和所述衬底上；
移除所述载板；
蚀刻掉所述结构表面的种子层，以及湿刻掉所述临时导电柱，以形成相应临时导孔；
对各所述临时导孔进行干刻，以使得各所述临时导孔接触所述芯片组件的芯片电连接件或所述衬底上的衬底内电连接件；
在各所述临时导孔和所述结构表面涂覆光刻胶进行光刻再电镀后移除光刻胶，以在各所述临时导孔形成第一导电柱，以及在所述结构表明形成线路图案；
在所述结构表面制作线路层；
在所述结构表面贴装电子元件；
在所述衬底下表面安装衬底外电连接件。
为解决现有扇出型封装可能会出现的芯片上导电柱与重布线层上导电孔未对准可能导致的产品良率较低的技术问题，本公开提供的半导体封装装置及其制造方法，通过减小与芯片电连接件接触的导电柱的面积，可以在重布线层和芯片之间键合过程中的芯片出现偏移的情况下仍可以实现导电柱与芯片电连接件的接触，提高产品良率。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
图1A是根据本公开的半导体封装装置的一个实施例的纵向截面结构示意图；
图1B是根据本公开的半导体封装装置的又一个实施例的纵向截面结构示意图；
图1C是根据本公开的半导体封装装置的又一个实施例的纵向截面结构示意图；
图1D是根据本公开的半导体封装装置的又一个实施例的纵向截面结构示意图；
图1E是根据本公开的半导体封装装置的又一个实施例的纵向截面结构示意图；
图1F是根据本公开的半导体封装装置的又一个实施例的纵向截面结构示意图；
图1G是根据本公开的半导体封装装置的又一个实施例的纵向截面结构示意图；
图2A是根据本公开的一些实施例的如图1A中展示的点线圆C1中的一部分的放大图；
图2B是根据本公开的一些实施例的如图1A中展示的点线圆C中的一部分的放大图；
图3A-3O是根据本公开的一个实施例在各个阶段制造的半导体封装装置的纵向截面结构示意图。
符号说明：
2 芯片组件； 4 重布线层；
21 芯片； 41 第一导电柱；
211 芯片电连接件； 411 圆柱导电柱；
2111 第四导电柱； 412 倒圆台导电柱；
2112 微型凸块； 413 金属层；
2113 第五导电柱； 414 种子层；
2114 第一键合焊垫； 42 第二导电柱；
2115 第一保护层； 1 衬底；
2116 芯片焊垫； 11 衬底内电连接件；
2117 第二键合焊垫； 111 衬底焊垫；
2118 第二保护层； 112 第三键合垫；
3 粘合层； 12 衬底外电连接件；
5 外部电连接件； 7 键合线；
6 电子元件； 8 载板；
43 第一线路层； 9a 临时导电柱；
9b 临时导孔； 10 保护层。
具体实施方式
下面结合附图和实施例对说明本发明的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本发明所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外，为了便于描述，附图中仅示出了与有关发明相关的部分。
需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
还需要说明的是，本公开的实施例对应的纵向截面可以为对应前视图方向截面，横向截面可以为对应右视图方向截面，而水平截面可以为对应上视图方向截面。
另外，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
参考图1A，图1A示出了根据本公开的半导体封装装置1a的一个实施例的纵向截面结构示意图。
如图1A所示，半导体封装装置1a可以包括芯片组件2、粘合层3和重布线层4。其中：
芯片组件2包括至少一个芯片21，芯片21的主动面可设有芯片电连接件211，用于实现芯片21与外部的连接。
粘合层3可设于芯片组件2上且包覆芯片组件2。粘合层3用于粘合芯片组件2和重布线层4。
重布线层4可设于芯片组件上，且通过粘合层3与芯片组件2实现结合固定。
重布线层4可具有第一导电柱41，第一导电柱41穿过粘合层3电连接重布线层4和芯片电连接件211，第一导电柱41下表面周长和/或面积小于芯片电连接件211的上表面周长和/或面积。由于第一导电柱41下表面周长和/或面积小于芯片电连接件211的上表面周长和/或面积，即使在第一导电柱41与芯片电连接件211结合的过程中，芯片21发生轻微偏移，第一导电柱41也可以与芯片电连接件211实现结合，继而不会出现现有扇出型封装中可能出现的二者接触不到而导致封装装置产品失效的问题，也不会出现因为第一导电柱41偏移而与旁边导电柱距离较近可能产生的电性干扰问题。
另外，根据实际需要，重布线层4中可以设置有各种导线、通孔、埋孔或盲孔以实现线路连接。需要说明的是，这里对通孔、埋孔或盲孔的大小或方向并不做具体限定。如果设置有通孔、埋孔或盲孔，则通孔、埋孔或盲孔中可以填充例如金属或金属合金的导电材料，或包含例如金属或金属合金的导电材料。这里，金属例如可以是金(Au)、银(Ag)、铝(Al)、铜(Cu)或其合金。
芯片组件2可以一个芯片21，也可以包括两个或两个以上的芯片21，
这里，芯片21可以是各种包括半导体和/或线路的裸晶片(Die)或芯片(Chip)。芯片21具体也可以各种不同的功能，例如芯片21可以是实现逻辑运算的逻辑芯片或者实现数据存储的存储芯片。
半导体封装装置1a可以实现的技术效果包括但不限于：通过在重布线层中设计第一导电柱，且第一导电柱接触芯片的表面的下表面周长和/或面积小于芯片电连接件的上表面周长和/或面积。实现了即使在第一导电柱与芯片电连接件结合的过程中，芯片发生轻微偏移，第一导电柱也可以与芯片电连接件实现结合，继而不会出现现有扇出型封装中可能出现的二者接触不到而导致封装装置产品失效的问题，也不会出现因为第一导电柱偏移而与旁边导电柱距离较近可能产生的电性干扰问题。
在一些可选的实施方式中，第一导电柱41上表面的周长和/或面积可以大于第一导电柱41下表面的周长和/或面积。即第一导电柱41呈上大下小的形状，只需第一导电柱41的下表面周长和/或面积小于芯片电连接件211的上表面周长和/或面积，而第一导电柱41的上表面周长和/或面积不要求小于芯片电连接件211的上表面周长和/或面积，可以减小制程难度，且由于而第一导电柱41的上表面周长和/或面积较大，也方便实现芯片21通过重布线层4的第一导电柱41的上表面与外界连接。
在一些可选的实施方式中，第一导电柱41上表面的周长与第一导电柱41下表面的周长的比值在1到25之间。即，第一导电柱41的下表面周长相对第一导电柱41的上表面周长减少幅度很多，更加提高第一导电柱41与芯片电连接件211的接触可能性，以对抗芯片21在结合过程中可能产生的偏移。
在一些可选的实施方式中，第一导电柱41包括分别设于第一导电柱41上部和下部的圆柱导电柱411和倒圆台导电柱412，圆柱导电柱的直径大于倒圆台导电柱的上表面直径，倒圆台导电柱部分嵌入重布线层4，而另外部分嵌入粘合层3。
在一些可选的实施方式中，倒圆台导电柱412的高度与倒圆台导电柱412嵌入重布线层4部分的高度的比值在2到20之间。
请参考图2A，图2A是根据本公开的一些实施例的如图1A中展示的点线圆C1中的一部分的放大图。如图2A所示，倒圆台导电柱412的高度为T，而倒圆台导电柱412嵌入重布线层4部分的高度为t，则T与t的比值T/t在2-20之间。当第一导电柱41包括分别设于第一导电柱41上部和下部的圆柱导电柱411和倒圆台导电柱412时，第一导电柱41的上表面周长与第一导电柱41下表面的周长的比值即为圆柱导电柱411的直径D与倒圆台导电柱412的下表面直径d的比值D/d在1到25之间。
在一些可选的实施方式中，圆柱导电柱411的直径D(如图2A所示)为10微米到50微米；和/或，倒圆台导电柱412下表面的直径d(如图2A所示)为2微米到10微米。
在一些可选的实施方式中，倒圆台导电柱412的高度T(如图2A所示)为10到40微米；和/或，倒圆台导电柱412嵌入重布线层4部分的高度t(如图2A所示)为2到20微米。
在一些可选的实施方式中，粘合层3的厚度A(如图1A所示)为40微米到150微米。
在一些可选的实施方式中，芯片电连接件211的上表面为直径P(如图1A所示)10微米到100微米之间的圆形。比如，芯片电连接件211可以为圆形的焊盘或焊垫(pad)。
在一些可选的实施方式中，芯片电连接件211的上表面直径P(如图1A所示)与倒圆台导电柱下表面直径d(如图2A所示)的比值为5到50。
在一些可选的实施方式中，暴露角α(如图2A)在30°到80°之间。这里，暴露角α为按照过倒圆台导电柱412的母线对倒圆台导电柱412和芯片电连接件211进行剖面所得到的倒圆台导电柱412母线和芯片电连接件211截面线之间的夹角。如果暴露角α小于30°，则倒圆台导电柱412的孔径就会太粗，从而导致第一导电柱41与芯片电连接件211之间的接触率降低；如果，暴露角α大于80°，则倒圆台导电柱412的孔径就会太细，制程难度就会很高。30°到80°之间的暴露角α可以在二者间实现平衡。
在一些可选的实施方式中，第一导电柱41具有金属层413和包围金属层413的种子层414，种子层414可以包括厚度为0.1微米到0.5微米的铜层和厚度为0.1微米到0.5微米的钛层。
在一些可选的实施方式中，半导体封装装置1a还可以包括：衬底(Substrate)1。其中，粘合层3和芯片组件2设于衬底1上。这里，衬底1可以在其中和/或在其上包含电路。衬底1也可以包含导电迹线(Trace)。衬底1还可以包括导电衬垫。衬底1可以包括半导体材料。衬底1也可以包括导电材料。衬底1还可以包括绝缘材料(例如介电材料)。衬底1还可能包括陶瓷、双马来酰亚胺三嗪(bismaleimide triazine，BT)、FR4、预浸体(prepreg，PP)或其它合适的材料。衬底1也可以包括不透光材料。
在一些可选的实施方式中，重布线层4还可以包括第二导电柱42，第二导电柱42可以穿过粘合层3电连接重布线层4和衬底1上表面设置的衬底内电连接件11，第二导电柱42的下表面周长和/或面积可小于衬底内电连接件11的上表面的周长和/或面积。由于第二导电柱42下表面周长和/或面积小于衬底内电连接件11的上表面周长和/或面积，即使在第二导电柱42与衬底内电连接件11结合的过程中，衬底1发生轻微偏移，第二导电柱42也可以与衬底内电连接件11实现结合，继而不会出现现有扇出型封装中可能出现的二者接触不到而导致封装装置产品失效的问题，也不会出现因为第二导电柱42偏移而与旁边导电柱距离较近可能产生的电性干扰问题。
需要说明的是，这里第二导电柱42也可以具有上文所描述第二导电柱42的各种性质和特点。
例如，在一些可选的实施方式中，第二导电柱42上表面的周长和/或面积可以大于第二导电柱42下表面的周长和/或面积。即第二导电柱42也可呈上大下小的形状，只需第二导电柱42的下表面周长和/或面积小于衬底内电连接件11的上表面周长和/或面积，而第二导电柱42的上表面周长和/或面积不要求小于衬底内电连接件11的上表面周长和/或面积，可以减小制程难度，且由于而第二导电柱42的上表面周长和/或面积较大，也方便实现衬底1通过重布线层4中的第二导电柱42的上表面与外界连接。
在一些可选的实施方式中，第二导电柱42上表面的周长与第二导电柱42下表面的周长的比值在1到25之间。即，第二导电柱42的下表面周长相对第二导电柱42的上表面周长减少幅度很多，更加提高第二导电柱42与衬底内电连接件11的接触可能性，以对抗衬底1在结合过程中可能产生的偏移。
在一些可选的实施方式中，第二导电柱42也可包括分别设于第二导电柱42上部和下部的圆柱导电柱和倒圆台导电柱，其中，圆柱导电柱的直径大于倒圆台导电柱的上表面直径，且倒圆台导电柱部分嵌入重布线层4，而另外部分嵌入粘合层3。
在一些可选的实施方式中，第二导电柱42的倒圆台导电柱412的高度与倒圆台导电柱412嵌入重布线层4部分的高度的比值在2到20之间。
在一些可选的实施方式中，第二导电柱42中的圆柱导电柱的直径与其中倒圆台导电柱的下表面直径的比值在1到25之间。
在一些可选的实施方式中，第二导电柱42中的圆柱导电柱的直径为10微米到50微米；和/或，第二导电柱42中的倒圆台导电柱下表面的直径d为2微米到10微米。
在一些可选的实施方式中，第二导电柱42中的倒圆台导电柱的高度为10到40微米；和/或，其中倒圆台导电柱嵌入重布线层4部分的高度为2到20微米。
在一些可选的实施方式中，衬底内电连接件11的上表面为直径10微米到100微米之间的圆形。比如，衬底内电连接件11可以为圆形的焊盘或焊垫(pad)。
在一些可选的实施方式中，衬底内电连接件11的上表面直径与第二导电柱42中的倒圆台导电柱下表面直径的比值为5到50。
在一些可选的实施方式中，第二导电柱42的暴露角也可以在30°到80°之间。这里，第二导电柱42的暴露角为按照过第二导电柱42的倒圆台导电柱的母线对倒圆台导电柱和衬底内电连接件11进行剖面所得到的倒圆台导电柱母线和衬底内电连接件11截面线之间的夹角。
在一些可选的实施方式中，第二导电柱42可以具有金属层和包围金属层的种子层，其中，种子层可以包括厚度为0.1微米到0.5微米的铜层和厚度为0.1微米到0.5微米的钛层。
在一些可选的实施方式中，半导体封装装置1a还可以包括设于衬底1下表面的衬底外电连接件12。衬底外电连接件12例如可以是焊球(Solder ball)、焊垫(Pad)、凸块(Bump)或导电柱(Pillar)等各种导电元件。
在一些可选的实施方式中，半导体封装装置1a还可以包括设于重布线层4上表面的外部电连接件5。外部电连接件5例如可以是焊球(Solder ball)、焊垫(Pad)、凸块(Bump)或导电柱(Pillar)等各种导电元件。
在一些可选的实施方式中，外部电连接件5包括扇出型电连接件和/或扇入型电连接件。
在一些可选的实施方式中，外部电连接件5可以包括以下至少一项：球栅阵列封装焊球、覆晶反扣法焊球、栅格阵列封装焊球、凸块和导电柱。
在一些可选的实施方式中，半导体封装装置1a还可以包括通过外部电连接件5电连接重布线层4的至少一个电子元件6。
继续参考图1B，图1B中所示的半导体封装装置1b类似于图1A中所示的天线半导体封装装置1a，不同之处在于：芯片组件2可以包括至少两个并排设置的芯片21。且，每个芯片21通过第一导电柱41连接重布线层4。而半导体封装装置1b可以包括至少一个上述芯片组件2。
继续参考图1C，图1C中所示的半导体封装装置1c类似于图1A中所示的天线半导体封装装置1a，不同之处在于：芯片组件2包括堆叠设置的至少两个芯片组件层，每个芯片组件层包括至少一个芯片21。且，每个芯片21通过第一导电柱41连接重布线层4。如图1C所示，不同芯片组件层的芯片21可以呈阶梯状。
继续参考图1D，图1D中所示的半导体封装装置1d类似于图1A中所示的天线半导体封装装置1a，不同之处在于：芯片电连接件211包括电连接芯片21的第四导电柱2111和键合于第四导电柱2111的微型凸块2112。
继续参考图1E，图1E中所示的半导体封装装置1e类似于图1A中所示的天线半导体封装装置1a，不同之处在于：芯片电连接件211包括电连接芯片21的第五导电柱2113和键合于第五导电柱2113的第一键合焊垫2114。芯片21上表面设有包围第五导电柱2113的第一保护层(Isolation)2115，第一键合焊垫2114的横截面面积大于第五导电柱2113的横截面面积，第五导电柱2113与第一保护层2115共平面。
继续参考图1F，图1F中所示的半导体封装装置1f类似于图1A中所示的天线半导体封装装置1a，不同之处在于：芯片电连接件211包括电连接芯片21的芯片焊垫2116和键合于芯片焊垫2116的第二键合焊垫2117，芯片21上表面设有包围芯片焊垫2116的第二保护层2118，第二键合焊垫2117部分嵌入第二保护层2118。
请参考图2B，图2B是根据本公开的一些实施例的如图1A中展示的点线圆C2中的一部分的放大图。如图2B所示，衬底内电连接件11可以包括衬底焊垫111和包围衬底焊垫111的第三键合垫112。
继续参考图1G，图1G中所示的半导体封装装置1g类似于图1A中所示的天线半导体封装装置1a，不同之处在于：半导体封装装置1g还包括电连接芯片21和衬底1的键合线7。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K、图3L、图3M、图3N和图3O是根据本公开的一些实施例的在各个阶段制造的天线半导体封装装置3a、3b、3c、3d、3e、3f、3g、3h、3i、3j、3k、3l、3m、3n和3O的纵向截面结构示意图。为了更好地理解本公开的各方面，已简化各图。
参考图3A，在载板(Carrier)8上形成至少一个临时导电柱9。
具体而言，可以如下执行：
首先，在载板8上生长种子层，例如可以通过物理气象沉积(PVD，Physical VaporDeposition)或者化学气象沉积(CVD，Chemical Vapor Deposition)在载板上生长种子层。
然后，在种子层上层压光刻胶再光刻后电镀，以形成至少一个临时导电柱。
最后，再移除光刻胶。即实现了在载板8上形成至少一个临时导电柱9。
参考图3B，在各临时导电柱9a顶端形成保护层10和种子层。这里保护层10为绝缘材料。例如，可以通过将临时导电柱9a和载板8的结构翻转，并把至少一个临时导电柱9a的顶端浸在非导电材料中并固化(例如，烤干)，以得到保护层10。而形成种子层可以采用PVD或者CVD形成。
参考图3C，在载板8上形成厚度小于各临时导电柱9a的高度的第一线路层43。这里，第一线路层43包围各临时导电柱9a的底部。具体而言，可以根据实际需要反复多次执行以下操作以形成第一线路层43：
首先，在载板8上的种子层上设置介电层。例如，可以采用涂覆的方式。
然后，对载板8上的介电层进行光刻以形成需要的导孔(via)。
接着，在介电层表面形成种子层。
之后，在所形成的种子层表面涂覆光刻胶后光刻再电镀，以将导孔填充金属以及形成线路图案(Pattern)。
最后，移除光刻胶再蚀刻掉种子层，以形成第一线路层43。
参考图3D，去除各临时导电柱9a顶部的保护层10。例如，可以采用湿刻或者干刻工艺去除保护层10。
参考图3E，在第一线路层43上设置加固介电层44，各临时导电柱9a露出加固介电层44，第一线路层43和加固介电层44形成重布线层4。
参考图3F，蚀刻以去掉临时导电柱9a顶部的边缘部分。
参考图3G，将芯片组件2设置于衬底1上。例如，可以用非导电胶粘合实现。
参考图3H，利用非导电胶将包括载板8、临时导电柱9a和重布线层4的结构粘合至芯片组件2和衬底1上。
参考图3I，移除载板8。
参考图3J，蚀刻掉结构表面的种子层，以及湿刻掉临时导电柱9a，以形成相应临时导孔9b。
参考图3K，对各临时导孔9b进行干刻，以使得各临时导孔9b接触芯片组件2的芯片电连接件211或衬底1上的衬底内电连接件11。
参考图3L，在各临时导孔9b和结构表面涂覆光刻胶进行光刻再电镀后移除光刻胶，以在各临时导孔9b形成第一导电柱41，以及在结构表明形成线路图案。
参考图3M，在结构表面制作线路层。具体制程例如可以是涂覆介电层后光刻再镀出线路。
参考图3N，在结构表面贴装电子元件6。
参考图3O，在衬底1下表面安装衬底外电连接件12。
尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本公开的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本公开中的技术再现与实际实施之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将说明书和图示视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此些修改都落入在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本公开。

Claims (10)

1.一种半导体封装装置，包括：
芯片组件，所述芯片组件包括至少一个芯片，所述芯片的主动面设有芯片电连接件；
粘合层，设于所述芯片组件上且包覆所述芯片组件；
重布线层，设于所述芯片组件上；
所述重布线层具有第一导电柱，所述第一导电柱穿过所述粘合层电连接所述重布线层和所述芯片电连接件，所述第一导电柱下表面周长和/或面积小于所述芯片电连接件的上表面周长和/或面积。
2.根据权利要求1所述的半导体封装装置，其中，所述第一导电柱上表面的周长和/或面积大于所述第一导电柱下表面的周长和/或面积。
3.根据权利要求2所述的半导体封装装置，其中，所述第一导电柱上表面的周长与所述第一导电柱下表面的周长的比值在1到25之间。
4.根据权利要求2所述的半导体封装装置，其中，所述第一导电柱包括分别设于所述第一导电柱上部和下部的圆柱导电柱和倒圆台导电柱，所述圆柱导电柱的直径大于所述倒圆台导电柱的上表面直径，所述倒圆台导电柱部分嵌入所述重布线层。
5.根据权利要求1所述的半导体封装装置，其中，所述第一导电柱具有金属层和包围所述金属层的种子层。
6.根据权利要求1所述的半导体封装装置，其中，所述半导体封装装置还包括：
衬底，所述粘合层和所述芯片组件设于所述衬底上。
7.根据权利要求6所述的半导体封装装置，其中，所述重布线层还包括第二导电柱，所述第二导电柱穿过所述粘合层电连接所述重布线层和所述衬底上表面设置的衬底内电连接件，所述第二导电柱下表面周长和/或面积小于所述衬底内电连接件的上表面的周长和/或面积。
8.根据权利要求6或7所述的半导体封装装置，其中，所述半导体封装装置还包括设于所述衬底下表面的衬底外电连接件。
9.根据权利要求1所述的半导体封装装置，其中，所述半导体封装装置还包括设于所述重布线层上表面的外部电连接件。
10.一种制造半导体封装装置的方法，包括：
在载板上形成至少一个临时导电柱；
在各所述临时导电柱顶端形成保护层和种子层；
在所述载板上形成厚度小于各所述临时导电柱高度的第一线路层，所述第一线路层包围各所述临时导电柱底部；
去除各所述临时导电柱顶部的保护层；
在所述第一线路层上设置加固介电层，各所述临时导电柱露出所述加固介电层，所述第一线路层和所述加固介电层形成重布线层；
蚀刻以去掉所述临时导电柱顶部的边缘部分；
将芯片组件设置于衬底上；
利用非导电胶将包括所述载板、所述临时导电柱和所述重布线层的结构粘合至所述芯片组件和所述衬底上；
移除所述载板；
蚀刻掉所述结构表面的种子层，以及湿刻掉所述临时导电柱，以形成相应临时导孔；
对各所述临时导孔进行干刻，以使得各所述临时导孔接触所述芯片组件的芯片电连接件或所述衬底上的衬底内电连接件；
在各所述临时导孔和所述结构表面涂覆光刻胶进行光刻再电镀后移除光刻胶，以在各所述临时导孔形成第一导电柱，以及在所述结构表明形成线路图案；
在所述结构表面制作线路层；
在所述结构表面贴装电子元件；
在所述衬底下表面安装衬底外电连接件。
CN202110122120.9A 2021-01-25 2021-01-25 半导体封装装置及其制造方法 Pending CN112992806A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110122120.9A CN112992806A (zh) 2021-01-25 2021-01-25 半导体封装装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110122120.9A CN112992806A (zh) 2021-01-25 2021-01-25 半导体封装装置及其制造方法

Publications (1)

Publication Number Publication Date
CN112992806A true CN112992806A (zh) 2021-06-18

Family

ID=76345711

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110122120.9A Pending CN112992806A (zh) 2021-01-25 2021-01-25 半导体封装装置及其制造方法

Country Status (1)

Country Link
CN (1) CN112992806A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023123106A1 (zh) * 2021-12-29 2023-07-06 华为技术有限公司 芯片封装结构及其制备方法、电子设备

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023123106A1 (zh) * 2021-12-29 2023-07-06 华为技术有限公司 芯片封装结构及其制备方法、电子设备

Similar Documents

Publication Publication Date Title
US11961742B2 (en) Semiconductor device and manufacturing method thereof
US11094639B2 (en) Semiconductor package
US11955459B2 (en) Package structure
EP3031080B1 (en) Embedded packaging with preformed vias
KR101478875B1 (ko) 반도체 다이를 패키징하는 패키지 온 패키지 장치 및 방법
KR101479512B1 (ko) 반도체 패키지의 제조방법
KR20080053241A (ko) 멀티―칩 패키지 구조 및 그 제조 방법
US9595509B1 (en) Stacked microelectronic package assemblies and methods for the fabrication thereof
US9780077B2 (en) System-in-packages containing preassembled surface mount device modules and methods for the production thereof
US10290610B2 (en) PoP device and method of forming the same
TW202133282A (zh) 半導體封裝
CN111933591B (zh) 扇出型电磁屏蔽封装结构和封装方法
US20220102282A1 (en) Semiconductor package
CN112992846A (zh) 半导体封装件
US20220293482A1 (en) Semiconductor device and manufacturing method thereof
CN114864554A (zh) 一种多芯片晶圆级封装结构及其形成方法
CN114883196A (zh) 半导体器件及其制造方法
CN114628340A (zh) 电子封装件及其制法
CN112992806A (zh) 半导体封装装置及其制造方法
US9024439B2 (en) Substrates having bumps with holes, semiconductor chips having bumps with holes, semiconductor packages formed using the same, and methods of fabricating the same
CN112038329A (zh) 一种圆片级芯片扇出三维堆叠封装结构及其制作方法
US20220084924A1 (en) Semiconductor package including substrate with outer insulating layer
CN212342619U (zh) 一种圆片级芯片扇出三维堆叠封装结构
CN113206072A (zh) 半导体封装
CN112435996A (zh) 半导体封装装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination