WO2023123106A1 - 芯片封装结构及其制备方法、电子设备 - Google Patents

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Abstract

本申请的实施例提供一种芯片封装结构及其制备方法、电子设备，可以解决芯片封装结构中重新布线层分层、相邻两个裸芯片之间的封装层开裂的问题。该芯片封装结构，包括：基板、至少一个裸芯片、重新布线层、加固结构以及封装层；重新布线层用于承载至少一个裸芯片；重新布线层设置于至少一个裸芯片和基板之间；加固结构设置于重新布线层和基板之间，加固结构包括介质层、贯穿介质层的互连线路、以及处于介质层中的柱状和/或网格状的支撑结构；互连线路与重布线层和基板电性连接，支撑结构设置在互连线路的周围；封装层填充在裸芯片和重新布线层之间的间隙、以及裸芯片的侧面。

Description

芯片封装结构及其制备方法、电子设备 技术领域
本申请涉及半导体技术领域，尤其涉及一种芯片封装结构及其制备方法、电子设备。
背景技术
随着半导体技术的不断发展，对芯片封装的要求不断提高。目前，在芯片封装过程中，常利用重新布线层(redistribution layer，RDL)实现裸芯片和基板的互连。如图1所示，在重新布线层和基板之间设置第一焊接组件，在重新布线层和裸芯片之间设置第二焊接组件，通过第一焊接组件实现重新布线层和基板的电性连接，通过第二焊接组件实现重新布线层和裸芯片之间的电性连接，进而通过重新布线层实现裸芯片和基板的互连。在芯片封装过程中，如图1所示，还会在裸芯片和重新布线层之间、以及裸芯片的侧面填充封装层。
然而，由于芯片封装结构中基板、裸芯片、重新布线层、封装层等材料不同，导致热膨胀系数不同，而通常基板的热膨胀系数相对于芯片封装结构中其它部件的热膨胀系数较大，因此基板相对于芯片封装结构中其它部件会产生较大的内应力，发生较大的变形，这样一来会导致重新布线层分层、以及相邻两个裸芯片之间的封装层开裂等问题。
发明内容
本申请的实施例提供一种芯片封装结构及其制备方法、电子设备，可以解决芯片封装结构中重新布线层分层、相邻两个裸芯片之间的封装层开裂的问题。
第一方面，提供一种芯片封装结构，该芯片封装结构包括基板、至少一个裸芯片、重新布线层、加固结构以及封装层；重新布线层用于承载至少一个裸芯片，且重新布线层与裸芯片电性连接；重新布线层设置于至少一个裸芯片和基板之间；加固结构设置于重新布线层和基板之间，加固结构包括介质层、贯穿介质层的互连线路、以及处于介质层中的柱状和/或网格状的支撑结构；互连线路与基板和重新布线层电性连接；支撑结构设置在互连线路的周围；封装层填充在裸芯片和重新布线层之间的间隙、以及裸芯片的侧面。由于芯片封装结构包括加固结构，加固结构可以隔绝基板产生的内应力，从而可以避免或减小基板产生的内应力传递到重新布线层，导致的重新布线层分层。在芯片封装结构包括多个裸芯片的情况下，加固结构隔绝基板产生的内应力，从而可以避免或减小基板产生的内应力传递到相邻两个裸芯片之间的间隙，导致的相邻两个裸芯片之间的封装层开裂。在此基础上，由于加固结构除包括介质层和互连线路外，还包括柱状和/或网格状的支撑结构，支撑结构可以提高加固结构的强度，进一步地隔绝基板产生的内应力的传递，防止重新布线层分层，或者，防止相邻两个裸芯片之间的封装层开裂，从而提高了芯片封装结构封装的可靠性和可制作性。
在第一方面的一种可能的实施方式中，支撑结构包括网格结构，互连线路位于网格结构内。当支撑结构包括网格结构时，由于网格结构的强度较大，因而支撑结构的强度较大，进而可以提高加固结构的强度。
在第一方面的一种可能的实施方式中，加固结构还包括：接地结构，接地结构设置于介质层内；接地结构与基板的接地端子和网格结构电性连接。由于接地结构与基板的接地端子电性连接，且接地结构与网格结构电性连接，因而可以通过基板的接地端子向接地结构提供接地电压，再将接地电压提供给网格结构，这样网格结构还可以起到防止基板上的信号和裸芯片上的信号相互串扰的作用，也就是说通过接地的方式保护了信号沿垂直于基板方向的传输，提高了电学性能。此外，网格结构还可以起到防止互连线路之间信号相互串扰的作用。
在第一方面的一种可能的实施方式中，支撑结构包括多个支撑柱。支撑结构的结构可以根据需要进行设置，从而可以提到支撑结构设计的灵活性。
在第一方面的一种可能的实施方式中，支撑结构贯穿于介质层。由于互连线路贯穿于介质层，因而当支撑结构也贯穿于介质层时，互连线路和支撑结构可以同时制作。
在第一方面的一种可能的实施方式中，介质层的材料为有机材料，封装层的材料为有机材料。由于封装层的材料和介质层的材料都为有机材料，因而封装层的热膨胀系数与介质层的热膨胀系数相差不大，因此介质层因热膨胀产生的内应力与封装层因热膨胀产生的内应力可以相互抵消，这样一来，可以缓解封装层和介质层的热应力失配，可以避免封装层和介质层因热膨胀产生的内应力导致的设置在封装层和加固结构之间的重新布线层分层，或者，防止相邻两个裸芯片之间的封装层开裂。
在第一方面的一种可能的实施方式中，封装层包括第一底部填充胶和塑封层；第一底部填充胶填充在裸芯片和重新布线层之间的间隙中，塑封层填充在裸芯片的侧面；介质层的材料与第一底部填充胶或塑封层的材料相同。若介质层的材料与第一底部填充胶的材料相同，则介质层的热膨胀系数和第一底部填充胶的热膨胀系数相同，这样一来，可以缓解介质层和第一底部填充胶的热应力失配，介质层因热膨胀产生的内应力与第一底部填充胶因热膨胀产生的内应力可以更有效地相互抵消，在介质层的体积和第一底部填充胶的体积相同的情况下，介质层因热膨胀产生的内应力与第一底部填充胶因热膨胀产生的内应力甚至可以完全抵消，因而可以更有效地避免第一底部填充胶和介质层因热膨胀产生的内应力导致的设置在第一底部填充胶和介质层之间的重新布线层分层，或者，更有效地防止相邻两个裸芯片之间的塑封层开裂。同样的，若介质层的材料与塑封层的材料相同，则介质层的热膨胀系数和塑封层的热膨胀系数相同，这样一来，可以缓解介质层和塑封层的热应力失配，因而可以更有效地避免塑封层和介质层因热膨胀产生的内应力导致的设置在塑封层和介质层之间的重新布线层分层，或者，更有效地防止相邻两个裸芯片之间的塑封层开裂。
在第一方面的一种可能的实施方式中，介质层的材料包括环氧树脂、硅胶、聚酰亚胺中的一种或多种。
在第一方面的一种可能的实施方式中，重新布线层包括至少一层金属线层和绝缘层，至少一层金属线层位于绝缘层内；其中，绝缘层的材料为有机材料或无机材料。可以根据需要选取绝缘层的材料为有机材料或无机材料，从而可以提高绝缘层的设计灵活性。
在第一方面的一种可能的实施方式中，芯片封装结构还包括：第二底部填充胶，填充在加固结构和基板之间的间隙中，并溢出至封装层的侧面。第二底部填充胶可以 起到将被封装层封装的裸芯片、以及重新布线层、介质层等固定在基板上的作用。
第二方面，提供一种芯片封装结构的制备方法，该芯片封装结构的制备方法包括：首先，在第一临时载板上形成重新布线层；接下来，将至少一个裸芯片绑定在重新布线层上，裸芯片与重新布线层电性连接；接下来，填充封装层，以包裹至少一个裸芯片，即在裸芯片和重新布线层之间、裸芯片的侧面、以及裸芯片远离第一临时载板的表面填充封装层；接下来，去除第一临时载板，露出重新布线层；接下来，在重新布线层上形成加固结构；加固结构包括介质层和互连线路；互连线路贯穿于介质层，互连线路与重新布线层电性连接；接下来，将加固结构与基板绑定在一起；其中，互连线路与基板电性连接。由于利用芯片封装结构的制备方法制备得到的芯片封装结构包括加固结构，加固结构可以隔绝基板产生的内应力，从而可以避免或减小基板产生的内应力传递到重新布线层，导致的重新布线层分层。在芯片封装结构包括多个裸芯片的情况下，加固结构隔绝基板产生的内应力，从而可以避免或减小基板产生的内应力传递到相邻两个裸芯片之间的间隙，导致的相邻两个裸芯片之间的封装层开裂。
在第二方面的一种可能的实施方式中，加固结构还包括：支撑结构，支撑结构设置于介质层内；支撑结构设置在互连线路的周围。支撑结构可以提高加固结构的强度，进一步地隔绝基板产生的内应力的传递，防止重新布线层分层，或者，防止相邻两个裸芯片之间的封装层开裂，从而提高了芯片封装结构封装的可靠性和可制作性。
在第二方面的一种可能的实施方式中，支撑结构包括网格结构；加固结构还包括：接地结构，接地结构设置于介质层内，接地结构与基板的接地端子和网格结构电性连接。由于接地结构与基板的接地端子电性连接，且接地结构与网格结构电性连接，因而可以通过基板的接地端子向接地结构提供接地电压，再将接地电压提供给网格结构，这样网格结构还可以起到防止基板上的信号和裸芯片上的信号相互串扰的作用，也就是说通过接地的方式保护了信号沿垂直于基板方向的传输，提高了电学性能。此外，网格结构还可以起到防止互连线路之间信号相互串扰的作用。
在第二方面的一种可能的实施方式中，在重新布线层上形成加固结构，包括：首先，在重新布线层上形成互连线路，互连线路与重新布线层电性连接；接下来，在互连线路上形成介质层，介质层覆盖互连线路；接下来，对介质层进行减薄，露出互连线路。在介质层的材料为有机材料的情况下，可以按照该方法先形成互连线路，再形成介质层。
在第二方面的一种可能的实施方式中，在裸芯片和重新布线层之间、裸芯片的侧面、以及裸芯片远离第一临时载板的表面填充封装层之后，去除第一临时载板之前，上述制备方法还包括：对封装层进行减薄，露出裸芯片远离第一临时载板的表面。对封装层进行减薄是为了防止封装层的厚度太厚影响最终形成的芯片封装结构的散热性能。
在第二方面的一种可能的实施方式中，对封装层进行减薄之后，去除第一临时载板之前，上述制备方法还包括：在裸芯片远离重新布线层的一侧形成第二临时载板，第二临时载板与裸芯片固定连接。第二临时载板的作用是为了防止去除第一临时载板后，裸芯片和重新布线层翘曲。
在第二方面的一种可能的实施方式中，在重新布线层上形成加固结构之后，将加 固结构与基板绑定在一起之前，上述制备方法还包括：去除第二临时载板。若不去除第二临时载板，则会影响最终形成的芯片封装结构的散热性能。
在第二方面的一种可能的实施方式中，在重新布线层上形成加固结构之后，将加固结构与基板绑定在一起之前，上述制备方法还包括：首先，在加固结构上形成多个第一焊接组件，第一焊接组件与互连线路电性连接；接下来，利用胶带包裹多个第一焊接组件；接下来，对封装层进行减薄，露出裸芯片远离重新布线层的表面；接下来，去除胶带，露出多个第一焊接组件；上述将加固结构与基板绑定在一起，包括：将多个第一焊接组件与基板绑定在一起，第一焊接组件与基板电性连接在一起。胶带可以保护多个第一焊接组件，防止在对封装层进行减薄时，多个第一焊接组件损坏。
第三方面，提供一种电子设备，该电子设备包括印刷电路板和上述第一方面提供的芯片封装结构；其中，芯片封装结构与印刷电路板电性连接。该电子设备具有与上述第一方面提供的芯片封装结构相同的技术效果，可以参考上述第一方面的描述，此处不再赘述。
附图说明
图1为现有技术提供的一种芯片封装结构的结构示意图；
图2为本申请的实施例提供的一种电子设备的结构示意图；
图3为本申请的实施例提供的一种芯片封装结构的结构示意图；
图4为本申请的实施例提供的一种重新布线层的结构示意图；
图5a为本申请的另一实施例提供的一种芯片封装结构的结构示意图；
图5b为本申请的又一实施例提供的一种芯片封装结构的结构示意图；
图5c为本申请的又一实施例提供的一种芯片封装结构的结构示意图；
图6a为本申请的实施例提供的一种加固结构的结构示意图；
图6b为本申请的另一实施例提供的一种加固结构的结构示意图；
图6c为本申请的又一实施例提供的一种加固结构的结构示意图；
图7为本申请的又一实施例提供的一种芯片封装结构的结构示意图；
图8为本申请的又一实施例提供的一种加固结构的结构示意图；
图9为相关技术提供的一种芯片封装结构的结构示意图；
图10为相关技术提供的另一种芯片封装结构的结构示意图；
图11为本申请的实施例提供的一种芯片封装结构的制备方法的流程示意图；
图12为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图一；
图13为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图二；
图14为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图三；
图15为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图四；
图16为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图五；
图17为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图六；
图18为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图七；
图19为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图八；
图20为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图九；
图21为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图十；
图22为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图十一；
图23为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图十二；
图24为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图十三；
图25为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图十四；
图26为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图十五；
图27为本申请的另一实施例提供的一种芯片封装结构的制备方法的流程示意图；
图28为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图十六；
图29为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图十七；
图30为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图十八；
图31为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图十九；
图32为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图二十；
图33为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图二十一；
图34为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图二十二；
图35为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图二十三；
图36为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图二十四；
图37为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图二十五；
图38为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图二十六；
图39为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图二十七；
图40为本申请的实施例提供的一种芯片封装结构的制备过程中的结构示意图二十八。
附图标记：1-电子设备；10-芯片封装结构；11-盖板；12-显示屏；13-中框；14-后壳；101-基板；102-加固结构；103-裸芯片；104-重新布线层；105-封装层；106-第 二底部填充胶；107-第二焊接组件；108-第一焊接组件；109-第一临时载板；110-第二临时载板；111-键合胶；112-胶带；131-承载板；132-边框；1021-介质层；1022-互连线路；1023-支撑结构；1023a-支撑柱；1023b-网格结构；1024-接地结构；1041-金属线层；1042-绝缘层；1051-第一底部填充胶；1052-塑封层；1071-第二凸点；1072-第二焊球；1081-第一凸点；1082-第一焊球。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第一”、“第二”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请实施例中，除非另有明确的规定和限定，术语“电性连接”可以是直接的电性连接，也可以通过中间媒介间接的电性连接。
在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或“例如”等词旨在以具体方式呈现相关概念。
在本申请实施例中，例如上、下、左、右、前和后等用于解释本申请中不同部件的结构和运动的方向指示是相对的。当部件处于图中所示的位置时，这些指示是恰当的。但是，如果元件位置的说明发生变化，那么这些方向指示也将会相应地发生变化。
本申请的实施例提供一种电子设备，该电子设备例如可以为手机(mobile phone)、平板电脑(pad)、个人数字助理(personal digital assistant，PDA)、电视、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备、充电家用小型电器(例如豆浆机、扫地机器人)、无人机、雷达、航空航天设备和车载设备等不同类型的用户设备或者终端设备，本申请实施例对电子设备的具体形式不作特殊限制。
以下为了方便说明，以电子设备为手机为例进行举例说明。如图2所示，电子设备1主要包括盖板11、显示屏12、中框13以及后壳14。后壳14和显示屏12分别位于中框13的两侧，且中框13和显示屏12设置于后壳14内，盖板11设置在显示屏12远离中框13的一侧，显示屏12的显示面朝向盖板11。
上述显示屏12可以是液晶显示屏(liquid crystal display，LCD)，在此情况下，液晶显示屏包括液晶显示面板和背光模组，液晶显示面板设置在盖板11和背光模组之间，背光模组用于为液晶显示面板提供光源。上述显示屏12也可以为有机发光二极管(organic light emitting diode，OLED)显示屏。由于OLED显示屏为自发光显示屏，因而无需设置背光模组。
上述中框13包括承载板131以及绕承载板131一周的边框132。电子设备1中的印刷电路板(printed circuit boards，PCB)、电池、摄像头等电子元器件可以设置在承载板131上。
上述电子设备1还可以包括设置于PCB上的系统级芯片(system on chip，SOC)、芯片封装结构等，PCB用于承载系统级芯片、芯片封装结构等，且与系统级芯片、芯片封装结构等电性连接。
上述芯片封装结构包括对单个芯片进行封装、以及对多个芯片进行封装即芯片合封(chiplet)。以芯片合封为例，芯片合封是一种基于芯片模块化设计并完成后集成的先进封装技术。随着芯片技术走向摩尔定律的末期，集成度提高的需求却一直没变，单一芯片内完成所有功能的瓶颈逐渐增多。将芯片模块化、功能化，进行专用芯片的开发后再将不同的专用芯片用芯片合封的方式在封装上进行集成，大大降低了芯片开发难度、丰富了产业链商业模式，充分复用不同工艺节点(即成本)的芯片制程和产能，使得在摩尔定律走向末期的时候，芯片产业出现了新的生机和活力。而随着芯片的集成度要求变高，模块化设计也日趋丰富，对不同模块化设计的芯片的高密度集成合封方案(异质集成)的需求越发提高。如何将不同功能、不同制程甚至是不同结构和材料的芯片，在同一封装上完成高密度、高速、高可靠性的互连方式，成为芯片合封从业者的挑战。
本申请的实施例提供一种芯片封装结构，该芯片封装结构可以应用于上述的电子设备1中，如图3所示，该芯片封装结构10包括基板(也可以称为封装基板)101、加固结构102、至少一个裸芯片(die)103、重新布线层104、以及封装层105。
在芯片封装结构10应用于电子设备1中的情况下，基板101可以设置在电子设备1中的PCB上，且与PCB电性连接。
在本申请实施例中，芯片封装结构10可以包括一个裸芯片103，即对一个裸芯片103进行封装；也可以包括多个裸芯片103，即对多个裸芯片103进行封装，这多个裸芯片103可以是具有不同功能的裸芯片103。
上述重新布线层104用于承载上述至少一个裸芯片103，重新布线层104设置于上述至少一个裸芯片103与基板(substrate)101之间，重新布线层104与裸芯片103和基板101电性连接，重新布线层104用于实现裸芯片103与基板101之间的电性连接。
如图4所示，上述重新布线层104包括至少一层金属线层1041和绝缘层1042，至少一层金属线层1041位于绝缘层1042内。重新布线层104与裸芯片103电性连接，即重新布线层104中的金属线层1041与裸芯片103电性连接。
此处，重新布线层104可以包括一层金属线层1041，也可以包括多层金属线层1041，图4是以重新布线层104包括多层金属线层1041为例进行示意的。在重新布线层104包括多层金属线层1041的情况下，相邻两层金属线层1041通过绝缘层1042间隔开，且通过位于相邻两层金属线层1041之间的绝缘层1042上的过孔电性连接在一起。
上述金属线层1041的材料例如可以包括铜(Cu)、铝(Al)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)等中的一种或多种。铜作为低成本、高可靠性、低接触电阻的成熟工艺材料，作为重新布线层104中的金属线层1041已得到广泛的应用。
上述绝缘层1042的材料可以为有机(organic)材料，在此情况下，有机材料例如可以包括硅胶、聚酰亚胺中的一种或多种；绝缘层1042的材料也可以为无机(inorganic)材料，在此情况下，无机材料例如可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧 化硅(SiOxNy)中的一种或多种。
在此基础上，在一些示例中，如图3所示，芯片封装结构10还包括多个第二焊接组件107，多个第二焊接组件107设置在重新布线层104和裸芯片103之间，多个第二焊接组件107分别与重新布线层104和裸芯片103电性连接，用于实现重新布线层104和裸芯片103之间的电性连接。多个第二焊接组件107与重新布线层104电性连接，即多个第二焊接组件107与重新布线层104中的金属线层1041电性连接。
参考图3，第二焊接组件107例如可以包括第二凸点(bump)1071和与第二凸点1071接触的第二焊球1072。此处，可以是第二凸点1071与裸芯片103接触，第二焊球1072与重新布线层104中的金属线层1041接触。
需要说明的是，在本申请中，“焊球”只是沿用习惯称谓，在实际产品中，“焊球”不一定是球形的。
上述第二凸点1071例如可以是凸点下金属焊盘(under-bump metallization pad，UBM pad)或者铜柱(Cu pillar)等。
上述加固结构102设置于重新布线层104和基板101之间，加固结构102包括介质层1021、贯穿介质层1021的互连线路1022、处于介质层中的柱状和/或网格状的支撑结构1023；互连线路1022与基板101和重新布线层104电性连接，支撑结构1023设置在互连线路1022的周围。互连线路1022与重新布线层104和基板101电性连接，互连线路1022与重新布线层104电性连接，即互连线路1022与重新布线层104中的金属线层1041电性连接。
在一些示例中，如图3所示，上述芯片封装结构10还包括多个第一焊接组件108，多个第一焊接组件108设置于基板101和加固结构102之间，多个第一焊接组件108分别与基板101和互连线路1022电性连接，用于实现基板101和互连线路1022之间的电性连接。
参考图3，第一焊接组件108例如可以包括第一凸点1081和与第一凸点1081接触的第一焊球1082。此处，可以是第一凸点1081与互连线路1022接触，第一焊球1082与基板101接触。
第一凸点1081可以参考上述有关第二凸点1071的相关描述，此处不再赘述。
上述支撑结构1023设置于介质层1021内，支撑结构1023和互连线路1022在基板101上的投影无重叠区域。
可以理解的是，上述互连线路1022和支撑结构1023的材料可以相同，也可以不相同。由于支撑结构1023主要用于起支撑作用，因而在制作支撑结构1023时，可以选取硬度较大或强度较大的材料作为支撑结构1023的材料。此外，支撑结构1023的材料可以为导电材料，也可以为绝缘材料。互连线路1022主要用于起到将重新布线层104和基板101电性连接在一起的作用，因而在制作互连线路1022时，可以选取电阻率较小的材料作为互连线路1022的材料。
此处，互连线路1022和支撑结构1023的材料例如可以包括Cu(铜)、Ti(钛)、Ni(镍)等金属材料。
“支撑结构1023设置于介质层1021内”，应当理解到，支撑结构1023可以如图3所示贯穿介质层1021；也可以未贯穿介质层1021。在支撑结构1023未贯穿介质层 1021的情况下，可以是如图5a所示，支撑结构1023未露出于介质层1021靠近基板101的表面，且未露出于介质层1021靠近重新布线层104的表面；也可以是如图5b所示，支撑结构1023露出于介质层1021靠近基板101的表面，但未露出于介质层1021靠近重新布线层104的表面；当然还可以是如图5c所示，支撑结构1023露出于介质层1021靠近重新布线层104的表面，但未露出于介质层1021靠近基板101的表面。
可以理解的是，上述加固结构102中的互连线路1022和支撑结构1023可以同时制作，也可以分开单独制作。
此处，对于互连线路1022的数量可以根据需要进行设置。
在一些示例中，如图6a和图6b所示，互连线路1022为柱状结构，该柱状结构例如可以为圆柱、三棱柱、四棱柱或五棱柱等。
在此基础上，加固结构102包括柱状和/或网格状的支撑结构1023可以包括以下几种情况：在一些示例中，如图6a所示，上述支撑结构1023包括多个支撑柱1023a。该支撑柱1023a的形状例如可以为圆柱、三棱柱、四棱柱或五棱柱等。
在另一些示例中，如图6b所示，上述支撑结构1023可以以网格结构1023b的形态设置，互连线路1022位于网格结构1023b内。
在又一些实施例中，如图6c所示，上述支撑结构1023包括网格结构1023b和多个支撑柱1023a，互连线路1022位于网格结构1023b内。多个支撑柱1023a可以位于网格结构1023b内，也可以位于网格结构1023b外。此外，多个支撑柱1023a可以与网格结构1023b电性连接，也可以不与网格结构1023b电性连接。图6c以多个支撑柱1023a位于网格结构1023b内，且支撑柱1023a不与网格结构1023b电性连接为例进行示意。当支撑结构1023包括网格结构1023b时，由于网格结构1023b的强度较大，因而支撑结构1023的强度较大，进而可以提高加固结构102的强度。
基于上述，在支撑结构1023包括网格结构1023b的情况下，在一些示例中，如图7所示，上述加固结构102还可以包括：接地结构1024，接地结构1024设置于介质层1021内；接地结构1024与基板101的接地端子电性连接，如图8所示，接地结构1024还与网格结构1023b电性连接。
此处，接地结构1024可以与设置在加固结构102和基板101之间的第一焊接组件108电性连接，通过第一焊接组件108实现接地结构1024与基板101的接地端子的电性连接。
此外，接地结构1024的材料和互连线路1022的材料可以相同，也可以不相同。
在一些示例中，接地结构1024为柱状结构，该柱状结构例如可以为圆柱、三棱柱、四棱柱或五棱柱等。
另外，接地结构1024可以贯穿介质层1021，也可以未贯穿介质层1021。在接地结构1024未贯穿介质层1021的情况下，由于接地结构1024需要与基板101的接地端子电性连接，因而接地结构1024露出于介质层1021靠近基板101的表面，且未露出于介质层1021靠近重新布线层104的表面。
可以理解的是，接地结构1024可以与重新布线层104电性连接，也可以不与重新布线层104电性连接。
由于接地结构1024与基板101的接地端子电性连接，且接地结构1024与网格结 构1023b电性连接，因而可以通过基板101的接地端子向接地结构1024提供接地电压，再将接地电压提供给网格结构1023b，这样网格结构1023b还可以起到防止基板101上的信号和裸芯片103上的信号相互串扰的作用，也就是说通过接地的方式保护了信号沿垂直于基板方向的传输，提高了电学性能。此外，网格结构1023b还可以起到防止互连线路1022之间信号相互串扰的作用。
上述封装层105可以覆盖上述至少一个裸芯片103，即封装层105填充在裸芯片103和重新布线层104之间的间隙、以及裸芯片103的侧面。封装层105用于对裸芯片103进行封装。
在一些示例中，如图7所示，封装层105包括第一底部填充胶1051和塑封层1052；第一底部填充胶1051填充在裸芯片103和重新布线层104之间的间隙中，塑封层1052填充在裸芯片103的侧面。
此处，塑封层1052的材料和第一底部填充胶1051的材料通常都选取有机材料，塑封层1052的材料例如可以为环氧树脂胶粘剂(epoxy molding compound，EMC)。第一底部填充胶1051的材料例如可以为热固胶或紫外固化胶。
在芯片封装结构10中，由于基板101、裸芯片103以及封装层105的材料不同，导致基板101、裸芯片103以及封装层105的热膨胀系数不同，而基板101的热膨胀系数相对于裸芯片103、封装层105等的热膨胀系数较大，因此基板101相对于裸芯片103、封装层105等会产生较大的内应力，发生较大的变形，基板101产生的内应力会通过第一焊接组件108撕扯第一焊接组件108上的结构。在本申请实施例中，由于芯片封装结构10包括加固结构102，加固结构102可以隔绝基板101产生的内应力，从而可以避免或减小基板101产生的内应力传递到重新布线层104，导致的重新布线层104分层。在芯片封装结构10包括多个裸芯片103的情况下，加固结构102隔绝基板101产生的内应力，从而可以避免或减小基板101产生的内应力传递到相邻两个裸芯片103之间的间隙，导致的相邻两个裸芯片103之间的封装层105开裂。在此基础上，由于加固结构102除包括介质层1021和互连线路1022外，还包括柱状和/或网格状的支撑结构1023，支撑结构1023可以提高加固结构102的强度，进一步地隔绝基板101产生的内应力的传递，防止重新布线层104分层，或者，防止相邻两个裸芯片103之间的封装层105开裂，从而提高了芯片封装结构10封装的可靠性和可制作性。
在一些示例中，上述加固结构102中介质层1021的材料为无机材料，例如介质层1021的材料可以包括硅(Si)、氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiOxNy)中的一种或多种。
在另一些示例中，上述加固结构102中介质层1021的材料为有机材料。例如，介质层1021的材料可以为塑封(molding)材料。塑封材料例如可以包括环氧树脂、硅胶、聚酰亚胺中的一种或多种。
在封装层105的材料为有机材料的情况下，当介质层1021的材料为有机材料时，由于封装层105的材料和介质层1021的材料都为有机材料，因而封装层105的热膨胀系数与介质层1021的热膨胀系数相差不大，因此介质层1021因热膨胀产生的内应力与封装层105因热膨胀产生的内应力可以相互抵消，这样一来，可以缓解封装层105和介质层1021的热应力失配，可以避免封装层105和介质层1021因热膨胀产生的内 应力导致的设置在封装层105和加固结构102之间的重新布线层104分层，或者，防止相邻两个裸芯片103之间的封装层105开裂。
在封装层105包括第一底部填充胶1051和塑封层1052的情况下，在一些示例中，介质层1021的材料与第一底部填充胶1051或塑封层1052的材料相同。
若介质层1021的材料与第一底部填充胶1051的材料相同，则介质层1021的热膨胀系数和第一底部填充胶1051的热膨胀系数相同，这样一来，可以缓解介质层1021和第一底部填充胶1051的热应力失配，介质层1021因热膨胀产生的内应力与第一底部填充胶1051因热膨胀产生的内应力可以更有效地相互抵消，在介质层1021的体积和第一底部填充胶1051的体积相同的情况下，介质层1021因热膨胀产生的内应力与第一底部填充胶1051因热膨胀产生的内应力甚至可以完全抵消，因而可以更有效地避免第一底部填充胶1051和介质层1021因热膨胀产生的内应力导致的设置在第一底部填充胶1051和介质层1021之间的重新布线层104分层，或者，更有效地防止相邻两个裸芯片103之间的塑封层1052开裂。同样的，若介质层1021的材料与塑封层1052的材料相同，则介质层1021的热膨胀系数和塑封层1052的热膨胀系数相同，这样一来，可以缓解介质层1021和塑封层1052的热应力失配，因而可以更有效地避免塑封层1052和介质层1021因热膨胀产生的内应力导致的设置在塑封层1052和介质层1021之间的重新布线层104分层，或者，更有效地防止相邻两个裸芯片103之间的塑封层1052开裂。
相关技术提供一种芯片封装结构10，如图9所示，为了避免基板101产生的内应力导致重新布线层104分层，或者，相邻两个裸芯片103之间的封装层105开裂等问题，因此相关技术提供的芯片封装结构10在重新布线层104和基板101之间增加了硅转接板(si interposer)，硅转接板天然具备基于硅后段工艺的高良率、高密度互连的成熟工艺，利用硅转接板实现重新布线层104和基板101互连的同时，利用硅转接板抵消基板101产生的内应力。但是由于硅转接板的热膨胀系数与封装层105的热膨胀系数相差较大，为了防止硅转接板因内应力翘曲，因而需要将硅转接板的厚度设置的较大，以增加硅转接板的刚性，而硅转接板的厚度设置的较大又会引入新的问题。可以理解的是，在无机材料中形成互连结构，通常是采用TSV(through silicon via，硅通孔)工艺形成，即先在无机材料中制作通孔，再在通孔内电镀导电材料形成互连结构。硅转接板中的互连结构是通过TSV(through silicon via，硅通孔)工艺以及BVR(backside via reveal，背面通孔露出)工艺形成的，硅转接板的厚度增加会导致TSV工艺和BVR工艺的难度以及成本增加。此外，若硅转接板的厚度设置的太大，则硅转接板因热膨胀产生的内应力也会较大，硅转接板仍然会出现翘曲和应力可靠性的问题。
相关技术还提供一种芯片封装结构10，如图10所示，裸芯片103和基板101之间设置有第一重新布线层104a和第二重新布线层104b，第一重新布线层104a和第二重新布线层104b沿平行于基板101的方向并排设置，且第一重新布线层104a和第二重新布线层104b之间具有间隙。第一重新布线层104a中的绝缘层的材料为有机材料，第二重新布线层104b中的绝缘层的材料为无机材料。为了避免基板101产生的内应力导致重新布线层104分层，或者，相邻两个裸芯片103之间的封装层105开裂等问题，可以在重新布线层和基板101之间增加了硅转接板，利用硅转接板抵消基板101产生 的内应力，但是考虑到一方面，由于硅转接板的材料为无机材料，封装层的材料为有机材料，有机材料和无机材料的热膨胀系数相差较大，会产生较大的内应力；另一方面，由于第一重新布线层104a中的绝缘层的材料为有机材料，而有机材料的柔性较好，第二重新布线层104b中的绝缘层的材料为无机材料，而无机材料相对于有机材料容易断裂，因此相关技术提供的芯片封装结构10仅在第二重新布线层104b和基板101之间增加硅转接板，这样可以减小硅转接板的设置面积，进而可以减小硅转接板因热膨胀产生的内应力与封装层105因热膨胀产生的内应力之差，且可以利用硅转接板抵消基板101产生的内应力。虽然在该相关技术中，仅在第二重新布线层104b和基板101之间增加硅转接板，但是同样的，为了防止硅转接板因内应力翘曲，因而需要将硅转接板的厚度设置的较大，以增加硅转接板的刚性。而硅转接板的厚度设置的较大，会导致利用TSV工艺以及BVR工艺形成硅转接板中的互连结构时，工艺难度以及成本增加。
相对于上述两个相关技术，由于本申请实施例提供的芯片封装结构10包括加固结构102，而加固结构102可以隔绝基板101产生的内应力，从而可以避免或减小基板101产生的内应力传递到重新布线层104，导致的重新布线层104分层；也可以避免或减小基板101产生的内应力传递到相邻两个裸芯片103之间的间隙，导致的相邻两个裸芯片103之间的封装层105开裂的问题。在此基础上，可以理解的是，与在无机材料中形成互连结构，需要利用TSV工艺不同的是，在有机材料中形成互连结构时，无需用到TSV工艺，在有机材料中形成互连结构时，可以先形成互连结构，再沉积有机材料。基于此，在加固结构102中介质层1021的材料为有机材料的情况下，可以先形成加固结构102中的互连线路1022、支撑结构1023、接地结构1024，再沉积有机材料，从而形成加固结构102，因此本申请实施例还可以简化加固结构102的制作工艺，降低芯片封装结构10的生产成本。
基于上述，在一些示例中，如图7所示，上述芯片封装结构10还包括第二底部填充胶106，第二底部填充胶106填充在加固结构102和基板101之间的间隙中，并溢出至封装层105的侧面。
此处，第二底部填充胶106的材料例如可以为热固胶或紫外固化胶。此外，第一底部填充胶1051的材料和第二底部填充胶106的材料可以相同，也可以不相同。
可以理解的是，第二底部填充胶106可以起到将被封装层105封装的裸芯片103、以及重新布线层104、介质层102等固定在基板101上的作用。
本申请的实施例还提供一种芯片封装结构10的制备方法，利用该芯片封装结构10的制备方法可以制备上述的芯片封装结构10，以下通过几个具体的实施例对芯片封装结构10的制备方法进行示例性说明。
实施例一
如图11所示，芯片封装结构10的制备方法包括如下步骤：
S10、如图12所示，在第一临时载板109上形成重新布线层104。
需要说明的是，第一临时载板109例如可以是玻璃(glass)、不锈钢或硅基板等。
此外，重新布线层104的结构可以参考上述，此处不再赘述。重新布线层104中的绝缘层的材料可以是有机材料，也可以是无机材料。
S11、如图13所示，将至少一个裸芯片103绑定(bond)在重新布线层104上，裸芯片103与重新布线层104电性连接。
其中，步骤S11例如可以包括：
首先，在裸芯片103上形成第二凸点1071，第二凸点1071与裸芯片103电性连接。
接下来，在第二凸点1071上形成第二焊球1072；第二凸点1071和第二焊球1072构成第二焊接组件107。
接下来，将第二焊球1072与重新布线层104焊接，以实现将裸芯片103绑定在重新布线层104上。可以理解的是，“第二焊球1072与重新布线层104焊接”，指的是第二焊球1072与重新布线层104中的金属线层1041焊接。
可以理解的是，可以将一个裸芯片103绑定在重新布线层104上，也可以将多个裸芯片103绑定在重新布线层104上。
S12、填充封装层105，以包裹上述至少一个裸芯片103，即在裸芯片103和重新布线层104之间、裸芯片103的侧面、以及裸芯片103远离第一临时载板109的表面填充封装层105。
其中，步骤S12例如可以包括：
首先，如图14所示，在裸芯片103和重新布线层104之间填充第一底部填充胶1051。
接下来，如图15所示，在裸芯片103的侧面、以及裸芯片103远离第一临时载板109的一侧填充塑封层1052；其中，第一底部填充胶1051和塑封层1052构成封装层105。
S13、如图16所示，对封装层105进行减薄，露出裸芯片103远离第一临时载板109的表面。此处，对封装层105进行减薄，即对上述的塑封层1052进行减薄。
需要说明的是，可以利用研磨(grinding)、化学机械抛光(chemical mechanical polishing，CMP)、切割等工艺中的一种或多种对封装层105进行减薄。
可以理解的是，对封装层105进行减薄是为了防止封装层105的厚度太厚影响最终形成的芯片封装结构10的散热性能。
S14、如图17所示，在裸芯片103远离重新布线层104的一侧形成第二临时载板110，第二临时载板110与裸芯片103固定连接。
其中，步骤S14例如可以包括：
首先，在裸芯片103远离重新布线层104的一侧形成键合胶111，或者，在第二临时载板110上形成键合胶111。
此处，键合胶111例如可以为热固胶或紫外固化胶。
接下来，如图17所示，利用键合胶111将第二临时载板110与裸芯片103固定连接在一起。
S15、如图18所示，去除第一临时载板109，露出重新布线层104；去除第一临时载板109后，得到的结构如图19所示。
此处，可以利用研磨、化学机械抛光、切割、湿法刻蚀(wet etch)、干法刻蚀(dry etch)等工艺中的一种或多种去除第一临时载板109。
可以理解的是，在一些示例中，步骤S15还包括：在露出重新布线层104后，对重新布线层104中的绝缘层1042进行刻蚀，以露出金属线层1041。
需要说明的是，在步骤S14中形成第二临时载板110，第二临时载板110的作用是为了防止去除第一临时载板109后，裸芯片103和重新布线层104翘曲。
S16、在重新布线层104上形成加固结构102；加固结构102包括介质层1021和互连线路1022；互连线路1022贯穿于介质层1021，互连线路1022与重新布线层104电性连接。
其中，步骤S16例如可以包括：
首先，如图20所示，在重新布线层104上形成互连线路1022，互连线路1022与重新布线层104电性连接。
此处，在重新布线层104上形成互连线路1022例如可以包括：在重新布线层104上形成种子层；在种子层上形成光刻胶层(photoresist，PR)，对光刻胶层进行掩膜曝光、显影等工艺形成镂空区；在镂空区内电镀互连线路1022；去除光刻胶层，并去除种子层中除互连线路1022下方以外的其它部分。
接下来，如图21所示，在互连线路1022上形成介质层1021，介质层1021覆盖互连线路1022。
此处，介质层1021的材料例如可以为塑封材料。塑封材料例如可以包括环氧树脂、硅胶、聚酰亚胺中的一种或多种。
接下来，如图22所示，对介质层1021进行减薄，露出(revealing)互连线路1022。
此处，可以利用研磨、化学机械抛光、切割、湿法刻蚀、干法刻蚀等工艺中的一种或多种对介质层1021进行减薄。
S17、如图23所示，在加固结构102上形成第一焊接组件108，第一焊接组件108与互连线路1022电性连接。
其中，步骤S17例如可以包括：
首先，如图23所示，在加固结构102上形成第一凸点1081，第一凸点1081与互连线路1022电性连接。
接下来，如图23所示，在第一凸点1081上形成第一焊球1082，第一凸点1081和第一焊球1082构成第一焊接组件108。
S18、如图24所示，去除第二临时载板110。
需要说明的是，在利用键合胶111将第二临时载板110与裸芯片103固定连接在一起的情况下，可以通过破坏键合胶111使第二临时载板110与裸芯片103分离，从而去除第二临时载板110。
S19、如图25所示，将加固结构102与基板101绑定在一起；其中，互连线路1021与基板101电性连接。
可以理解的是，可以通过上述第一焊接组件108将加固结构102与基板101绑定在一起，其中，第一焊接组件108中的第一焊球1082与基板101电性连接。
S20、如图26所示，在加固结构102和基板101之间的间隙中填充第二底部填充胶106，第二底部填充胶106溢出至封装层105的侧面。
需要说明的是，步骤S20是可选步骤，例如在一些示例中，步骤S20也可以省略。
此处，第二底部填充胶106的作用可以参考上述，此处不再赘述。
通过上述步骤S10～步骤S20可以制备得到如图26所示的芯片封装结构10，该芯片封装结构10包括基板101、加固结构102、至少一个裸芯片103、重新布线层104、封装层105以及第二底部填充胶106；重新布线层104用于承载上述至少一个裸芯片103，重新布线层104设置于上述至少一个裸芯片103与基板101之间，重新布线层104与裸芯片103和基板101电性连接；加固结构102设置于重新布线层104和基板101之间，加固结构102包括介质层1021和贯穿介质层1021的互连线路1022；互连线路1022与基板101和重新布线层104电性连接；封装层105填充在裸芯片103和重新布线层104之间的间隙、以及裸芯片103的侧面；第二底部填充胶106填充在加固结构102和基板101之间的间隙中，并溢出至封装层105的侧面。
由于本实施例一制备得到的芯片封装结构10包括加固结构102，加固结构102可以隔绝基板101产生的内应力，从而可以避免或减小基板101产生的内应力传递到重新布线层104，导致的重新布线层104分层。在芯片封装结构10包括多个裸芯片103的情况下，加固结构102隔绝基板101产生的内应力，从而可以避免或减小基板101产生的内应力传递到相邻两个裸芯片103之间的间隙，导致的相邻两个裸芯片103之间的封装层105开裂。
实施例二
如图27所示，芯片封装结构10的制备方法包括如下步骤：
S30、如图12所示，在第一临时载板109上形成重新布线层104。
需要说明的是，步骤S30可以参考上述步骤S10，此处不再赘述。
S31、如图13所示，将至少一个裸芯片103绑定(bond)在重新布线层104上，裸芯片103与重新布线层104电性连接。
需要说明的是，步骤S31可以参考上述步骤S11，此处不再赘述。
S32、如图14和图15所示，填充封装层105，以包裹上述至少一个裸芯片103，即在裸芯片103和重新布线层104之间、裸芯片103的侧面、以及裸芯片103远离第一临时载板109的表面填充封装层105。
需要说明的是，步骤S32可以参考上述步骤S12，此处不再赘述。
S33、如图28所示，去除第一临时载板109，露出重新布线层104。
需要说明的是，步骤S33可以参考上述步骤S15，此处不再赘述。
S34、在重新布线层104上形成加固结构102；加固结构102包括介质层1021和互连线路1022；互连线路1022贯穿于介质层1021，互连线路1022与重新布线层104电性连接。
其中，步骤S34例如可以包括：
首先，如图29所示，在重新布线层104上形成互连线路1022，互连线路1022与重新布线层104电性连接。
接下来，如图30所示，在互连线路1022上形成介质层1021，介质层1021覆盖互连线路1022。
接下来，如图31所示，对介质层1021进行减薄，露出互连线路1022。
需要说明的是，步骤S34可以参考上述步骤S16，此处不再赘述。
S35、如图32所示，在加固结构102上形成第一焊接组件108，第一焊接组件108与互连线路1022电性连接。
需要说明的是，步骤S35可以参考上述步骤S17，此处不再赘述。
S36、如图33所示，利用胶带(tape mount)112包裹多个第一焊接组件108。
此处，胶带112可以保护多个第一焊接组件108。
S37、如图34所示，对封装层105进行减薄，露出裸芯片103远离重新布线层104的表面。
此处，对封装层105进行减薄的方法可以参考上述步骤S13，此处不再赘述。
S38、如图24所示，去除胶带112，露出多个第一焊接组件108。
此处，可以利用加热、光照等方法使胶带112失去粘性，从第一焊接组件108上脱落，从而去除胶带112。
S39、如图25所示，将加固结构102与基板101绑定在一起，即将多个第一焊接组件108与基板101绑定在一起，第一焊接组件108与基板101电性连接在一起。
需要说明的是，步骤S39可以参考上述步骤S19，此处不再赘述。
S40、如图26所示，在加固结构102和基板101之间的间隙中填充第二底部填充胶106，第二底部填充胶106溢出至封装层105的侧面。
需要说明的是，步骤S40可以参考上述步骤S20，此处不再赘述。
通过上述步骤S30～步骤S40也可以制备得到如图26所示的芯片封装结构10，如图26所示的芯片封装结构10的相关描述可以参考上述实施例一，此处不再赘述。实施例二具有与实施例一相同的技术效果，可以参考上述实施例一的相关描述，此处不再赘述。
实施例三
实施例三提供的芯片封装结构10的制备方法与实施例一提供的芯片封装结构10的制备方法的不同之处在于，实施例三将实施例一中的步骤S16替换为步骤S50。
实施例三仅对与实施例一不相同的部分进行描述，相同的部分可以参考上述实施例一，此处不再赘述。
步骤S50包括：重新布线层104上形成加固结构102；加固结构102包括介质层1021和互连线路1022；互连线路1022贯穿于介质层1021，互连线路1022与重新布线层104电性连接；加固结构102还包括：支撑结构1023，支撑结构1023设置于介质层1021内，且支撑结构1023设置在互连线路1022的周围，支撑结构1023和互连线路1022在重新布线层104上的投影无重叠区域。
其中，步骤S50例如可以包括：
首先，如图35所示，在重新布线层104上形成互连线路1022和支撑结构1023，互连线路1022与重新布线层104电性连接。
此处，支撑结构1023可以如图6a所示，包括多个支撑柱1023a，也可以如图6b所示，支撑结构1023以网格结构1023b的形态设置；当然还可以如图6c所示，支撑结构1023包括网格结构1023b和多个支撑柱1023a。
需要说明的是，可以同时形成互连线路1022和支撑结构1023；也可以先形成互连线路1022，再形成支撑结构1023；当然还可以是，先形成支撑结构1023，再形成互连线路1022。
此外，互连线路1022的高度和支撑结构1023的高度可以相同，也可以不相同。
另外，关于互连线路1022和支撑结构1023的材料可以选择，可以参考上述，此处不再赘述。
接下来，如图36所示，在互连线路1022和支撑结构1023上形成介质层1021，介质层1021覆盖互连线路1022和支撑结构1023。
接下来，如图37所示，对介质层1021进行减薄，露出互连线路1022。
利用本实施例三提供的芯片封装结构10的制备方法可以制备得到如图3、如图5a、图5b、图5c所示的芯片封装结构10。实施例三除了具有与实施例一相同的技术效果外，在本实施例三中，由于加固结构102还包括支撑结构1023，支撑结构1023可以提高加固结构102的强度，进一步地隔绝基板101产生的内应力，防止重新布线层104分层，或者，防止相邻两个裸芯片103之间的封装层105开裂。
需要说明的是，实施例三是以将实施例一中的步骤S16替换为步骤S50为例进行地说明，可以理解的是，还可以将实施例二中的步骤S34替换为步骤S50，将实施例二中的步骤S34替换为步骤S50后，也可以制备得到如图3、如图5a、图5b、图5c所示的芯片封装结构10。
实施例四
实施例四提供的芯片封装结构10的制备方法与实施例一提供的芯片封装结构10的制备方法的不同之处在于，实施例四将实施例一中的步骤S16替换为步骤S60，在实施例四中，支撑结构1023包括网格结构。
实施例四仅对与实施例一不相同的部分进行描述，相同的部分可以参考上述实施例一，此处不再赘述。
步骤S60包括：在重新布线层104上形成加固结构102；加固结构102包括介质层1021和互连线路1022；互连线路1022贯穿于介质层1021，互连线路1022与重新布线层104电性连接；加固结构102还包括：支撑结构1023，支撑结构1023设置于介质层1021内；支撑结构1023设置在互连线路1022的周围，支撑结构1023和互连线路1022在重新布线层104上的投影无重叠区域；支撑结构1023包括网格结构1023b，加固结构102还包括：接地结构1024，接地结构1024设置于介质层1021内，接地结构1024与基板101的接地端子和网格结构1023b电性连接。
其中，步骤S60例如可以包括：
首先，如图38所示，在重新布线层104上形成互连线路1022、支撑结构1023和接地结构1024；互连线路1022与重新布线层104电性连接，接地结构1024与支撑结构1023电性连接。
此处，支撑结构1023和接地结构1024可以与重新布线层104电性连接，也可以与重新布线层104不电性连接。
需要说明的是，在一些示例中，互连线路1022、支撑结构1023和接地结构1024 同时形成。在另一些示例中，互连线路1022、支撑结构1023和接地结构1024依次形成，在此情况下，对互连线路1022、支撑结构1023和接地结构1024依次形成的顺序不进行限定，例如可以先形成互连线路1022，再形成接地结构1024，再形成支撑结构1023。在又一些示例中，可以先形成互连线路1022、支撑结构1023和接地结构1024中的其中任意两个，再形成其中一个；或者，先形成其中一个，再形成剩余两个。例如，可以先同时形成互连线路1022和接地结构1024，再形成支撑结构1023。
此外，互连线路1022、支撑结构1023和接地结构1024的高度可以相同，也可以不相同。
接下来，如图39所示，在互连线路1022、支撑结构1023和接地结构1024上形成介质层1021，介质层1021覆盖互连线路1022、支撑结构1023和接地结构1024。
接下来，如图40所示，对介质层1021进行减薄，露出互连线路1022和接地结构1024。
在后续步骤在加固结构102上形成第一焊接组件108时，第一焊接组件108还与接地结构1024电性连接。由于加固结构102与基板101绑定时，多个第一焊接组件108与基板101电性连接，因此接地结构1024与基板101电性连接。
利用本实施例四提供的芯片封装结构10的制备方法可以制备得到如图7所示的芯片封装结构10。实施例四除了具有与实施例三相同的技术效果外，在本实施例四中，由于加固结构102中支撑结构1023包括网格结构1023b，加固结构102还包括接地结构1024，接地结构1024与基板101的接地端子和网格结构1023b电性连接，因而可以通过基板101的接地端子向接地结构1024提供接地电压，再将接地电压提供给网格结构1023b，这样网格结构1023b还可以起到防止基板101上的信号和裸芯片103上的信号相互串扰的作用，也就是说通过接地的方式保护了信号沿垂直于基板方向的传输，提高了电学性能。此外，网格结构还可以起到防止互连线路之间信号相互串扰的作用。
需要说明的是，实施例四是以将实施例一中的步骤S16替换为步骤S60为例进行地说明，可以理解的是，还可以将实施例二中的步骤S34替换为步骤S60，将将实施例二中的步骤S34替换为步骤S60后，可以制备得到如图7所示的芯片封装结构10。
在本申请的另一方面，还提供一种与计算机一起使用的非瞬时性计算机可读存储介质，该计算机具有用于创建制备上述芯片封装结构10的软件，该计算机可读存储介质上存储有一个或多个计算机可读数据结构，一个或多个计算机可读数据结构具有用于制备上文所提供的任意一个图示所提供的芯片封装结构的控制数据，例如光掩膜数据。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (19)

  1. 一种芯片封装结构，其特征在于，包括：
    至少一个裸芯片；
    重新布线层，用于承载所述至少一个裸芯片；
    基板，所述重新布线层设置于所述至少一个裸芯片和所述基板之间；
    加固结构，设置于所述重新布线层和所述基板之间，所述加固结构包括介质层、贯穿所述介质层的互连线路、以及处于所述介质层中的柱状和/或网格状的支撑结构；所述互连线路与所述重布线层和所述基板电性连接，所述支撑结构设置在所述互连线路的周围；
    封装层，填充在所述裸芯片和所述重新布线层之间的间隙、以及所述裸芯片的侧面。
  2. 根据权利要求1所述的芯片封装结构，其特征在于，所述支撑结构包括网格结构，所述互连线路位于所述网格结构内。
  3. 根据权利要求2所述的芯片封装结构，其特征在于，所述加固结构还包括：接地结构，所述接地结构设置于所述介质层内；
    所述接地结构与所述基板的接地端子和所述网格结构电性连接。
  4. 根据权利要求1-3任一项所述的芯片封装结构，其特征在于，所述支撑结构包括多个支撑柱。
  5. 根据权利要求1-4任一项所述的芯片封装结构，其特征在于，所述支撑结构贯穿于所述介质层。
  6. 根据权利要求1-5任一项所述的芯片封装结构，其特征在于，所述介质层的材料为有机材料，所述封装层的材料为有机材料。
  7. 根据权利要求6所述的芯片封装结构，其特征在于，所述封装层包括第一底部填充胶和塑封层；所述第一底部填充胶填充在所述裸芯片和所述重新布线层之间的间隙中，所述塑封层填充在所述裸芯片的侧面；
    所述介质层的材料与所述第一底部填充胶或所述塑封层的材料相同。
  8. 根据权利要求6或7所述的芯片封装结构，其特征在于，所述介质层的材料包括环氧树脂、硅胶、聚酰亚胺中的一种或多种。
  9. 根据权利要求1-8任一项所述的芯片封装结构，其特征在于，所述重新布线层包括至少一层金属线层和绝缘层，所述至少一层金属线层位于所述绝缘层内；
    其中，所述绝缘层的材料为有机材料或无机材料。
  10. 根据权利要求1-9任一项所述的芯片封装结构，其特征在于，所述芯片封装结构还包括：第二底部填充胶，填充在所述加固结构和所述基板之间的间隙中，并溢出至所述封装层的侧面。
  11. 一种芯片封装结构的制备方法，其特征在于，包括：
    在第一临时载板上形成重新布线层；
    将至少一个裸芯片绑定在所述重新布线层上，所述裸芯片与所述重新布线层电性连接；
    填充封装层，以包裹所述至少一个裸芯片；
    去除所述第一临时载板，露出所述重新布线层；
    在所述重新布线层上形成加固结构；所述加固结构包括介质层和互连线路；所述互连线路贯穿于所述介质层，所述互连线路与所述重新布线层电性连接；
    将所述加固结构与基板绑定在一起；其中，所述互连线路与所述基板电性连接。
  12. 根据权利要求11所述的制备方法，其特征在于，所述加固结构还包括：支撑结构，所述支撑结构设置于所述介质层内；所述支撑结构设置在所述互连线路的周围。
  13. 根据权利要求12所述的制备方法，其特征在于，所述支撑结构包括网格结构；所述加固结构还包括：接地结构，所述接地结构设置于所述介质层内，所述接地结构与所述基板的接地端子和所述网格结构电性连接。
  14. 根据权利要求11-13任一项所述的制备方法，其特征在于，所述在所述重新布线层上形成加固结构，包括：
    在所述重新布线层上形成互连线路，所述互连线路与所述重新布线层电性连接；
    在所述互连线路上形成介质层，所述介质层覆盖所述互连线路；
    对所述介质层进行减薄，露出所述互连线路。
  15. 根据权利要求11-14任一项所述的制备方法，其特征在于，所述填充封装层之后，所述去除所述第一临时载板之前，所述制备方法还包括：
    对所述封装层进行减薄，露出所述裸芯片远离所述第一临时载板的表面。
  16. 根据权利要求15所述的制备方法，其特征在于，所述对所述封装层进行减薄之后，所述去除所述第一临时载板之前，所述制备方法还包括：
    在所述裸芯片远离所述重新布线层的一侧形成第二临时载板，所述第二临时载板与所述裸芯片固定连接。
  17. 根据权利要求16所述的制备方法，其特征在于，所述在所述重新布线层上形成加固结构之后，所述将所述加固结构与基板绑定在一起之前，所述制备方法还包括：
    去除所述第二临时载板。
  18. 根据权利要求11-14任一项所述的制备方法，其特征在于，所述在所述重新布线层上形成加固结构之后，所述将所述加固结构与基板绑定在一起之前，所述制备方法还包括：
    在所述加固结构上形成多个第一焊接组件，所述第一焊接组件与所述互连线路电性连接；
    利用胶带包裹多个所述第一焊接组件；
    对所述封装层进行减薄，露出所述裸芯片远离所述重新布线层的表面；
    去除所述胶带，露出多个所述第一焊接组件；
    将所述加固结构与基板绑定在一起，包括：
    将多个所述第一焊接组件与所述基板绑定在一起，所述第一焊接组件与所述基板电性连接在一起。
  19. 一种电子设备，其特征在于，包括印刷电路板和如权利要求1-10任一项所述的芯片封装结构；
    其中，所述芯片封装结构与所述印刷电路板电性连接。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1510745A (zh) * 2002-12-24 2004-07-07 ����ŷ�������ʽ���� 半导体器件及其制造方法
CN104701281A (zh) * 2013-12-09 2015-06-10 富士通株式会社 电子设备及其制造方法
CN105304586A (zh) * 2015-11-20 2016-02-03 江阴长电先进封装有限公司 一种带有加强结构的芯片嵌入式封装结构及其封装方法
CN112670278A (zh) * 2020-12-23 2021-04-16 成都海光集成电路设计有限公司 一种芯片封装结构及芯片封装方法
CN112992806A (zh) * 2021-01-25 2021-06-18 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN112992807A (zh) * 2021-02-01 2021-06-18 日月光半导体制造股份有限公司 半导体结构及其制造方法
CN113611679A (zh) * 2021-07-14 2021-11-05 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN113823607A (zh) * 2021-08-30 2021-12-21 日月光半导体制造股份有限公司 半导体封装装置及其制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1510745A (zh) * 2002-12-24 2004-07-07 ����ŷ�������ʽ���� 半导体器件及其制造方法
CN104701281A (zh) * 2013-12-09 2015-06-10 富士通株式会社 电子设备及其制造方法
CN105304586A (zh) * 2015-11-20 2016-02-03 江阴长电先进封装有限公司 一种带有加强结构的芯片嵌入式封装结构及其封装方法
CN112670278A (zh) * 2020-12-23 2021-04-16 成都海光集成电路设计有限公司 一种芯片封装结构及芯片封装方法
CN112992806A (zh) * 2021-01-25 2021-06-18 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN112992807A (zh) * 2021-02-01 2021-06-18 日月光半导体制造股份有限公司 半导体结构及其制造方法
CN113611679A (zh) * 2021-07-14 2021-11-05 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN113823607A (zh) * 2021-08-30 2021-12-21 日月光半导体制造股份有限公司 半导体封装装置及其制造方法

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