TWI827335B - 電子封裝件及其製法 - Google Patents

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Abstract

一種電子封裝件，係於包覆層中嵌埋相互堆疊之第一電子元件與第二電子元件，且於該包覆層上形成一電性連接該第二電子元件之線路結構，並將被動元件與封裝模組設於該線路結構上，以縮短該封裝模組與第二電子元件之間的電性訊號之傳輸距離。

Description

電子封裝件及其製法
本發明係有關一種半導體裝置與製法，尤指一種具電子元件堆疊結構之電子封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能與高性能的趨勢。目前應用於晶片封裝領域之技術，包含有例如晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型態的封裝模組等。
圖1係為習知半導體封裝件1之剖面示意圖。如圖1所示，該半導體封裝件1係於一包覆層15中嵌埋一半導體晶片11與複數導電柱13，且於該包覆層15上側形成電性連接該複數導電柱13之線路結構16，並於該包覆層15下側形成電性連接該半導體晶片11與複數導電柱13之佈線結構10，其中，該半導體晶片11藉由複數導電凸塊111電性連接該佈線結構10，且該半導體晶片11之表面具有絕緣保護層112，以令該導電凸塊111凸出該絕緣保護層112。
於習知半導體封裝件1中，該線路結構16上可藉由銲錫凸塊17配置一記憶體模組12，使該記憶體模組12電性連接該線路結構16，且可於該 佈線結構10上對應該包覆層15中配置一被動元件14，使該被動元件14電性連接該佈線結構10，並於該佈線結構10下側形成複數銲球19，供該半導體封裝件1接置於一電路板(圖略)上。
惟，習知半導體封裝件1中，該記憶體模組12與該半導體晶片11係分別電性連接該線路結構16與該佈線結構10，使該記憶體模組12與該半導體晶片11之間需藉由該線路結構16、導電柱13及該佈線結構10進行電性訊號之傳輸，以致於該記憶體模組12與該半導體晶片11之間的電性訊號之傳輸距離過長，因而降低兩者之間的電性傳輸速率，並增加兩者之間的傳輸延遲時間，導致習知半導體封裝件1之電性表現難以提升，因而無法符合終端產品之效能需求。
再者，該包覆層15中僅嵌埋單一主動元件，即該半導體晶片11，因而無法提升效能，且若於該包覆層15中之佈線結構10上配置其它電子元件，如另一半導體晶片或被動元件14，則需增加該佈線結構10之佈設面積，致使該半導體封裝件1之整體體積增大，導致終端產品無法符合輕薄短小之需求。
又，該半導體晶片11與被動元件14係採用併排(side by side)方式整合於該佈線結構10上，致使該半導體晶片11與該被動元件14之間需以橫向(如圖1所示之箭頭方向X)電性傳輸方式傳輸訊號，導致傳輸距離過長，因而造成電性表現不佳，無法符合終端產品之效能需求。
因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：包覆層，係具有相對之第一表面與第二表面；第一電子元件，係對應該包覆層之第一表面而嵌埋於該包覆層中；第二電子元件，係堆疊於該第一電子元件上並對應該包覆層之第二表面而嵌埋於該包覆層中；線路結構，係形成於該包覆層之第二表面上並電性連接該第二電子元件；被動元件，係設於該線路結構上並對應該第二電子元件之位置，以藉由該線路結構電性連接該第二電子元件；以及封裝模組，係堆疊於該線路結構上並電性連接該線路結構。
本發明亦提供一種電子封裝件之製法，係包括：提供一第一電子元件，其具有相對之作用面與非作用面，該作用面貼附有結合層；將該第一電子元件以其結合層設於一承載板上；堆疊第二電子元件於該第一電子元件上；形成包覆層於該承載板上，以令該包覆層包覆該第一電子元件與第二電子元件，其中，該包覆層係定義有相對之第一表面與第二表面，以令該第一表面結合該承載板；形成線路結構於該包覆層之第二表面上，以令該線路結構電性連接該第二電子元件；移除該承載板，以外露該包覆層之第一表面與該第一電子元件之作用面上之結合層；移除該結合層，以外露該第一電子元件；設置被動元件於該線路結構上，並使該被動元件對應該第二電子元件之位置，以令該被動元件藉由該線路結構電性連接該第二電子元件；以及將封裝模組堆疊於該線路結構上，並使該封裝模組電性連接該線路結構。
前述之電子封裝件及其製法中，該第一電子元件係具有第一導電體及包覆該第一導電體之第一絕緣層，且該第一絕緣層上貼附有該結合層，以於移除該結合層時，移除該第一導電體之部分材質、該第一絕緣層之部分材質及該包覆層之部分材質，使該第一導電體之外表面齊平該包覆層之第一表面。
前述之電子封裝件及其製法中，該第二電子元件係具有第二導電體，以於形成該包覆層時，進行整平製程，使該第二導電體之外表面齊平該包覆層之第二表面，再形成該線路結構於該包覆層之第二表面上。
前述之電子封裝件及其製法中，該被動元件係位於該線路結構與該封裝模組之間。
前述之電子封裝件及其製法中，復包括形成佈線結構於該包覆層之第一表面上，且該佈線結構係電性連接該第一電子元件。例如，該佈線結構上係配置有複數銲錫材料或電子裝置。進一步，可包括形成導電柱於該承載板上，以令該包覆層包覆該導電柱，使該導電柱電性連接該佈線結構與該線路結構。
前述之電子封裝件及其製法中，復包括形成複數導電柱於該承載板上，以令該包覆層包覆該複數導電柱，並於形成該線路結構後，該複數導電柱係電性連接該線路結構，且於移除該承載板後，該導電柱之端面外露於該包覆層之第一表面。
前述之電子封裝件及其製法中，復包括以封裝層包覆該封裝模組、包覆層、線路結構及被動元件。又包括形成屏蔽層於該封裝層上。
由上可知，本發明之電子封裝件及其製法中，主要藉由將該結合層設於該第一電子元件之作用面上，以於製作該線路結構時，能分散熱應力而避免該第一電子元件發生碎裂之問題。
再者，藉由將該封裝模組與該第二電子元件分別設於該線路結構之相對兩側(或將該封裝模組與該第二電子元件配置於該包覆層之第二表面之側)，以縮短該封裝模組與該第二電子元件之間的電性訊號之傳輸距離，俾提升兩者之間的電性傳輸速率，並降低兩者之間的傳輸延遲時間，故相較於習知技 術，本發明之電子封裝件之電性表現得以提升，因而能符合終端產品之效能需求。
又，藉由該包覆層中嵌埋第一電子元件與第二電子元件，以提升效能，並藉由將第一電子元件與第二電子元件垂直堆疊，以有效縮減該電子封裝件之整體體積，故相較於習知技術，本發明之電子封裝件不僅能提供更多功能，且能縮小其尺寸。
另外，藉由該第二電子元件之位置與被動元件之位置於垂直方向上相互疊合，並以該線路結構作為該第二電子元件與被動元件之間的電性連接路徑，以縮短該第二電子元件與被動元件之間的電性訊號之傳輸距離，故本發明之電子封裝件能藉由快速、低損耗(loss)的垂直方向上之電路導通路徑，以提升電性表現，因而能符合終端產品之效能需求。
1:半導體封裝件
10,20:佈線結構
11,31:半導體晶片
111:導電凸塊
112:絕緣保護層
12:記憶體模組
13,23:導電柱
14,24:被動元件
15,25:包覆層
16,26:線路結構
17:銲錫凸塊
19:銲球
2:電子封裝件
2a:電子模組
200:介電層
201:佈線層
21:第一電子元件
21a:第一作用面
21b:第一非作用面
210:第一電極墊
211:第一導電體
212:第一絕緣層
213:第一結合層
22:第二電子元件
22a:第二作用面
22b:第二非作用面
220:第二電極墊
221:第二導電體
222:第二絕緣層
223:第二結合層
23a,23b:端面
25a:第一表面
25b:第二表面
260:介電層
261:線路層
27:導電元件
270:凸塊底下金屬層
28:電子裝置
29:銲錫材料
3a:封裝模組
30:封裝層
32:封裝材
33:封裝基板
39:屏蔽層
9:承載板
90:離型層
91:結合層
92:絕緣層
X:箭頭方向
S:切割路徑
圖1係為習知半導體封裝件之剖視示意圖。
圖2A至圖2H係為本發明之電子封裝件之製法之剖視示意圖。
圖3係為圖2H之後續製程之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限 定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2H係為本發明之電子封裝件2之製法之剖面示意圖。
如圖2A所示，提供一承載板9及第一電子元件21，且該承載板9上形成有複數導電柱23。
於本實施例中，該承載板9係為如玻璃之半導體材質之圓形板體，其上以塗佈方式依序形成有一離型層90與一結合層91。進一步，於該結合層91上形成有絕緣層92。
再者，該第一電子元件21係為半導體元件係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該第一電子元件21係為半導體晶片，如微控制器(Microcontroller Unit，簡稱MCU)或特殊應用積體電路(Application Specific Integrated Circuit，簡稱ASIC)，其具有相對之第一作用面21a與第一非作用面21b，該第一作用面21a具有複數第一電極墊210，供配置如銅塊及/或銲錫凸塊之第一導電體211，並於該第一作用面21a上形成一第一絕緣層212以包覆該些第一導電體211。進一步，該第一絕緣層212上貼附有一如置晶膜(Die Attach Film，簡稱DAF)之第一結合層213。
又，該導電柱23係設於該承載板9之絕緣層92上，且形成該導電柱23之材質係為如銅之金屬材或銲錫材。
如圖2B至圖2C所示，先將該第一電子元件21以第一結合層213結合至該承載板9之絕緣層92上，再結合一第二電子元件22於該第一電子元件21上。
於本實施例中，該第二電子元件22係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該第二電子元件22係為半導體晶片，如微控制器(MCU)或特殊應用積體電路(ASIC)，其具有相對之第二作用面22a與第二非作用面22b，該第二作用面22a設有複數第二電極墊220與一第二絕緣層222，且於該第二電極墊220上形成如銅柱及/或銲錫凸塊之第二導電體221，使該第二絕緣層222覆蓋該些第二電極墊220與該些第二導電體221。
再者，該第二電子元件22係以其第二非作用面22b藉由一如黏膠之第二結合層223黏固於該第一電子元件21之第一非作用面21b上。例如，先於該第二電子元件22下側形成該第二結合層223，再將該第二電子元件22黏固於該第一電子元件21上。應可理解地，亦可先於該第一電子元件21上形成該第二結合層223，再將該第二電子元件22黏固於該第二結合層223上。
如圖2D所示，形成一包覆層25於該承載板9上，以令該包覆層25包覆該第一電子元件21與第二電子元件22及該些導電柱23，再藉由整平製程，令該導電柱23之端面23b與該第二電子元件22之第二導電體221之外表面外露於該包覆層25。
於本實施例中，該包覆層25係定義有相對之第一表面25a與第二表面25b，以令該包覆層25以其第一表面25a結合於該絕緣層92上。
再者，該包覆層25係為絕緣材，如聚醯亞胺(Polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)、封裝膠體(molding compound)或其它封裝材，其可用壓合(lamination)或模壓(molding)之方式形成於該承載板9上。
又，該整平製程係藉由研磨方式，移除該導電柱23之部分材質、該第二絕緣層222之部分材質(可依需求移除該第二導電體221之部分材質)與該包覆層25之第二表面25b之部分材質。例如，該導電柱23之端面23b、該第二絕緣層222之外表面與第二導電體221之外表面係齊平該包覆層25之第二表面25b。
如圖2E所示，形成一線路結構26於該包覆層25之第二表面25b上，且令該線路結構26電性連接該些導電柱23與該第二電子元件22之複數第二導電體221。
於本實施例中，該線路結構26係包含有複數介電層260、及設於該複數介電層260上之複數線路層261，如線路重佈層(redistribution layer，簡稱RDL)規格，且最外層之介電層260可作為防銲層，以令最外層之線路層261外露於該防銲層。或者，該線路結構26亦可僅包括單一介電層260及單一線路層261。
再者，形成該線路層261之材質係為銅，且形成該介電層260之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它介電材。
又，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)270於該線路結構26最外層之線路層261上，以利於結合該導電元件27。
如圖2F所示，移除該承載板9及其上之離型層90與結合層91。接著，進行整平製程，以移除該絕緣層92及該導電柱23之部分材質，且一併移除該第一結合層213，使該第一電子元件21之第一絕緣層212之外表面與第一導電體211之外表面及該導電柱23之端面23a外露於該包覆層25之第一表面25a。
於本實施例中，該整平製程係藉由研磨方式，移除該導電柱23之部分材質、該第一結合層213與該包覆層25之第一表面25a之部分材質，甚至可移除該第一絕緣層212之部分材質及該第一導電體211之部分材質。例如，該導電柱23之端面23a、該第一絕緣層212之外表面與第一導電體211之外表面係齊平該包覆層25之第一表面25a。
如圖2G所示，形成一佈線結構20於該包覆層25之第一表面25a上，且令該佈線結構20電性連接該些導電柱23與該第一電子元件21之複數第一導電體211，以形成電子模組2a。
於本實施例中，該佈線結構20係包括至少一介電層200、及設於該至少一介電層200上之佈線層201，如線路重佈層(redistribution layer，簡稱RDL)規格。例如，形成該佈線層201之材質係為銅，且形成該介電層200之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它介電材。
如圖2H所示，形成複數如銲球之銲錫材料29於該佈線結構20上，且設置至少一被動元件24於該線路結構26上，並於該線路結構26上藉由 複數如銲錫凸塊之導電元件27堆疊一封裝模組3a，以形成本發明之電子封裝件2。
於本實施例中，該被動元件24係位於該線路結構26(電子模組2a)與該封裝模組3a之間，且該封裝模組3a係為封裝結構或另一封裝件。例如，該封裝模組3a係為動態隨機存取記憶體(Dynamic Random Access Memory，簡稱DRAM)，其包含至少一半導體晶片31及包覆該半導體晶片31之封裝材32，甚至於可藉由一封裝基板33承載該半導體晶片31。應可理解地，有關該封裝模組3a之種類繁多，並無特別限制。
又，可依需求配置至少一如電容、電感或電阻等之電子裝置28於該佈線結構20上。
於後續製程中，如圖3所示，先沿如圖2H所示之切割路徑S進行切單製程，以獲取複數個堆疊有該封裝模組3a之電子模組2a，再以封裝層30包覆該封裝模組3a與該電子模組2a，以供該電子封裝件2藉由該銲錫材料29接置於一電路板(圖略)上。例如，該封裝層30係為絕緣材，如聚醯亞胺(Polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)、封裝膠體(molding compound)或其它封裝材。
進一步，可形成一屏蔽層39於該封裝層30上，以避免該封裝模組3a與該電子模組2a受電磁干擾(Electromagnetic Interference，簡稱EMI)。例如，可藉由濺鍍、蒸鍍、電鍍、化鍍或貼膜等方式製作一如金屬層之屏蔽層39，但不限於上述方式。
因此，本發明之電子封裝件2之製法主要藉由將該第一結合層213設於該第一電子元件21之作用面21a上，不僅可保護該第一導電體211，且於 進行RDL的多次熱製程時，可分散熱應力，以避免該第一導電體211發生端裂(tip crack)之問題。例如，若該第一電子元件21之作用面21a上無該第一結合層213，則該第一導電體211及其周圍容易因金屬間化合物(Intermetallic Compound，簡稱IMC)而造成碎裂。
再者，藉由將該封裝模組3a(DRAM)設於該線路結構26上，以令該封裝模組3a(DRAM)藉由該線路結構26即可與該第二電子元件22進行電性訊號之傳輸，使該封裝模組3a(DRAM)與該第二電子元件22之間的電性訊號之傳輸距離大幅縮短，以利於提升兩者之間的電性傳輸速率，並降低兩者之間的傳輸延遲時間，故相較於習知技術，本發明之電子封裝件2之電性表現得以提升，符合終端產品之效能需求。
又，藉由該包覆層25中擴增多個晶片(即第一電子元件21與第二電子元件22)，使該電子模組2a具有多種功能之晶片，以提升效能，並藉由將第一電子元件21與第二電子元件22以背對背(即第一非作用面21b結合第二非作用22b)方式垂直堆疊，以有效縮減該電子封裝件2之整體體積，故相較於習知技術，本發明之電子封裝件2不僅可提供更多功能，且可縮小該電子封裝件2之尺寸。
另外，藉由該第二電子元件22之位置與被動元件24之位置於垂直方向上相互重疊，並以該線路結構26作為該第二電子元件22與被動元件24之間的電性連接路徑，以縮短該第二電子元件22與被動元件24之間的電性訊號之傳輸距離。同理地，藉由該第一電子元件21之位置與電子裝置28之位置於垂直方向上相互重疊，並以該佈線結構20作為該第一電子元件21與電子裝置28之間的電性連接路徑，以縮短該第一電子元件21與電子裝置28之間的電性 訊號之傳輸距離。因此，本發明之電子封裝件2藉由快速、低損耗(loss)的垂直方向上之電路導通路徑，以提升電性表現，因而能符合終端產品之效能需求。
本發明亦提供一種電子封裝件2，其包括：一包覆層25、一第一電子元件21、一第二電子元件22、一線路結構26、被動元件24以及一封裝模組3a。
所述之包覆層25係具有相對之第一表面25a與第二表面25b。
所述之第一電子元件21係對應該包覆層25之第一表面25a而嵌埋於該包覆層25中。
所述之第二電子元件22係堆疊於該第一電子元件21上並對應該包覆層25之第二表面25b而嵌埋於該包覆層25中。
所述之線路結構26係形成於該包覆層25之第二表面25b上並電性連接該第二電子元件22。
所述之被動元件24係設於該線路結構26上並對應該第二電子元件22之位置，以藉由該線路結構26電性連接該第二電子元件22。
所述之封裝模組3a係堆疊於該線路結構26上並電性連接該線路結構26。
於一實施例中，該第一電子元件21具有第一導電體211，以令該第一導電體211之外表面齊平該包覆層25之第一表面25a。
於一實施例中，該第二電子元件22具有第二導電體221，以令該第二導電體221之外表面係齊平該包覆層25之第二表面25b。
於一實施例中，該被動元件24係位於該線路結構26與該封裝模組3a之間。
於一實施例中，所述之電子封裝件2復包括一形成於該包覆層25第一表面25a上之佈線結構20，其電性連接該第一電子元件21。例如，該佈線結構20上係配置有複數銲錫材料29或電子裝置28。進一步，可包括嵌埋於該包覆層25中之複數導電柱23，其電性連接該佈線結構20與該線路結構26。
於一實施例中，所述之電子封裝件2復包括複數嵌埋於該包覆層25中之導電柱23，其電性連接該線路結構26，以令該導電柱23外露於該包覆層25之第一表面25a。
於一實施例中，所述之電子封裝件2復包括一包覆該封裝模組3a、包覆層25、線路結構26及被動元件24之封裝層30。又包括形成於該封裝層30上之屏蔽層39。
綜上所述，本發明之電子封裝件及其製法，係藉由將該第一結合層設於該第一電子元件之作用面上，以於製作該線路結構時，分散熱應力而避免該第一電子元件發生碎裂之問題。
再者，藉由將該封裝模組與該第二電子元件分別設於該線路結構之相對兩側(或將該封裝模組與該第二電子元件配置於該包覆層之第二表面之側)，以縮短該封裝模組與該第二電子元件之間的電性訊號之傳輸距離，俾提升兩者之間的電性傳輸速率，並降低兩者之間的傳輸延遲時間，故本發明之電子封裝件之電性表現得以提升，因而能符合終端產品之效能需求。
又，藉由該包覆層中嵌埋第一電子元件與第二電子元件，以提升效能，並藉由將第一電子元件與第二電子元件垂直堆疊，以有效縮減該電子封裝件之整體體積，故本發明之電子封裝件不僅能提供更多功能，且能縮小其尺寸。
另外，藉由該第二電子元件之位置與被動元件之位置於垂直方向上相互疊合，並以該線路結構作為該第二電子元件與被動元件之間的電性連接路徑，以縮短該第二電子元件與被動元件之間的電性訊號之傳輸距離，故本發明之電子封裝件能藉由快速、低損耗(loss)的垂直方向上之電路導通路徑，以提升電性表現，因而能符合終端產品之效能需求。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
20:佈線結構
21:第一電子元件
22:第二電子元件
23:導電柱
24:被動元件
25:包覆層
25a:第一表面
25b:第二表面
26:線路結構
27:導電元件
270:凸塊底下金屬層
28:電子裝置
29:銲錫材料
3a:封裝模組
31:半導體晶片
32:封裝材
33:封裝基板
S:切割路徑

Claims (19)

  1. 一種電子封裝件，係包括：包覆層，係具有相對之第一表面與第二表面；第一電子元件，係對應該包覆層之第一表面而嵌埋於該包覆層中；佈線結構，係形成於該包覆層之第一表面上，並電性連接該第一電子元件；電子裝置，係配置於該佈線結構上；第二電子元件，係堆疊於該第一電子元件上並對應該包覆層之第二表面而嵌埋於該包覆層中；線路結構，係形成於該包覆層之第二表面上並電性連接該第二電子元件；被動元件，係設於該線路結構上並對應該第二電子元件之位置，以藉由該線路結構電性連接該第二電子元件；以及封裝模組，係堆疊於該線路結構上並電性連接該線路結構而未直接連接該被動元件。
  2. 如請求項1所述之電子封裝件，其中，該第一電子元件具有第一導電體，以令該第一導電體之外表面齊平該包覆層之第一表面。
  3. 如請求項1所述之電子封裝件，其中，該第二電子元件具有第二導電體，以令該第二導電體之外表面齊平該包覆層之第二表面。
  4. 如請求項1所述之電子封裝件，其中，該被動元件係位於該線路結構與該封裝模組之間。
  5. 如請求項1所述之電子封裝件，其中，該佈線結構上係配置有複數銲錫材料。
  6. 如請求項1所述之電子封裝件，復包括嵌埋於該包覆層中之複數導電柱，其電性連接該佈線結構與該線路結構。
  7. 如請求項1所述之電子封裝件，復包括嵌埋於該包覆層中之複數導電柱，其電性連接該線路結構，且令該導電柱之端面齊平該包覆層之第一表面。
  8. 如請求項1所述之電子封裝件，復包括包覆該封裝模組、該包覆層、該線路結構及該被動元件之封裝層。
  9. 如請求項8所述之電子封裝件，復包括形成於該封裝層上之屏蔽層。
  10. 一種電子封裝件之製法，係包括：提供一第一電子元件，其具有相對之作用面與非作用面，該作用面貼附有結合層；將該第一電子元件以其結合層設於一承載板上；堆疊第二電子元件於該第一電子元件上；形成包覆層於該承載板上，以令該包覆層包覆該第一電子元件與第二電子元件，其中，該包覆層係定義有相對之第一表面與第二表面，以令該第一表面結合該承載板；形成線路結構於該包覆層之第二表面上，以令該線路結構電性連接該第二電子元件；移除該承載板，以外露該包覆層之第一表面與該第一電子元件之作用面上之結合層；移除該結合層； 設置被動元件於該線路結構上，並使該被動元件對應該第二電子元件之位置，以令該被動元件藉由該線路結構電性連接該第二電子元件；以及將封裝模組堆疊於該線路結構上，並使該封裝模組電性連接該線路結構。
  11. 如請求項10所述之電子封裝件之製法，其中，該第一電子元件係具有第一導電體及包覆該第一導電體之第一絕緣層，且該第一絕緣層上貼附有該結合層，以於移除該結合層時，移除該第一導電體之部分材質、該第一絕緣層之部分材質及該包覆層之部分材質，使該第一導電體之外表面齊平該包覆層之第一表面。
  12. 如請求項10所述之電子封裝件之製法，其中，該第二電子元件係具有第二導電體，以於形成該包覆層時，進行整平製程，使該第二導電體之外表面齊平該包覆層之第二表面，再形成該線路結構於該包覆層之第二表面上。
  13. 如請求項10所述之電子封裝件之製法，其中，該被動元件係位於該線路結構與該封裝模組之間。
  14. 如請求項10所述之電子封裝件之製法，復包括形成佈線結構於該包覆層之第一表面上，且令該佈線結構電性連接該第一電子元件。
  15. 如請求項14所述之電子封裝件之製法，其中，該佈線結構上係配置有複數銲錫材料或電子裝置。
  16. 如請求項14所述之電子封裝件之製法，復包括形成複數導電柱於該承載板上，以令該包覆層包覆該複數導電柱，且使該複數導電柱電性連接該佈線結構與該線路結構。
  17. 如請求項10所述之電子封裝件之製法，復包括形成複數導電柱於該承載板上，以令該包覆層包覆該複數導電柱，並於形成該線路結構後，該 複數導電柱係電性連接該線路結構，且於移除該承載板後，該導電柱之端面外露於該包覆層之第一表面。
  18. 如請求項10所述之電子封裝件之製法，復包括以封裝層包覆該封裝模組、該包覆層、該線路結構及該被動元件。
  19. 如請求項18所述之電子封裝件之製法，復包括形成屏蔽層於該封裝層上。
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