TW201926605A - 電子封裝件及其製法 - Google Patents

Abstract

一種電子封裝件，係包含有第一線路結構，結合於該第一線路結構上之電子元件與複數導電柱，以及包覆該導電柱之包覆層，其中，該導電柱包含有第一柱部與第二柱部，且該第一柱部之寬度不同於該第二柱部之寬度，藉以增加該導電柱與該包覆層之間的結合性。本發明復提供該電子封裝件之製法。

Description

電子封裝件及其製法

本發明係有關一種半導體封裝技術，尤指一種可靠性佳的電子封裝件及其製法。

隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，遂開發出不同的立體封裝技術，例如，扇出式封裝堆疊(Fan Out Package on package，簡稱FO PoP)等，以配合各種晶片上大幅增加之輸入/出埠數量，進而將不同功能之積體電路整合於單一封裝結構，此種封裝方式能發揮系統封裝(SiP)異質整合特性，可將不同功用之電子元件，例如：記憶體、中央處理器、繪圖處理器、影像應用處理器等，藉由堆疊設計達到系統的整合，適合應用於輕薄型電子產品。

第1圖係為習知用於PoP之半導體封裝件1的剖面示意圖。如第1圖所示，該半導體封裝件1係包括一具有至少一線路層101之封裝基板10、結合於該線路層101上之一半導體元件11、包覆該半導體元件11之封裝膠體15、 及嵌埋於該封裝膠體15內之銅柱14。

具體地，該半導體元件11具有相對之作用面11a與非作用面11b，該作用面11a具有複數電極墊110，以透過複數銲錫凸塊12設於該封裝基板10上。

再者，於該封裝基板10上形成有複數銅柱14以及一封裝膠體15，且該封裝膠體15包覆該半導體元件11及該銅柱14，並藉由研磨製程令該銅柱14之端面外露出封裝膠體15，俾供後續藉由銲球(圖略)結合一如半導體晶片、矽中介板或封裝結構等之電子裝置(圖略)。

然而，前述半導體封裝件1於研磨製程時，由於該銅柱14與該封裝膠體15之間的接合力不佳，故該銅柱14的支撐性不夠，容易導致研磨時，該銅柱14與該封裝膠體15之間產生縫隙而造成脫層，以致於電性連接品質不佳，進而影響產品的可靠度。

因此，如何克服習知技術之缺點，實為目前各界亟欲解決之技術問題。

鑒於上述習知技術之缺失，本發明提供一種電子封裝件，係包括：第一線路結構，係具有複數電性連接墊及相對之第一側與第二側，且該電性連接墊之表面為平面；複數導電柱，係形成於該電性連接墊上並立設於該第一線路結構之第一側上，其中，該導電柱包含有第一柱部與第二柱部，且該第一柱部之寬度不同於該第二柱部之寬度；電子元件，係設於該第一線路結構之第一側上；以及包覆層， 係形成於該第一線路結構之第一側上，以包覆該導電柱，並令該導電柱之端面外露出該包覆層。

本發明復提供一種電子封裝件之製法，係包括：提供一第一線路結構，該第一線路結構具有複數電性連接墊、及相對之第一側與第二側，且該電性連接墊之表面係為平面；於該第一線路結構之第一側上設置至少一電子元件，並於該電性連接墊上形成複數導電柱，使該導電柱立設於該第一線路結構之第一側上，其中，該導電柱包含有第一柱部與第二柱部；以及形成包覆層於該第一線路結構之第一側上，以包覆該導電柱，並令該導電柱之端面外露出該包覆層。

前述之製法中，該導電柱之製作係利用調整電鍍參數，使高電流密度與低電流密度電鍍出不同晶粒尺寸之柱體，再利用蝕刻液對不同晶粒尺寸之蝕刻率差異而形成，使該第一柱部之寬度不同於該第二柱部之寬度。例如，該電鍍參數係為改變電流大小、改變電壓大小、改變攪拌強弱、改變電鍍模式、改變電鍍藥水或改變電鍍藥水溫度。

前述之電子封裝件及其製法中，該第一柱部或該第二柱部之其中一者係為複數個，且該第一柱部與該第二柱部係交錯排列。

前述之電子封裝件及其製法中，該第一柱部之寬度係不同於相鄰的該第二柱部之寬度。

前述之電子封裝件及其製法中，該第一柱部之厚度係同於或不同於該第二柱部之厚度。

前述之電子封裝件及其製法中，該導電柱之表面呈現階梯狀。

前述之電子封裝件及其製法中，該包覆層之上表面係與該導電柱之端面共平面。

前述之電子封裝件及其製法中，復包括形成複數導電元件於該第一線路結構之第二側上。

前述之電子封裝件及其製法中，復包括形成第二線路結構於該包覆層上。

前述之電子封裝件及其製法中，該電子元件具有相對之作用面與非作用面，並以該非作用面接置於該第一線路結構之第一側上，且該作用面上形成有複數外露出該包覆層之導電體。

前述之電子封裝件及其製法中，該導電柱係結合該電子元件，使該電子元件藉由該導電柱堆疊於該第一線路結構之第一側上。

由上可知，本發明之電子封裝件及其製法，主要藉由該導電柱包含有寬度不同的第一柱部與第二柱部之設計，以增加該導電柱與該包覆層之間的結合性，並加強該導電柱之支撐性，故相較於習知技術，本發明之電子封裝件能避免於整平製程時，該導電柱與該包覆層之間產生縫隙，因而能避免脫層之問題，以提升電性連接品質及產品可靠度。

1‧‧‧半導體封裝件

10‧‧‧封裝基板

101,31‧‧‧線路層

11‧‧‧半導體元件

11a,21a‧‧‧作用面

11b,21b‧‧‧非作用面

110‧‧‧電極墊

12‧‧‧銲錫凸塊

120‧‧‧鈍化層

14‧‧‧銅柱

15‧‧‧封裝膠體

2,2’,2”‧‧‧電子封裝件

20‧‧‧第一線路結構

20a‧‧‧第一側

20b‧‧‧第二側

200‧‧‧第一絕緣層

201‧‧‧電性連接墊

201a‧‧‧表面

202‧‧‧第一線路重佈層

21‧‧‧電子元件

210‧‧‧電極墊

211‧‧‧保護膜

22‧‧‧導電體

23,23’,33,53‧‧‧導電柱

23a,53a‧‧‧凹凸表面

231,331,431,531‧‧‧第一柱部

232,332,432,532‧‧‧第二柱部

24,91‧‧‧結合層

25‧‧‧包覆層

26‧‧‧第二線路結構

260,260’‧‧‧第二絕緣層

261,261’‧‧‧第二線路重佈層

27,29,29’‧‧‧導電元件

27’‧‧‧表面處理層

270‧‧‧凸塊底下金屬層

28‧‧‧絕緣保護層

30‧‧‧絕緣層

32‧‧‧阻層

33a‧‧‧銅柱

4‧‧‧半導體晶片

40‧‧‧被動元件

530‧‧‧階狀組

9‧‧‧承載板

90‧‧‧離型層

A,B‧‧‧區域

d1,d2,d3,h1,h2,h3‧‧‧厚度

t1,t2‧‧‧寬度

第1圖係為習知半導體封裝件的剖面示意圖； 第2A至2D圖係為本發明之電子封裝件及其製法的剖面示意圖；第2D’及2D”圖係為第2D圖之其它實施例示意圖；第3A至3D圖係為本發明之電子封裝件之導電柱之製程的剖面示意圖；第4A及4B圖係為第3D圖之其它實施例示意圖；以及第5A至5H圖係為本發明之電子封裝件之導電柱之其它實施例示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

請參閱第2A至2D圖，係為本發明之電子封裝件2之製法的剖面示意圖。

如第2A圖所示，係於承載板9上形成第一線路結構20，該第一線路結構20具有相對之第一側20a與第二側20b，且該第一線路結構20以其第二側20b結合至該承載板9上。接著，於該第一側20a上形成複數電性連接該第一線路結構20之導電柱23，且設置至少一電子元件21於該第一線路結構20之第一側20a上，其中，該電子元件21上係結合並電性連接複數導電體22，且該導電體22係為如導電線路、銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)，但不限於此。

於本實施例中，該第一線路結構20係包括至少一第一絕緣層200與設於該第一絕緣層200上之一第一線路重佈層(redistribution layer，簡稱RDL)202，且該第二側20b上設有複數電性連接墊201，其表面201a為平面。例如，形成該第一線路重佈層202之材質係為銅，且形成該第一絕緣層200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。

再者，該承載板9例如為半導體材質(如矽或玻璃)之圓形板體，其上以塗佈方式依序形成有一離型層90與一結合層91，以供該第一線路結構20結合於該結合層91上。

又，該導電柱23係以電鍍方式形成於該電性連接墊201之表面201a上以立設於該第一側20a上並電性連接該 第一線路重佈層202，且形成該導電柱23之材質係為如銅之金屬材或銲錫材，其中，該導電柱23具有凹凸表面23a。

具體地，如第3A至3B圖所示，於如乾膜(dry film)之阻層32中電鍍導電柱33時，利用調整電鍍參數以改變電鍍體的晶粒大小，使高電流密度(即銅晶粒(Cu grain)尺寸大)與低電流密度(銅晶粒尺寸小)交錯電鍍出直筒狀銅柱33a(如區域A之晶粒大及區域B之晶粒小)，其中，電鍍參數係如改變電流大小(如區域A大及區域B小)、改變電壓大小(如區域A大及區域B小)、改變攪拌強弱(如區域A強及區域B弱)、改變電鍍模式(如區域A係直流電(DC)脈衝電鍍(Pulse plating)及區域B係為脈衝反轉電鍍(pulse reverse plating))、改變電鍍藥水(添加劑不同、金屬離子濃度不同)、或改變電鍍藥水溫度。如第3C至3D圖所示，待移除該阻層32後，利用蝕刻液對不同銅晶粒尺寸之蝕刻率差異，使蝕刻液對該銅柱33a之表面作處理控制。因蝕刻液對小晶粒之部分(如區域B)蝕刻較快(小晶粒較易蝕刻)，且對大晶粒之部分蝕刻(如區域A)較慢(大晶粒不易蝕刻)，故於蝕刻出的導電柱33包含有複數第一柱部331(如區域B)與複數第二柱部332(如區域A)，且該第一柱部331(如區域B)之寬度t1不同於(如小於)該第二柱部332(如區域A)之寬度t2，並使該第一柱部331與該第二柱部332交錯排列。

應可理解地，如第2A及2A’圖所示，該導電柱23之外觀大致呈錐狀，故各該些第一柱部231之寬度係由下 往上漸減，且該些第二柱部232之寬度也由下往上漸減，因而該第一柱部231之寬度t1係不同於(或小於)相鄰的該第二柱部232之寬度t2。

另外，該電子元件21係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，該電子元件21係以其非作用面21b藉由一結合層24黏固於該第一線路結構20之第一側20a上，而該作用面21a具有一如鈍化材之保護膜211與之複數電極墊210，且該導電體22形成於該電極墊210上並外露出該保護膜211。

如第2B圖所示，形成一包覆層25於該第一線路結構20之第一側20a上，以令該包覆層25包覆該電子元件21、該些導電體22與該些導電柱23，再藉由整平製程，令該導電柱23之端面與該導電體22之端面外露於該包覆層25，於本實施例中，該包覆層25上表面係與該導電柱23之端面及該導電體22之端面共平面。

於本實施例中，該包覆層25係為絕緣材，如環氧樹脂之封裝膠體，其可用壓合(lamination)或模壓(molding)之方式形成於該第一線路結構20之第一側20a上。

再者，該整平製程係可例如藉由研磨方式，移除該導電柱23之部分材質、該保護膜211之部分材質、該導電體22之部分材質與該包覆層25之部分材質。

如第2C圖所示，形成一第二線路結構26於該包覆層 25上，且該第二線路結構26電性連接該些導電柱23與該導電體22。

於本實施例中，該第二線路結構26係包括複數第二絕緣層260,260’、及設於該第二絕緣層260,260’上之複數第二線路重佈層(RDL)261,261’，且最外層之第二絕緣層260’可作為防銲層，以令最外層之第二線路重佈層261’外露於該防銲層。或者，該第二線路結構26亦可僅包括單一第二絕緣層260及單一第二線路重佈層261。

再者，形成該第二線路重佈層261,261’之材質係為銅，且形成該第二絕緣層260,260’之材質係為如聚對二唑苯(PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)之介電材。

又，形成複數如銲球之導電元件27於最外層之第二線路重佈層261’上，俾供後續接置如封裝結構或其它結構(如另一封裝件或晶片)之電子裝置(圖略)。例如，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)270於最外層之第二線路重佈層261’上，以利於結合該導電元件27。

另外，亦可設置另一電子元件(如主動元件、被動元件40或其二者組合)於最外層之第二線路重佈層261’上。

如第2D圖所示，移除該承載板9及其上之離型層90與結合層91。之後，可形成複數如銲球之導電元件29於該第一線路結構20之第二側20b上，俾供後續接置如封裝結構或如另一封裝件或半導體晶片4之電子裝置。

於本實施例中，可形成一如防銲層之絕緣保護層28於該第一線路結構20之第二側20b上，且形成複數開孔於該絕緣保護層28上，以令該第一線路重佈層202外露於該些開孔，俾供結合該些導電元件29，以製得一電子封裝件2。

如第2D’圖所示，於另一實施例之電子封裝件2’中，在第2A圖之製程時，該電子元件21之作用面21a上係形成有至少一如鈍化層之絕緣層30與形成於該絕緣層30上並電性連接該電極墊210之線路層31，且該電子元件21以該線路層31結合並電性連接該些導電體22，而該保護膜211係形成於最外層之絕緣層30上，且令該導電體22凸出該保護膜211。

如第2D”圖所示，於另一實施例之電子封裝件2”中，在覆晶製程時，該電子元件21之作用面21a上係形成另一導電柱23’，且該電子元件21之導電柱23’係藉由如焊錫材料之導電元件29’結合該第一線路結構20上之導電柱23，其中，該包覆層25係為底膠材，且該第一線路結構20上之導電柱23可形成一如鎳金材之表面處理層27’，以接合該導電元件29’。

應可理解地，只要藉由柱體作堆疊之方式均可採用本發明之導電柱之結構。

因此，本發明之電子封裝件2,2’,2”之製法係藉由該導電柱23具有寬度不同的第一與第二柱部231,232，以增加其與該包覆層25之間的接觸面積而增強兩者之結合 性，並加強該導電柱23之支撐性，故相較於習知技術，本發明之製法能避免於整平製程時，該導電柱23與該包覆層25之間產生縫隙，因而能避免脫層之問題，以提升電性連接品質及產品可靠度。

再者，本發明之製法中，利用上述蝕刻方式可控制該導電柱23,33之外觀，亦即不僅可控制該第一及第二柱部之寬度t1,t2，且可控制厚度，如第3D圖所示之第一柱部331之厚度h1等於該第二柱部332之厚度d1；或者，如第4A及4B圖所示之第一柱部431之厚度h2,h3不同於(如小於或大於)該第二柱部432之厚度d2,d3；亦或，如第4B圖所示，各該第一柱部331,431之厚度h1,h3不相同、或各該第二柱部332,432之厚度d1,d3不相同。

又，應可理解地，如第5A至5H圖所示，可依需求設定該凹凸表面53a佔據該導電柱53之外觀表面之比例，可為1/3、1/2、2/3或其它比例。

另外，亦可依需求設計該凹凸表面53a之外觀呈現階梯狀(如依序遞增或遞減電鍍參數，而非交錯使用電鍍參數)，以令該第一柱部531及該第二柱部532構成階狀組530，且該導電柱53具有複數個尺寸遞增或遞減之階狀組530。

本發明亦提供一種電子封裝件2,2’,2”，其包括：一第一線路結構20、複數導電柱23,33,53、一電子元件21、一包覆層25以及一第二線路結構26。

所述之第一線路結構20係具有複數電性連接墊201、 相對之第一側20a與第二側20b，且該電性連接墊201之表面201a為平面。

所述之導電柱23,33,53係形成於該電性連接墊201上並立設於該第一側20a上以電性連接該第一線路結構20，且該導電柱23,33,53具有寬度不同的第一柱部231,331,431,531與第二柱部232,332,432,532。

所述之電子元件21係設於該第一線路結構20之第一側20a上。

所述之包覆層25係形成於該第一線路結構20之第一側20a上，以令該包覆層25包覆該些導電柱23,33,53，且令該導電柱23,33,53之端面與該導電體22之端面外露出該包覆層25。

所述之第二線路結構26係形成於該包覆層25上，且令該第二線路結構26電性連接該導電柱23,33,53與該導電體22。

於一實施例中，該第一柱部231,331,431,531或該第二柱部232,332,432,532之其中一者係為複數個，且該第一柱部231,331,431,531與該第二柱部232,332,432,532係交錯排列。

於一實施例中，該第一柱部231之寬度t1係不同於相鄰的該第二柱部232之寬度t2。

於一實施例中，該第一柱部331之厚度h1係同於該第二柱部332之厚度d1。

於一實施例中，該第一柱部431之厚度h2,h3不同於 該第二柱部432之厚度d2,d3。

於一實施例中，該第一柱部531及該第二柱部532構成階狀組530，亦即呈現堆疊組合。

於一實施例中，該導電柱53之表面呈現階梯狀(凹凸表面53a)。

於一實施例中，該包覆層25之上表面係該導電柱23,33,53之端面共平面，以令該導電柱23,33,53之端面外露出該包覆層25。

於一實施例中，該電子元件21具有相對之作用面21a與非作用面21b，並以該非作用面21b接置於該第一線路結構20之第一側20a上，且該作用面21a上形成有複數該電極墊210，以結合外露出該包覆層25之該導電體22。

於一實施例中，該導電柱23,23’係結合該電子元件21，使該電子元件21藉由該導電柱23,23’堆疊於該第一線路結構20之第一側20a上。

於一實施例中，該電子封裝件2復包括複數導電元件29，係形成於該第一線路結構20之第二側20b上。

綜上所述，本發明之電子封裝件及其製法，係藉由該導電柱具有凹凸表面之設計，以增加該導電柱與該包覆層之間的結合性，故能避免於整平製程時，該導電柱與該包覆層之間產生縫隙，因而能避免脫層之問題，以提升電性連接品質及產品可靠度。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可 在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (24)

1. 一種電子封裝件，係包括：第一線路結構，係具有複數電性連接墊及相對之第一側與第二側，且該電性連接墊之表面為平面；複數導電柱，係形成於該電性連接墊上並立設於該第一線路結構之第一側上，其中，該導電柱包含有第一柱部與第二柱部，且該第一柱部之寬度不同於該第二柱部之寬度；電子元件，係設於該第一線路結構之第一側上；以及包覆層，係形成於該第一線路結構之第一側上，並包覆該導電柱，且令該導電柱之端面外露出該包覆層。
2. 如申請專利範圍第1項所述之電子封裝件，其中，該第一柱部或該第二柱部之其中一者係為複數個，且該第一柱部與該第二柱部係交錯排列。
3. 如申請專利範圍第1項所述之電子封裝件，其中，該第一柱部及該第二柱部呈現堆疊組合。
4. 如申請專利範圍第1項所述之電子封裝件，其中，該第一柱部之厚度不同於該第二柱部之厚度。
5. 如申請專利範圍第1項所述之電子封裝件，其中，該第一柱部之厚度相同於該第二柱部之厚度。
6. 如申請專利範圍第1項所述之電子封裝件，其中，該導電柱之表面呈現階梯狀。
7. 如申請專利範圍第1項所述之電子封裝件，其中，該包覆層之一表面係與該導電柱之端面共平面，以令該導電柱之端面外露出該包覆層。
8. 如申請專利範圍第1項所述之電子封裝件，其中，該電子元件具有相對之作用面與非作用面，並以該非作用面接置於該第一線路結構之第一側上，且該作用面上形成有複數外露出該包覆層之導電體。
9. 如申請專利範圍第1項所述之電子封裝件，其中，該導電柱係結合該電子元件，使該電子元件藉由該導電柱堆疊於該第一線路結構之第一側上。
10. 如申請專利範圍第1項所述之電子封裝件，復包括形成於該第一線路結構之第二側上之複數導電元件。
11. 如申請專利範圍第1項所述之電子封裝件，復包括形成於該包覆層上之第二線路結構。
12. 一種電子封裝件之製法，係包括：提供一第一線路結構，該第一線路結構具有複數電性連接墊及相對之第一側與第二側，且該電性連接墊之表面係為平面；於該第一線路結構之第一側上設置至少一電子元件，並於該電性連接墊上形成複數導電柱，使該導電柱立設於該第一線路結構之第一側上，其中，該導電柱包含有第一柱部與第二柱部，且該第一柱部之寬度不同於該第二柱部之寬度；以及於該第一線路結構之第一側上形成包覆該導電柱 之包覆層，且令該導電柱之端面外露出該包覆層。
13. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該第一柱部或該第二柱部之其中一者係為複數個，且該第一柱部與該第二柱部係交錯排列。
14. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該第一柱部之厚度不同於該第二柱部之厚度。
15. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該第一柱部之厚度相同於該第二柱部之厚度。
16. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該導電柱之表面呈現階梯狀。
17. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該包覆層之一表面係與該導電柱之端面共平面，以令該導電柱之端面外露出該包覆層。
18. 如申請專利範圍第12項所述之電子封裝件之製法，復包括藉由研磨方式移除該導電柱之部分材質與該包覆層之部分材質，以令該導電柱之端面外露出該包覆層。
19. 如申請專利範圍第12項所述之電子封裝件之製法，復包括形成複數導電元件於該第一線路結構之第二側上。
20. 如申請專利範圍第12項所述之電子封裝件之製法，復包括形成第二線路結構於該包覆層上。
21. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該導電柱之製作係利用調整電鍍參數，使高電流密度與低電流密度電鍍出不同晶粒尺寸之柱體，再利用蝕刻液對不同晶粒尺寸之蝕刻率差異而形成，使該第一柱 部之寬度不同於該第二柱部之寬度。
22. 如申請專利範圍第21項所述之電子封裝件之製法，其中，該電鍍參數係為改變電流大小、改變電壓大小、改變攪拌強弱、改變電鍍模式、改變電鍍藥水或改變電鍍藥水溫度。
23. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該電子元件具有相對之作用面與非作用面，並以該非作用面接置於該第一線路結構之第一側上，且該作用面上形成有複數外露出該包覆層之導電體。
24. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該導電柱係結合該電子元件，使該電子元件藉由該導電柱堆疊於該第一線路結構之第一側上。