TWI612627B - 電子封裝件及其製法 - Google Patents

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Abstract

一種電子封裝件，係於具有第一電子元件之封裝構件上設置第二電子元件與導電柱，且以包覆層包覆該第二電子元件與導電柱，並於該包覆層上形成第二線路結構，以藉由該第一電子元件與第二電子元件呈現立體式堆疊設計，縮小該電子封裝件之平面面積。本發明復提供該電子封裝件之製法。

Description

電子封裝件及其製法
本發明係有關一種半導體封裝技術，尤指一種電子封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足電子封裝件微型化(miniaturization)的封裝需求，係發展出晶片級封裝(Chip Scale Package，簡稱CSP)的技術。
第1A至1E圖係為習知半導體封裝件1之製法之剖面示意圖。
如第1A圖所示，形成一熱化離形膠層(thermal release tape)100於一承載件10上。
接著，置放複數半導體晶片11於該熱化離形膠層100上，該些半導體晶片11具有相對之作用面11a與非作用面11b，各該作用面11a上均具有複數電極墊110，且各該作用面11a黏著於該熱化離形膠層100上。
如第1B圖所示，形成一封裝膠體14於該熱化離形膠層100上，以包覆該半導體晶片11。
如第1C圖所示，烘烤該封裝膠體14以硬化該熱化離形膠層100而移除該熱化離形膠層100與該承載件10，使該半導體晶片11之作用面11a外露。
如第1D圖所示，形成一線路結構16於該封裝膠體14與該半導體晶片11之作用面11a上，令該線路結構16電性連接該電極墊110。接著，形成一絕緣保護層18於該線路結構16上，且該絕緣保護層18外露該線路結構16之部分表面，以供結合如銲球之導電元件17。
如第1E圖所示，沿如第1D圖所示之切割路徑L進行切單製程，以獲取複數個CSP封裝結構之半導體封裝件1，俾供電性連接於電路板(Mother Board)上。
惟，習知半導體封裝件1為了符合終端產品之多功能及高功效之需求，故於切單製程時，係將複數個半導體晶片11形成於同一平面上(如第1E圖所示)，因而使整體封裝結構之平面面積過大，故難以縮小終端產品之體積。
因此，如何縮小習知多晶片之半導體封裝件的體積，實已成目前亟欲解決的課題。
鑒於上述習知技術之缺失，本發明提供一種電子封裝件，係包括：第一線路結構，係具有相對之第一側與第二側；複數導電柱，係形成於該第一線路結構之第二側上且電性連接該第一線路結構；第一電子元件，係設於該第一線路結構之第一側上；封裝層，係包覆該第一電子元件；第二電子 元件，係設於該第一線路結構之第二側上；包覆層，係包覆該第二電子元件與該導電柱；以及第二線路結構，係形成於該包覆層上且電性連接該導電柱與該第二電子元件。
本發明亦提供一種電子封裝件之製法，係包括：提供一封裝構件，係包含有具相對之第一側與第二側之第一線路結構、設於該第一線路結構之第一側上之第一電子元件及包覆該第一電子元件之封裝層；於該第一線路結構之第二側上設置第二電子元件且形成複數電性連接該第一線路結構之導電柱；以包覆層包覆該第二電子元件與該導電柱；以及於該包覆層上形成電性連接該導電柱與該第二電子元件之第二線路結構。
本發明另提供一種電子封裝件之製法，係包括：提供一封裝構件，係包含有具相對之第一側與第二側之第一線路結構、設於該第一線路結構之第一側上之第一電子元件及包覆該第一電子元件之封裝層；於該第一線路結構之第二側上設置第二電子元件，並形成包覆該第二電子元件且具複數穿孔之包覆層；於該穿孔中形成電性連接該第一線路結構之導電柱；以及於該包覆層上形成電性連接該導電柱與該第二電子元件之第二線路結構。
前述之電子封裝件及其製法中，該第一線路結構係包含有導電盲孔，以電性連接該第一電子元件。
前述之電子封裝件及其製法中，該第一電子元件係為主動元件、被動元件或其二者組合。
前述之電子封裝件及其製法中，該第一電子元件之一 表面係外露於該封裝層。
前述之電子封裝件及其製法中，該第一電子元件與該第二電子元件具有相對之作用面與非作用面，該第一電子元件之作用面與該第二電子元件之作用面係朝相同方向。
前述之電子封裝件及其製法中，該第二電子元件係為主動元件、被動元件或其二者組合。
前述之電子封裝件及其製法中，該第二線路結構係包含有導電盲孔，以電性連接該第二電子元件及該導電柱。
前述之電子封裝件及其製法中，復包括形成複數導電元件於該第二線路結構上。
由上可知，本發明之電子封裝件及其製法，主要藉由該第一線路結構之第一側與第二側上分別設有第一電子元件與第二電子元件，以形成立體式堆疊設計，故相較於習知半導體封裝件之多晶片平面佈設之設計，本發明可大幅縮小該電子封裝件之平面面積，且符合多功能及高功效之需求。
1‧‧‧半導體封裝件
10‧‧‧承載件
100‧‧‧熱化離形膠層
11‧‧‧半導體晶片
11a,21a,22a‧‧‧作用面
11b,21b,22b‧‧‧非作用面
110,210,210’,220‧‧‧電極墊
14‧‧‧封裝膠體
16‧‧‧線路結構
17,27‧‧‧導電元件
18,28‧‧‧絕緣保護層
2‧‧‧電子封裝件
2a‧‧‧封裝構件
20‧‧‧第一線路結構
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧第一絕緣層
201‧‧‧第一線路重佈層
202‧‧‧第一導電盲孔
21,21’‧‧‧第一電子元件
22‧‧‧第二電子元件
221‧‧‧結合層
222‧‧‧導電體
23‧‧‧導電柱
24,24’‧‧‧封裝層
25‧‧‧包覆層
250‧‧‧穿孔
251‧‧‧盲孔
26‧‧‧第二線路結構
260,260’‧‧‧第二絕緣層
261,261’‧‧‧第二線路重佈層
262‧‧‧第二導電盲孔
270‧‧‧凸塊底下金屬層
280‧‧‧開孔
L,S‧‧‧切割路徑
第1A至1E圖係為習知半導體封裝件之製法之剖面示意圖；第2A至2E圖係為本發明之電子封裝件之製法的剖面示意圖；第2C’圖係為第2C圖之另一實施例的剖面示意圖；以及第2E’圖係為第2E圖之另一實施例的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2E圖係為本發明之電子封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一封裝構件2a，其包含一第一線路結構20、至少一第一電子元件21,21’及一封裝層24。
於本實施例中，該封裝構件2a之製法可參考如第1A至1E圖所示之製法，但不限於此述。
所述之第一線路結構20具有相對之第一側20a與第二側20b。於本實施例中，該第一線路結構20係包括至少一第一絕緣層200、設於該第一絕緣層200上之一第一線路 重佈層(redistribution layer，簡稱RDL)201、及複數設於該第一絕緣層200中並電性連接該第一線路重佈層201之第一導電盲孔202。例如，形成該第一線路重佈層201與該第一導電盲孔202之材質係為銅，且形成該第一絕緣層200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。
再者，於該第一線路結構20之第二側20b上可選擇性地形成一如防銲層之絕緣保護層28，且於該絕緣保護層28中形成複數開孔280。
所述之第一電子元件21,21’係結合於該第一線路結構20之第一側20a上。於本實施例中，該第一電子元件21,21’係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，若該第一電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，該作用面21a具有複數電極墊210以電性連接該第一導電盲孔202。若該第一電子元件21’係為被動元件，其具有複數電極墊210’以電性連接該第一導電盲孔202。
所述之封裝層24係形成於該第一線路結構20之第一側20a上，以包覆該些第一電子元件21,21’。於本實施例中，該封裝層24係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)環氧樹脂之封裝膠體或封裝材(molding compound)，其可用壓合 (lamination)或模壓(molding)之方式形成於該第一線路結構20之第一側20a上。
如第2B圖所示，利用該封裝構件2a作為支撐結構，設置第二電子元件22於該封裝構件2a之第一線路結構20之第二側20b(或該絕緣保護層28)上，且於該第一線路結構20之第二側20b上形成複數電性連接該第一線路結構20之導電柱23。
於本實施例中，該導電柱23係設於該開孔280中之第一線路重佈層201上並電性連接該第一線路重佈層201，且形成該導電柱23之材質係為如銅之金屬材或銲錫材。
再者，該第二電子元件22係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該第二電子元件22係為半導體晶片，其具有相對之作用面22a與非作用面22b，該第二電子元件22係以其非作用面22b藉由一結合層221黏固於該第一線路結構20之第二側20b上，而該作用面22a具有複數電極墊220，且該些電極墊220上係結合並電性連接複數導電體222。具體地，該導電體222係為如銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)，但不限於此。
再者，該些導電體222可依需求與該些導電柱23一同製作或分開製作。
如第2C圖所示，形成一包覆層25於該第一線路結構20之第二側20b(或該絕緣保護層28)上，以令該包覆層 25包覆該第二電子元件22、該些導電體222與該些導電柱23，再藉由整平製程，令該包覆層25之上表面齊平該些導電柱23之端面與該些導電體222之上表面，使該些導電柱23之端面與該些導電體222之上表面外露出該包覆層25。
於本實施例中，該包覆層25係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)環氧樹脂之封裝膠體或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該第一線路結構20之第二側20b上，且該包覆層25之材質與該封裝層24之材質可相同或不相同。
再者，該整平製程係藉由研磨方式，移除該包覆層25之部分材質(依需求，可移除該導電柱23，甚或該導電體222之部分材質)。
應可理解地，如第2C’圖所示，亦可先於該第一線路結構20之第二側20b上形成該包覆層25，並於該包覆層25中形成複數穿孔250與複數盲孔251，以令該第二側20b之第一線路重佈層201之部分表面外露於該些穿孔250，且令該些電極墊220外露於該些盲孔251，之後，例如以電鍍或沉積方式，形成該導電柱23於該穿孔250中，且形成該導電體222於該盲孔251中，以形成如第2C圖所示之構造。
如第2D圖所示，形成一第二線路結構26於該包覆層25上，且該第二線路結構26電性連接該些導電柱23與該些導電體222。
於本實施例中，該第二線路結構26係包括複數第二絕緣層260,260’、設於該第二絕緣層260,260’上之複數第二線路重佈層(RDL)261,261’、及複數設於該第二絕緣層260,260’中並電性連接該第二線路重佈層261,261’之第二導電盲孔262，並以部分該第二導電盲孔262電性連接該些導電柱23與該些導電體222，且最外層之第二絕緣層260’可作為防銲層，以令最外層之第二線路重佈層261’之部分表面係外露於該防銲層。或者，該第二線路結構26亦可僅包括單一第二絕緣層260及單一第二線路重佈層261。
再者，形成該第二線路重佈層261,261’與該第二導電盲孔262之材質係為銅，且形成該第二絕緣層260,260’之材質係為如聚對二唑苯(PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)之介電材。
如第2E圖所示，沿如第2D圖所示之切割路徑S進行切單製程，且形成複數如銲球之導電元件27於最外層之第二線路重佈層261’上，俾供後續接置於其它結構(如封裝結構、電路板或晶片)。
於本實施例中，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)270於最外層之第二線路重佈層261’上，以利於結合該導電元件27。
於另一實施例中，如第2E’圖所示，可藉由整平製程(如研磨方式)，令該封裝層24’之表面齊平該第一電子元件21之非作用面21b，使該第一電子元件21之非作用 面21b外露出該封裝層24’。
因此，本發明之電子封裝件之製法係藉由該第一線路結構20之第一側20a與第二側20b上分別設有第一電子元件21,21’與第二電子元件22，以形成立體式堆疊設計，故相較於習知半導體封裝件之多晶片平面佈設之設計，本發明之製法可大幅縮小該電子封裝件2之平面面積，且符合多功能及高功效之需求。
本發明亦提供一種電子封裝件2，其包括：一第一線路結構20、至少一第一電子元件21,21’、一封裝層24,24’、至少一第二電子元件22、一包覆層25以及一第二線路結構26。
所述之第一線路結構20係具有相對之第一側20a與第二側20b，且該第二側20b上形成有複數電性連接該第一線路結構20之導電柱23。
所述之第一電子元件21,21’係結合於該第一線路結構20之第一側20a上。
所述之封裝層24,24’係形成於該第一線路結構20之第一側20a上，以令該封裝層24,24’包覆該第一電子元件21,21’。
所述之第二電子元件22係設於該第一線路結構20之第二側20b上。
所述之包覆層25係形成於該第一線路結構20之第二側20b上，以包覆該第二電子元件22與該些導電柱23，且令該導電柱23之端面外露於該包覆層25。
所述之第二線路結構26係形成於該包覆層25上，且該第二線路結構26電性連接該導電柱23與該第二電子元件22(或該導電體222)。
於一實施例中，該第一線路結構20係包含有複數第一導電盲孔202，以電性連接該第一電子元件21,21’。
於一實施例中，該第一電子元件21,21’係為主動元件、被動元件或其二者組合。
於一實施例中，該第一電子元件21之非作用面21b外露出該封裝層24’。
於一實施例中，該第一電子元件21之作用面21a與該第二電子元件22之作用面22a係朝相同方向。
於一實施例中，該第二電子元件22係為主動元件、被動元件或其二者組合。
於一實施例中，該第二線路結構26係包含有複數第二導電盲孔262，以電性連接該第二電子元件22與該導電柱23。
於一實施例中，該電子封裝件2復包括複數導電元件27，係形成於該第二線路結構26上並電性連接該第二線路結構26。
綜上所述，本發明之電子封裝件及其製法，係藉由該第一線路結構之第一側與第二側上分別設有第一電子元件與第二電子元件，以形成立體式堆疊設計，故能大幅縮小該電子封裝件之平面面積，且符合多功能及高功效之需求。
上述實施例係用以例示性說明本發明之原理及其功 效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧電子封裝件
20‧‧‧第一線路結構
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧第一絕緣層
201‧‧‧第一線路重佈層
202‧‧‧第一導電盲孔
21,21’‧‧‧第一電子元件
22‧‧‧第二電子元件
23‧‧‧導電柱
24‧‧‧封裝層
25‧‧‧包覆層
26‧‧‧第二線路結構
261’‧‧‧第二線路重佈層
27‧‧‧導電元件
270‧‧‧凸塊底下金屬層
28‧‧‧絕緣保護層

Claims (19)

  1. 一種電子封裝件，係包括：第一線路結構，係具有相對之第一側與第二側；複數導電柱，係形成於該第一線路結構之第二側上且電性連接該第一線路結構；第一電子元件，係設於該第一線路結構之第一側上；封裝層，係包覆該第一電子元件；第二電子元件，係設於該第一線路結構之第二側上；包覆層，係包覆該第二電子元件與該導電柱；以及第二線路結構，係形成於該包覆層上且電性連接該導電柱與該第二電子元件。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該第一線路結構係包含有複數電性連接該第一電子元件之導電盲孔。
  3. 如申請專利範圍第1項所述之電子封裝件，其中，該第一電子元件係為主動元件、被動元件或其二者組合。
  4. 如申請專利範圍第1項所述之電子封裝件，其中，該第一電子元件之一表面係外露出該封裝層。
  5. 如申請專利範圍第1項所述之電子封裝件，其中，該第一電子元件與該第二電子元件具有相對之作用面與非作用面，且該第一電子元件之作用面與該第二電子元件之作用面係朝相同方向。
  6. 如申請專利範圍第1項所述之電子封裝件，其中，該第二電子元件係為主動元件、被動元件或其二者組合。
  7. 如申請專利範圍第1項所述之電子封裝件，其中，該第二線路結構係包含有複數電性連接該第二電子元件之導電盲孔。
  8. 如申請專利範圍第1項所述之電子封裝件，其中，該第二線路結構係包含有複數電性連接該導電柱之導電盲孔。
  9. 如申請專利範圍第1項所述之電子封裝件，復包括複數形成於該第二線路結構上之導電元件。
  10. 一種電子封裝件之製法，係包括：提供一封裝構件，係包含有具相對之第一側與第二側之第一線路結構、設於該第一線路結構之第一側上之第一電子元件及包覆該第一電子元件之封裝層；於該第一線路結構之第二側上設置第二電子元件且形成複數電性連接該第一線路結構之導電柱；以包覆層包覆該第二電子元件與該導電柱；以及於該包覆層上形成電性連接該導電柱與該第二電子元件之第二線路結構。
  11. 一種電子封裝件之製法，係包括：提供一封裝構件，係包含有具相對之第一側與第二側之第一線路結構、設於該第一線路結構之第一側上之第一電子元件及包覆該第一電子元件之封裝層；於該第一線路結構之第二側上設置第二電子元件； 於該第一線路結構之第二側上形成包覆該第二電子元件且具複數穿孔之包覆層；該穿孔中形成電性連接該第一線路結構之導電柱；以及於該包覆層上形成電性連接該導電柱與該第二電子元件之第二線路結構。
  12. 如申請專利範圍第10或11項所述之電子封裝件之製法，其中，該第一線路結構係包含有複數電性連接該第一電子元件之導電盲孔。
  13. 如申請專利範圍第10或11項所述之電子封裝件之製法，其中，該第一電子元件係為主動元件、被動元件或其二者組合。
  14. 如申請專利範圍第10或11項所述之電子封裝件之製法，其中，該第一電子元件之一表面係外露出該封裝層。
  15. 如申請專利範圍第10或11項所述之電子封裝件之製法，其中，該第一電子元件與該第二電子元件具有相對之作用面與非作用面，且該第一電子元件之作用面與該第二電子元件之作用面係朝相同方向。
  16. 如申請專利範圍第10或11項所述之電子封裝件之製法，其中，該第二電子元件係為主動元件、被動元件或其二者組合。
  17. 如申請專利範圍第10或11項所述之電子封裝件之製法，其中，該第二線路結構係包含有複數電性連接該第二電子元件之導電盲孔。
  18. 如申請專利範圍第10或11項所述之電子封裝件之製法，其中，該第二線路結構係包含有複數電性連接該導電柱之導電盲孔。
  19. 如申請專利範圍第10或11項所述之電子封裝件之製法，復包括形成複數導電元件於該第二線路結構上。
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US8889484B2 (en) * 2012-10-02 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for a component package
US9633974B2 (en) * 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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