TWI579984B - 電子封裝件及其製法 - Google Patents

Description

電子封裝件及其製法

本發明係有關一種封裝技術，尤指一種半導體封裝件及其製法。

隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，遂開發出不同的立體封裝技術，例如，扇出式封裝堆疊(Fan Out Package on package，簡稱FO PoP)等，以配合各種晶片上大幅增加之輸入/出埠數量，進而將不同功能之積體電路整合於單一封裝結構，此種封裝方式能發揮系統封裝(SiP)異質整合特性，可將不同功用之電子元件，例如：記憶體、中央處理器、繪圖處理器、影像應用處理器等，藉由堆疊設計達到系統的整合，適合應用於輕薄型各種電子產品。

第1圖係為習知用於PoP之半導體封裝件1的剖面示意圖。如第1圖所示，該半導體封裝件1係包括一具有至少一線路層101之封裝基板10、以及藉由覆晶方式結合於該線路層101上之一半導體元件11。

具體地，該半導體元件11具有相對之作用面11a與非作用面11b，該作用面11a具有複數電極墊110，以藉由複數如銲錫凸塊12電性連接該電極墊110與該線路層101，並形成底膠13於該半導體元件11與該線路層101之間，以包覆該些銲錫凸塊12。

再者，該半導體封裝件1形成有一封裝膠體15於該封裝基板10上，以包覆該底膠13及該半導體元件11，且形成有複數導電通孔14於該封裝膠體15中，以令該導電通孔14之端面外露於該封裝膠體15，俾供後續藉由銲球(圖略)結合一如半導體晶片、矽中介板或封裝結構等之電子裝置(圖略)。

然而，習知半導體封裝件1中，係以該導電通孔14之外露端面作為外接點，故當該外接點之數量增加時，該導電通孔14之間的間距需縮小，此時各該導電通孔14之端面上之銲球之間容易發生橋接(bridge)。

因此，如何克服習知技術之缺點，實為目前各界亟欲解決之技術問題。

鑒於上述習知技術之缺失，本發明提供一種電子封裝件，係包括：封裝基板，係具有相對之第一側與第二側，且該第一側上形成有至少一電性連接該封裝基板之導電柱；第一電子元件，係結合並電性連接至該封裝基板之第一側上；第二電子元件，係結合至該第一電子元件上；包覆層，係形成於該封裝基板之第一側上，以令該包覆層包 覆該第一電子元件、第二電子元件與該導電柱，且令該導電柱之端面與該第二電子元件外露於該包覆層；以及線路結構，係形成於該包覆層上且電性連接該導電柱與該第二電子元件。

本發明復提供一種電子封裝件之製法，包括：提供一具有相對之第一側與第二側的封裝基板，且該第一側上形成有至少一電性連接該封裝基板之導電柱；形成一電子元件堆疊結構於該封裝基板之第一側上，其中，該電子元件堆疊結構包含有結合並電性連接至該封裝基板之第一電子元件及結合至該第一電子元件之第二電子元件；形成包覆層於該封裝基板之第一側上，以令該包覆層包覆該電子元件堆疊結構與該導電柱，且令該導電柱之端面與該第二電子元件外露於該包覆層；以及形成線路結構於該包覆層上，且令該線路結構電性連接該導電柱與該第二電子元件。

前述之電子封裝件及其製法中，該第一電子元件係以覆晶方式或打線方式電性連接該封裝基板。

前述之電子封裝件及其製法中，該第二電子元件係透過結合層設於該第一電子元件上。

前述之電子封裝件及其製法中，該第二電子元件係具有相對之作用面與非作用面，該作用面上形成有複數導電凸塊與一絕緣層，且令該絕緣層覆蓋該些導電凸塊。

前述之電子封裝件及其製法中，該第二電子元件係具有相對之作用面與非作用面，該作用面上形成有複數導電凸塊與一絕緣層，且令該導電凸塊外露於該絕緣層。

前述之電子封裝件及其製法中，該第二電子元件係具有相對之作用面與非作用面，該作用面上形成有至少一線路重佈層，且令該線路重佈層外露於該包覆層。

前述之電子封裝件及其製法中，復包括形成複數導電元件於該封裝基板之第二側上，以接置電子裝置。

前述之電子封裝件及其製法中，復包括形成複數導電元件於該線路結構上。

前述之電子封裝件及其製法中，復包括結合至少一被動元件於該封裝基板之第一側上，並令該包覆層包覆該被動元件。

由上可知，本發明之電子封裝件及其製法，主要藉由該電子元件堆疊結構之設計，以利於整合多種晶片於單一封裝件中，且能縮小該電子封裝件之尺寸。

再者，藉由該線路結構之接觸墊作為外接點，可利於控制各該接觸墊之間的距離，以符合細間距的需求，且能避免各該導電元件之間發生橋接。

1‧‧‧半導體封裝件

10,20‧‧‧封裝基板

101‧‧‧線路層

11‧‧‧半導體元件

11a,21a,22a‧‧‧作用面

11b,21b,22b‧‧‧非作用面

110,210,220‧‧‧電極墊

12,211‧‧‧銲錫凸塊

13‧‧‧底膠

14‧‧‧導電通孔

15‧‧‧封裝膠體

2,2’‧‧‧電子封裝件

2a‧‧‧電子元件堆疊結構

20‧‧‧封裝基板

20a‧‧‧第一側

20b‧‧‧第二側

200‧‧‧絕緣保護層

201‧‧‧電性接觸墊

202‧‧‧植球墊

21,21’‧‧‧第一電子元件

211a‧‧‧銅塊

211’‧‧‧銲線

22‧‧‧第二電子元件

221‧‧‧鈍化層

222‧‧‧導電凸塊

223,261,261’‧‧‧線路重佈層

23‧‧‧導電柱

24‧‧‧結合層

25‧‧‧包覆層

26‧‧‧線路結構

260,260’‧‧‧絕緣層

27,27’‧‧‧導電元件

270‧‧‧凸塊底下金屬層

29‧‧‧被動元件

S‧‧‧切割路徑

第1圖係為習知半導體封裝件的剖面示意圖；以及第2A至2F圖係為本發明之電子封裝件及其製法的剖面示意圖，其中，第2C’與2C”圖係為第2C圖之另一實施例，第2F’圖係為第2F圖之另一實施例。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地 瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

第2A至2F圖係為本發明之電子封裝件2之製法的剖面示意圖。

如第2A圖所示，提供一封裝基板20，該封裝基板20具有相對之第一側20a與第二側20b，該第一側20a上形成有複數導電柱23。

於本實施例中，該封裝基板20係於該第一側20a上具有複數電性接觸墊201及一絕緣保護層200，且令該絕緣保護層200外露該些電性接觸墊201。

再者，該封裝基板20係於該第二側20b上具有複數植球墊202，且該封裝基板20內部具有複數線路層(圖略)，以電性連接該些電性接觸墊201與該植球墊202。

又，形成該電性接觸墊201與該植球墊202之材質係 為銅，且形成該絕緣保護層200之材質係為防銲材或如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。

另外，該導電柱23係設於該電性接觸墊201上以電性連接該封裝基板20，且形成該導電柱23之材質係為如銅之金屬材或銲錫材。

如第2B及2C圖所示，結合至少一第一電子元件21與至少一被動元件29至該封裝基板20之第一側20a上，再結合一第二電子元件22於該第一電子元件21上，以令該第一電子元件21與該第二電子元件22形成一電子元件堆疊結構2a，且該第一電子元件21與被動元件29均電性連接至該封裝基板20。

於本實施例中，該第一電子元件21係為半導體元件係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該第一電子元件21係為半導體晶片，如微控制器(Microcontroller Unit，簡稱MCU)或特殊應用積體電路(Application Specific Integrated Circuit，簡稱ASIC)，其具有相對之作用面21a與非作用面21b，該作用面21a具有複數電極墊210，且該第一電子元件21以覆晶方式(如藉由複數具有銅塊211a之銲錫凸塊211)電性連接該電性接觸墊201與該電極墊210。

再者，該第二電子元件22係為主動元件、被動元件或 其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該第二電子元件22係為半導體晶片，如動態隨機存取記憶體(Dynamic Random Access Memory，簡稱DRAM)或電源管理晶片(Power Management IC，簡稱PMIC)，其具有相對之作用面22a與非作用面22b，該作用面22a設有複數電極墊220與一鈍化層221，且於該電極墊220上形成如銅柱或錫球之導電凸塊222，並使該鈍化層221覆蓋該些電極墊220與該些導電凸塊222。

或者，如第2C’圖所示，亦可令該導電凸塊222外露於該鈍化層221。

亦或，如第2C”圖所示，亦可先形成至少一線路重佈層(Redistribution layer，簡稱RDL)223於該第二電子元件22之作用面22a上，再形成該些導電凸塊222於該線路重佈層223上，使該線路重佈層223電性連接該些電極墊220與該些導電凸塊222。

又，該第二電子元件22係以其非作用面22b藉由一結合層24黏固於該第一電子元件21之非作用面21b上。例如，先於該第二電子元件22下側形成該結合層24，再將該第二電子元件22黏固於該封裝基板20上之第一電子元件21上。應可理解地，亦可先於該第一電子元件21上形成該結合層24，再將該第二電子元件22黏固於該結合層24上。或者，先將該第二電子元件22黏固於該第一電子元件21上，再將該電子元件堆疊結構2a結合至該封裝基 板20之第一側20a上。

另外，該被動元件29係例如電阻、電容及電感，但不限於上述者。

如第2D圖所示，接續第2C圖之製程，形成一包覆層25於該封裝基板20之第一側20a上，以令該包覆層25包覆該電子元件堆疊結構2a、被動元件29與該些導電柱23，再藉由整平製程，令該導電柱23之端面與該第二電子元件22之導電凸塊222外露於該包覆層25。

於本實施例中，該包覆層25係為絕緣材，如環氧樹脂之封裝膠體，其可用壓合(lamination)或模壓(molding)之方式形成於該封裝基板20之第一側20a上。

再者，該整平製程係藉由研磨方式，移除該導電柱23之部分材質、該鈍化層221之部分材質(依需求，亦可移除該導電凸塊222之部分材質)與該包覆層25之部分材質。

應可理解地，若接續第2C’圖之製程，移除該導電柱23之部分材質，即可令該些導電凸塊222外露於該包覆層25(依需求，亦可移除該鈍化層221之部分材質與該導電凸塊222之部分材質)。

如第2E圖所示，形成一線路結構26於該包覆層25上，且該線路結構26電性連接該些導電柱23與該第二電子元件22之導電凸塊222。

於本實施例中，該線路結構26係包括複數絕緣層260、及設於該絕緣層260上之複數線路重佈層(Redistribution layer，簡稱RDL)261，且最外層之絕緣層 260’可作為防銲層，以令最外層之線路重佈層261’外露於該防銲層。或者，該線路結構26亦可僅包括單一絕緣層260及單一線路重佈層261。

再者，形成該線路重佈層261,261’之材質係為銅，且形成該絕緣層260,260’之材質係為如聚對二唑苯(PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)之介電材。

如第2F圖所示，沿如第2E圖所示之切割路徑S進行切單製程，以完成本發明之電子封裝件2。

於後續製程中，可形成複數如銲球之導電元件27於最外層之線路重佈層261’上，俾供後續接置如封裝結構或其它結構(如另一封裝件或晶片)之電子裝置(圖略)。另外，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)270於最外層之線路重佈層261’上，以利於結合該導電元件27。

再者，應可理解地，亦可形成複數如銲球之導電元件27’於該封裝基板20之第二側20b之植球墊202上，俾供後續接置如封裝結構或其它結構(如電路板、另一封裝件或晶片)之電子裝置(圖略)。

另外，如第2F’圖所示，該第一電子元件21’係亦可以打線方式電性連接該封裝基板20。具體地，該第一電子元件21係以非作用面21b設於該封裝基板20之第一側20a上，並以銲線211’連接該電極墊210與該電性接觸墊201，且該第二電子元件22係以其非作用面22b藉由一結合層 24黏固於該第一電子元件21之作用面21a上，並使該結合層24包覆部分該銲線211’。

因此，本發明之電子封裝件2,2’之製法係藉由將複數晶片(即第一與第二電子元件21,22)進行堆疊，以製成該電子元件堆疊結構2a，使該電子封裝件2,2’內具有多種功能之晶片，故相較於習知技術，本發明之電子封裝件2,2’不僅可提供更多功能，且可縮小該電子封裝件2,2’之尺寸。

再者，藉由該線路結構26之接觸墊(即該線路重佈層261’外露於該絕緣層260’之表面)作為外接點，可利於控制各該接觸墊之間的距離，以符合細間距的需求，且能避免各該導電元件27之間發生橋接。

本發明亦提供一種電子封裝件2,2’，係由一封裝基板20、一第一電子元件21,21’、一第二電子元件22、一包覆層25以及一線路結構26所構成。

所述之封裝基板20係具有相對之第一側20a與第二側20b，該第一側20a上形成有複數電性連接該封裝基板20之導電柱23。

所述之第一電子元件21,21’係結合並電性連接至該封裝基板20。

所述之第二電子元件22係結合至該第一電子元件21,21’上。

所述之包覆層25係形成於該封裝基板20之第一側20a上，以令該包覆層25包覆該第一電子元件21,21’、第二電子元件22與該些導電柱23，且令該導電柱23之端面與該 第二電子元件22外露於該包覆層25。

所述之線路結構26係形成於該包覆層25上，且該線路結構26電性連接該導電柱23與該第二電子元件22。

於一實施例中，該第一電子元件21係以覆晶方式電性連接該封裝基板20。

於一實施例中，該第一電子元件21’係以打線方式電性連接該封裝基板20。

於一實施例中，該第二電子元件22以一結合層24堆疊於該第一電子元件21,21’上。

於一實施例中，該電子封裝件2復包括複數導電元件27’，係形成於該封裝基板20之第二側20b上。

於一實施例中，該電子封裝件2復包括複數導電元件27，係形成於該線路結構26上。

於一實施例中，該電子封裝件2復包括至少一被動元件29，係結合並電性連接至該封裝基板20之第一側20a上，以令該包覆層25包覆該被動元件29。

綜上所述，本發明之電子封裝件及其製法，係藉由該電子元件堆疊結構之設計，以整合多種晶片於單一封裝件中，不僅使封裝件的尺寸較小，且能增加外接點之數量，並當應用於細間距產品時，可避免各該導電元件之間發生橋接。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修 改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2‧‧‧電子封裝件

20‧‧‧封裝基板

20a‧‧‧第一側

20b‧‧‧第二側

202‧‧‧植球墊

21‧‧‧第一電子元件

22‧‧‧第二電子元件

23‧‧‧導電柱

24‧‧‧結合層

25‧‧‧包覆層

26‧‧‧線路結構

261’‧‧‧線路重佈層

27,27’‧‧‧導電元件

270‧‧‧凸塊底下金屬層

29‧‧‧被動元件

Claims (17)

1. 一種電子封裝件，係包括：封裝基板，係具有相對之第一側與第二側，且該第一側上形成有至少一電性連接該封裝基板之導電柱；第一電子元件，係結合並電性連接至該封裝基板之第一側上；第二電子元件，係結合至該第一電子元件上；包覆層，係形成於該封裝基板之第一側上，以令該包覆層包覆該第一電子元件、第二電子元件與該導電柱，且令該導電柱之端面與該第二電子元件外露於該包覆層；以及線路結構，係形成於該包覆層上且電性連接該導電柱與該第二電子元件。
2. 如申請專利範圍第1項所述之電子封裝件，其中，該第一電子元件係以覆晶方式或打線方式電性連接該封裝基板。
3. 如申請專利範圍第1項所述之電子封裝件，其中，該第二電子元件係透過結合層設於該第一電子元件上。
4. 如申請專利範圍第1項所述之電子封裝件，其中，該第二電子元件係具有外露於該包覆層之複數導電凸塊。
5. 如申請專利範圍第1項所述之電子封裝件，其中，該第二電子元件具有外露於該包覆層之至少一線路重佈層。
6. 如申請專利範圍第1項所述之電子封裝件，復包括形成於該封裝基板之第二側上的複數導電元件。
7. 如申請專利範圍第1項所述之電子封裝件，復包括形成於該線路結構上之複數導電元件。
8. 如申請專利範圍第1項所述之電子封裝件，復包括至少一結合並電性連接至該封裝基板之第一側上的被動元件，其中，該包覆層係包覆該被動元件。
9. 一種電子封裝件之製法，係包括：提供一具有相對之第一側與第二側的封裝基板，且該第一側上形成有至少一電性連接該封裝基板之導電柱；形成一電子元件堆疊結構於該封裝基板之第一側上，其中，該電子元件堆疊結構包含有結合並電性連接至該封裝基板之第一電子元件及結合至該第一電子元件之第二電子元件；形成包覆層於該封裝基板之第一側上，以令該包覆層包覆該電子元件堆疊結構與該導電柱，且令該導電柱之端面與該第二電子元件外露於該包覆層；以及形成線路結構於該包覆層上，且令該線路結構電性連接該導電柱與該第二電子元件。
10. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該第一電子元件係以覆晶方式或打線方式電性連接該封裝基板。
11. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該第二電子元件係透過結合層設於該第一電子元件上。
12. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該第二電子元件係具有相對之作用面與非作用面，該作用面上形成有複數導電凸塊與一絕緣層，且令該絕緣層覆蓋該些導電凸塊。
13. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該第二電子元件係具有相對之作用面與非作用面，該作用面上形成有複數導電凸塊與一絕緣層，且令該導電凸塊外露於該絕緣層。
14. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該第二電子元件係具有相對之作用面與非作用面，該作用面上形成有至少一線路重佈層，且令該線路重佈層外露於該包覆層。
15. 如申請專利範圍第9項所述之電子封裝件之製法，復包括形成複數導電元件於該封裝基板之第二側上。
16. 如申請專利範圍第9項所述之電子封裝件之製法，復包括形成複數導電元件於該線路結構上。
17. 如申請專利範圍第9項所述之電子封裝件之製法，復包括結合至少一被動元件於該封裝基板之第一側上，並令該包覆層包覆該被動元件。