CN107046025A - 电子封装件及其制法 - Google Patents

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CN107046025A CN201610133529.XA CN201610133529A CN107046025A CN 107046025 A CN107046025 A CN 107046025A CN 201610133529 A CN201610133529 A CN 201610133529A CN 107046025 A CN107046025 A CN 107046025A
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Abstract

一种电子封装件及其制法，该电子封装件包括：封装基板、设于该封装基板上的导电柱与第一电子元件、设于该第一电子元件上的第二电子元件、包覆该第一电子元件、第二电子元件与该导电柱的包覆层、以及形成于该包覆层上的线路结构，藉以整合多种芯片于单一封装件中。

Description

电子封装件及其制法
技术领域
本发明有关一种封装技术，尤指一种半导体封装件及其制法。
背景技术
随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，而为提升电性功能及节省封装空间，遂开发出不同的立体封装技术，例如，扇出式封装堆叠(Fan Out Package on package，简称FO PoP)等，以配合各种芯片上大幅增加的输入/出埠数量，进而将不同功能的集成电路整合于单一封装结构，此种封装方式能发挥系统封装(SiP)异质整合特性，可将不同功用的电子元件，例如：记忆体、中央处理器、绘图处理器、影像应用处理器等，藉由堆叠设计达到系统的整合，适合应用于轻薄型各种电子产品。
图1为悉知用于PoP的半导体封装件1的剖面示意图。如图1所示，该半导体封装件1包括一具有至少一线路层101的封装基板10、以及藉由覆晶方式结合于该线路层101上的一半导体元件11。
具体地，该半导体元件11具有相对的作用面11a与非作用面11b，该作用面11a具有多个电极垫110，以藉由多个如焊锡凸块12电性连接该电极垫110与该线路层101，并形成底胶13于该半导体元件11与该线路层101之间，以包覆该些焊锡凸块12。
此外，该半导体封装件1形成有一封装胶体15于该封装基板10上，以包覆该底胶13及该半导体元件11，且形成有多个导电通孔14于该封装胶体15中，以令该导电通孔14的端面外露于该封装胶体15，以供后续藉由焊球(图略)结合一如半导体芯片、硅中介板或封装结构等的电子装置(图略)。
然而，悉知半导体封装件1中，是以该导电通孔14的外露端面作为外接点，故当该外接点的数量增加时，该导电通孔14之间的间距需缩小，此时各该导电通孔14的端面上的焊球之间容易发生桥接(bridge)。
因此，如何克服悉知技术的缺点，实为目前各界亟欲解决的技术问题。
发明内容
鉴于上述悉知技术的缺失，本发明提供一种电子封装件及其制法，以整合多种芯片于单一封装件中。
本发明的电子封装件，包括：封装基板，其具有相对的第一侧与第二侧，且该第一侧上形成有至少一电性连接该封装基板的导电柱；第一电子元件，其结合并电性连接至该封装基板的第一侧上；第二电子元件，其结合至该第一电子元件上；包覆层，其形成于该封装基板的第一侧上，以令该包覆层包覆该第一电子元件、第二电子元件与该导电柱，且令该导电柱的端面与该第二电子元件外露于该包覆层；以及线路结构，其形成于该包覆层上且电性连接该导电柱与该第二电子元件。
本发明还提供一种电子封装件的制法，包括：提供一具有相对的第一侧与第二侧的封装基板，且该第一侧上形成有至少一电性连接该封装基板的导电柱；形成一电子元件堆叠结构于该封装基板的第一侧上，其中，该电子元件堆叠结构包含有结合并电性连接至该封装基板的第一电子元件及结合至该第一电子元件的第二电子元件；形成包覆层于该封装基板的第一侧上，以令该包覆层包覆该电子元件堆叠结构与该导电柱，且令该导电柱的端面与该第二电子元件外露于该包覆层；以及形成线路结构于该包覆层上，且令该线路结构电性连接该导电柱与该第二电子元件。
前述的电子封装件及其制法中，该第一电子元件以覆晶方式或打线方式电性连接该封装基板。
前述的电子封装件及其制法中，该第二电子元件透过结合层设于该第一电子元件上。
前述的电子封装件及其制法中，该第二电子元件具有相对的作用面与非作用面，该作用面上形成有多个导电凸块与一绝缘层，且令该绝缘层覆盖该些导电凸块。
前述的电子封装件及其制法中，该第二电子元件具有相对的作用面与非作用面，该作用面上形成有多个导电凸块与一绝缘层，且令该导电凸块外露于该绝缘层。
前述的电子封装件及其制法中，该第二电子元件具有相对的作用面与非作用面，该作用面上形成有至少一线路重布层，且令该线路重布层外露于该包覆层。
前述的电子封装件及其制法中，还包括形成多个导电元件于该封装基板的第二侧上，以接置电子装置。
前述的电子封装件及其制法中，还包括形成多个导电元件于该线路结构上。
前述的电子封装件及其制法中，还包括结合至少一被动元件于该封装基板的第一侧上，并令该包覆层包覆该被动元件。
由上可知，本发明的电子封装件及其制法，主要藉由该电子元件堆叠结构的设计，以利于整合多种芯片于单一封装件中，且能缩小该电子封装件的尺寸。
此外，藉由该线路结构的接触垫作为外接点，可利于控制各该接触垫之间的距离，以符合细间距的需求，且能避免各该导电元件之间发生桥接。
附图说明
图1为悉知半导体封装件的剖面示意图；以及
图2A至图2F为本发明的电子封装件及其制法的剖面示意图，其中，图2C’与图2C”为图2C的另一实施例，图2F’为图2F的另一实施例。
符号说明
1 半导体封装件
10,20 封装基板
101 线路层
11 半导体元件
11a,21a,22a 作用面
11b,21b,22b 非作用面
110,210,220 电极垫
12,211 焊锡凸块
13 底胶
14 导电通孔
15 封装胶体
2,2’ 电子封装件
2a 电子元件堆叠结构
20 封装基板
20a 第一侧
20b 第二侧
200 绝缘保护层
201 电性接触垫
202 植球垫
21,21’ 第一电子元件
211a 铜块
211’ 焊线
22 第二电子元件
221 钝化层
222 导电凸块
223,261,261’ 线路重布层
23 导电柱
24 结合层
25 包覆层
26 线路结构
260,260’ 绝缘层
27,27’ 导电元件
270 凸块底下金属层
29 被动元件
S 切割路径。
具体实施方式
以下借助特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A至图2F为本发明的电子封装件2的制法的剖面示意图。
图2A所示，提供一封装基板20，该封装基板20具有相对的第一侧20a与第二侧20b，该第一侧20a上形成有多个导电柱23。
于本实施例中，该封装基板20于该第一侧20a上具有多个电性接触垫201及一绝缘保护层200，且令该绝缘保护层200外露该些电性接触垫201。
此外，该封装基板20于该第二侧20b上具有多个植球垫202，且该封装基板20内部具有多个线路层(图略)，以电性连接该些电性接触垫201与该植球垫202。
又，形成该电性接触垫201与该植球垫202的材质为铜，且形成该绝缘保护层200的材质为防焊材或如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)等的介电材。
另外，该导电柱23设于该电性接触垫201上以电性连接该封装基板20，且形成该导电柱23的材质为如铜的金属材或焊锡材。
如图2B及图2C所示，结合至少一第一电子元件21与至少一被动元件29至该封装基板20的第一侧20a上，再结合一第二电子元件22于该第一电子元件21上，以令该第一电子元件21与该第二电子元件22形成一电子元件堆叠结构2a，且该第一电子元件21与被动元件29均电性连接至该封装基板20。
于本实施例中，该第一电子元件21为半导体元件为主动元件、被动元件或其二者组合，且该主动元件为例如半导体芯片，而该被动元件为例如电阻、电容及电感。例如，该第一电子元件21为半导体芯片，如微控制器(Microcontroller Unit，简称MCU)或特殊应用集成电路(Application Specific Integrated Circuit，简称ASIC)，其具有相对的作用面21a与非作用面21b，该作用面21a具有多个电极垫210，且该第一电子元件21以覆晶方式(如藉由多个具有铜块211a的焊锡凸块211)电性连接该电性接触垫201与该电极垫210。
此外，该第二电子元件22为主动元件、被动元件或其二者组合，且该主动元件为例如半导体芯片，而该被动元件为例如电阻、电容及电感。例如，该第二电子元件22为半导体芯片，如动态随机存取记忆体(Dynamic Random Access Memory，简称DRAM)或电源管理芯片(Power Management IC，简称PMIC)，其具有相对的作用面22a与非作用面22b，该作用面22a设有多个电极垫220与一钝化层221，且于该电极垫220上形成如铜柱或锡球的导电凸块222，并使该钝化层221覆盖该些电极垫220与该些导电凸块222。
或者，如图2C’所示，也可令该导电凸块222外露于该钝化层221。
亦或，如图2C”所示，也可先形成至少一线路重布层(Redistribution layer，简称RDL)223于该第二电子元件22的作用面22a上，再形成该些导电凸块222于该线路重布层223上，使该线路重布层223电性连接该些电极垫220与该些导电凸块222。
又，该第二电子元件22以其非作用面22b藉由一结合层24黏固于该第一电子元件21的非作用面21b上。例如，先于该第二电子元件22下侧形成该结合层24，再将该第二电子元件22黏固于该封装基板20上的第一电子元件21上。应可理解地，也可先于该第一电子元件21上形成该结合层24，再将该第二电子元件22黏固于该结合层24上。或者，先将该第二电子元件22黏固于该第一电子元件21上，再将该电子元件堆叠结构2a结合至该封装基板20的第一侧20a上。
另外，该被动元件29为例如电阻、电容及电感，但不限于上述者。
如图2D所示，接续图2C的制程，形成一包覆层25于该封装基板20的第一侧20a上，以令该包覆层25包覆该电子元件堆叠结构2a、被动元件29与该些导电柱23，再藉由整平制程，令该导电柱23的端面与该第二电子元件22的导电凸块222外露于该包覆层25。
于本实施例中，该包覆层25为绝缘材，如环氧树脂的封装胶体，其可用压合(lamination)或模压(molding)的方式形成于该封装基板20的第一侧20a上。
此外，该整平制程藉由研磨方式，移除该导电柱23的部分材质、该钝化层221的部分材质(依需求，亦可移除该导电凸块222的部分材质)与该包覆层25的部分材质。
应可理解地，若接续图2C’的制程，移除该导电柱23的部分材质，即可令该些导电凸块222外露于该包覆层25(依需求，亦可移除该钝化层221的部分材质与该导电凸块222的部分材质)。
如图2E所示，形成一线路结构26于该包覆层25上，且该线路结构26电性连接该些导电柱23与该第二电子元件22的导电凸块222。
于本实施例中，该线路结构26包括多个绝缘层260、及设于该绝缘层260上的多个线路重布层(Redistribution layer，简称RDL)261，且最外层的绝缘层260’可作为防焊层，以令最外层的线路重布层261’外露于该防焊层。或者，该线路结构26也可仅包括单一绝缘层260及单一线路重布层261。
此外，形成该线路重布层261,261’的材质为铜，且形成该绝缘层260,260’的材质为如聚对二唑苯(PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)的介电材。
如图2F所示，沿如图2E所示的切割路径S进行切单制程，以完成本发明的电子封装件2。
于后续制程中，可形成多个如焊球的导电元件27于最外层的线路重布层261’上，以供后续接置如封装结构或其它结构(如另一封装件或芯片)的电子装置(图略)。另外，可形成一凸块底下金属层(Under Bump Metallurgy，简称UBM)270于最外层的线路重布层261’上，以利于结合该导电元件27。
此外，应可理解地，也可形成多个如焊球的导电元件27’于该封装基板20的第二侧20b的植球垫202上，以供后续接置如封装结构或其它结构(如电路板、另一封装件或芯片)的电子装置(图略)。
另外，如图2F’所示，该第一电子元件21’也可以打线方式电性连接该封装基板20。具体地，该第一电子元件21以非作用面21b设于该封装基板20的第一侧20a上，并以焊线211’连接该电极垫210与该电性接触垫201，且该第二电子元件22以其非作用面22b藉由一结合层24黏固于该第一电子元件21的作用面21a上，并使该结合层24包覆部分该焊线211’。
因此，本发明的电子封装件2,2’的制法藉由将多个芯片(即第一与第二电子元件21,22)进行堆叠，以制成该电子元件堆叠结构2a，使该电子封装件2,2’内具有多种功能的芯片，故相较于悉知技术，本发明的电子封装件2,2’不仅可提供更多功能，且可缩小该电子封装件2,2’的尺寸。
此外，藉由该线路结构26的接触垫(即该线路重布层261’外露于该绝缘层260’的表面)作为外接点，可利于控制各该接触垫之间的距离，以符合细间距的需求，且能避免各该导电元件27之间发生桥接。
本发明还提供一种电子封装件2,2’，其由一封装基板20、一第一电子元件21,21’、一第二电子元件22、一包覆层25以及一线路结构26所构成。
所述的封装基板20具有相对的第一侧20a与第二侧20b，该第一侧20a上形成有多个电性连接该封装基板20的导电柱23。
所述的第一电子元件21,21’结合并电性连接至该封装基板20。
所述的第二电子元件22结合至该第一电子元件21,21’上。
所述的包覆层25形成于该封装基板20的第一侧20a上，以令该包覆层25包覆该第一电子元件21,21’、第二电子元件22与该些导电柱23，且令该导电柱23的端面与该第二电子元件22外露于该包覆层25。
所述的线路结构26形成于该包覆层25上，且该线路结构26电性连接该导电柱23与该第二电子元件22。
于一实施例中，该第一电子元件21以覆晶方式电性连接该封装基板20。
于一实施例中，该第一电子元件21’以打线方式电性连接该封装基板20。
于一实施例中，该第二电子元件22以一结合层24堆叠于该第一电子元件21,21’上。
于一实施例中，该电子封装件2还包括多个导电元件27’，其形成于该封装基板20的第二侧20b上。
于一实施例中，该电子封装件2还包括多个导电元件27，其形成于该线路结构26上。
于一实施例中，该电子封装件2还包括至少一被动元件29，其结合并电性连接至该封装基板20的第一侧20a上，以令该包覆层25包覆该被动元件29。
综上所述，本发明的电子封装件及其制法，是藉由该电子元件堆叠结构的设计，以整合多种芯片于单一封装件中，不仅使封装件的尺寸较小，且能增加外接点的数量，并当应用于细间距产品时，可避免各该导电元件之间发生桥接。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (17)

1.一种电子封装件，其特征为，该电子封装件包括：
封装基板，其具有相对的第一侧与第二侧，且该第一侧上形成有至少一电性连接该封装基板的导电柱；
第一电子元件，其结合并电性连接至该封装基板的第一侧上；
第二电子元件，其结合至该第一电子元件上；
包覆层，其形成于该封装基板的第一侧上，以令该包覆层包覆该第一电子元件、第二电子元件与该导电柱，且令该导电柱的端面与该第二电子元件外露于该包覆层；以及
线路结构，其形成于该包覆层上且电性连接该导电柱与该第二电子元件。
2.如权利要求1所述的电子封装件，其特征为，该第一电子元件以覆晶方式或打线方式电性连接该封装基板。
3.如权利要求1所述的电子封装件，其特征为，该第二电子元件透过结合层设于该第一电子元件上。
4.如权利要求1所述的电子封装件，其特征为，该第二电子元件具有外露于该包覆层的多个导电凸块。
5.如权利要求1所述的电子封装件，其特征为，该第二电子元件具有外露于该包覆层的至少一线路重布层。
6.如权利要求1所述的电子封装件，其特征为，该电子封装件还包括形成于该封装基板的第二侧上的多个导电元件。
7.如权利要求1所述的电子封装件，其特征为，该电子封装件还包括形成于该线路结构上的多个导电元件。
8.如权利要求1所述的电子封装件，其特征为，该电子封装件还包括至少一结合并电性连接至该封装基板的第一侧上的被动元件，其中，该包覆层包覆该被动元件。
9.一种电子封装件的制法，其特征为，该制法包括：
提供一具有相对的第一侧与第二侧的封装基板，且该第一侧上形成有至少一电性连接该封装基板的导电柱；
形成一电子元件堆叠结构于该封装基板的第一侧上，其中，该电子元件堆叠结构包含有结合并电性连接至该封装基板的第一电子元件及结合至该第一电子元件的第二电子元件；
形成包覆层于该封装基板的第一侧上，以令该包覆层包覆该电子元件堆叠结构与该导电柱，且令该导电柱的端面与该第二电子元件外露于该包覆层；以及
形成线路结构于该包覆层上，且令该线路结构电性连接该导电柱与该第二电子元件。
10.如权利要求9所述的电子封装件的制法，其特征为，该第一电子元件以覆晶方式或打线方式电性连接该封装基板。
11.如权利要求9所述的电子封装件的制法，其特征为，该第二电子元件透过结合层设于该第一电子元件上。
12.如权利要求9所述的电子封装件的制法，其特征为，该第二电子元件具有相对的作用面与非作用面，该作用面上形成有多个导电凸块与一绝缘层，且令该绝缘层覆盖该些导电凸块。
13.如权利要求9所述的电子封装件的制法，其特征为，该第二电子元件具有相对的作用面与非作用面，该作用面上形成有多个导电凸块与一绝缘层，且令该导电凸块外露于该绝缘层。
14.如权利要求9所述的电子封装件的制法，其特征为，该第二电子元件具有相对的作用面与非作用面，该作用面上形成有至少一线路重布层，且令该线路重布层外露于该包覆层。
15.如权利要求9所述的电子封装件的制法，其特征为，该制法还包括形成多个导电元件于该封装基板的第二侧上。
16.如权利要求9所述的电子封装件的制法，其特征为，该制法还包括形成多个导电元件于该线路结构上。
17.如权利要求9所述的电子封装件的制法，其特征为，该制法还包括结合至少一被动元件于该封装基板的第一侧上，并令该包覆层包覆该被动元件。
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