CN106711118B - 电子封装件及其制法 - Google Patents

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Abstract

一种电子封装件及其制法，该电子封装件包括：具有导电柱的第一线路结构、设于该第一线路结构上且包含第一电子元件、第二电子元件与导电体的堆迭结构、包覆该堆迭结构与该导电柱的包覆层、以及形成于该包覆层上的第二线路结构。通过该堆迭结构的设计，以整合多种芯片于单一封装件中，且能缩小该电子封装件的尺寸。

Description

电子封装件及其制法
技术领域
本发明有关一种封装技术，特别是指一种半导体封装件及其制法。
背景技术
随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，而为提升电性功能及节省封装空间，遂开发出不同的立体封装技术，例如，扇出式封装堆迭(Fan Out Package on package，简称FO PoP)等，以配合各种芯片上大幅增加的输入/出埠数量，进而将不同功能的积体电路整合于单一封装结构，此种封装方式能发挥系统封装(SiP)异质整合特性，可将不同功用的电子元件，例如：记忆体、中央处理器、绘图处理器、影像应用处理器等，通过堆迭设计达到系统的整合，适合应用于轻薄型各种电子产品。
图1为现有用于PoP的半导体封装件1的剖面示意图。如图1所示，该半导体封装件1包括一具有至少一线路层101的封装基板10，且以覆晶方式结合一半导体元件11于该线路层101上。
具体地，该半导体元件11具有相对的作用面11a与非作用面11b，该作用面11a具有多个电极垫110，以通过多个如焊锡凸块12电性连接该电极垫110与该线路层101，并形成底胶13于该半导体元件11与该线路层101之间，以包覆该些焊锡凸块12。
此外，该半导体元件11形成有一封装胶体15于该封装基板10上，以包覆该底胶13及该半导体元件11，且形成多个导电通孔14于该封装胶体15中，以令该导电通孔14的端面外露于该封装胶体15，从而供后续通过焊球(图略)结合一如中介板或封装基板等的电子装置(图略)。
然而，现有半导体封装件1中，是以该导电通孔14的外露端面作为外接点，故当该外接点的数量增加时，该导电通孔14之间的间距需缩小，此时各该导电通孔14的端面上的焊球之间容易发生桥接(bridge)。
此外，若现有半导体封装件1需要更多功能时，该封装基板10上需以并排(side byside)方式设置更多种类的半导体元件11，此时需增加该封装基板10的设置面积，因而导致该半导体封装件1的尺寸增大。
因此，如何克服现有技术的种种缺点，实为目前各界亟欲解决的技术问题。
发明内容
鉴于上述现有技术的缺点，本发明提供一种电子封装件及其制法，能缩小该电子封装件的尺寸。
本发明的电子封装件，包括：第一线路结构，其具有相对的第一侧与第二侧，且该第一侧上形成有至少一电性连接该第一线路结构的导电柱；堆迭结构，其设于该第一线路结构的第一侧上，其中，该堆迭结构包含有第一电子元件、及结合并电性连接至该第一电子元件的第二电子元件与至少一导电体；包覆层，其形成于该第一线路结构的第一侧上，以令该包覆层包覆该堆迭结构与该导电柱，且令该导电柱的端面外露于该包覆层；以及第二线路结构，其形成于该包覆层上且电性连接该导电柱。
本发明还提供一种电子封装件的制法，包括：提供一堆迭结构与一第一线路结构，其中，该堆迭结构包含有第一电子元件、及结合并电性连接至该第一电子元件的第二电子元件与至少一导电体，而该第一线路结构具有相对的第一侧与第二侧，且该第一侧上形成有至少一电性连接该第一线路结构的导电柱；将该堆迭结构设于该第一线路结构的第一侧上；形成包覆层于该第一线路结构的第一侧上，以令该包覆层包覆该堆迭结构与该导电柱，且令该导电柱的端面外露于该包覆层；以及形成第二线路结构于该包覆层上，且令该第二线路结构电性连接该导电柱。
前述的电子封装件及其制法中，该堆迭结构以其第一电子元件设于该第一线路结构的第一侧上。例如，该导电体的部分表面外露于该包覆层，使该第二线路结构电性连接该导电体；或者，该第二电子元件的部分表面外露于该包覆层，使该第二线路结构接触该第二电子元件。
前述的电子封装件及其制法中，该堆迭结构以其导电体设于该第一线路结构的第一侧上，且该导电体电性连接该第一线路结构。例如，该第一电子元件包覆于该包覆层中；或者，该第一线路结构的第一侧上还形成有至少一导电凸块，以令该导电体结合至该导电凸块上。
前述的电子封装件及其制法中，该导电柱的表面形成有表面处理层。
前述的电子封装件及其制法中，还包括形成多个导电元件于该第一线路结构的第二侧上。
前述的电子封装件及其制法中，还包括形成多个导电元件于该第二线路结构上。
由上可知，本发明的电子封装件及其制法，主要通过该堆迭结构的设计，以利于整合多种芯片于单一封装件中，且能缩小该电子封装件的尺寸。
此外，通过在该堆迭结构的上、下方形成第一与第二线路结构，而无需使用传统的封装基板，故可减少该电子封装件的厚度，并降低生产成本。
另外，通过该第一与第二线路结构的接触垫(即该第一与第二线路重布层的外露表面)作为外接点，可利于控制各该接触垫之间的距离，以符合细间距的需求，且能避免各该导电元件之间发生桥接。
附图说明
图1为现有半导体封装件的剖面示意图；
图2A至图2G为本发明的电子封装件的制法的第一实施例的剖面示意图；其中，图2D’及图2G’为图2D及图2G的其它实施例示意图；以及
图3A至图3F为本发明的电子封装件的制法的第二实施例的剖面示意图；其中，图3B’及图3F’为图3B及图3F的其它实施例示意图。
符号说明
1 半导体封装件 10 封装基板
101,201 线路层 11 半导体元件
11a,21a 作用面 11b,21b 非作用面
110,210 电极垫 12,211 焊锡凸块
13,212 底胶 14 导电通孔
15 封装胶体 2,2’,3,3’ 电子封装件
2a 堆迭结构 20 第一电子元件
20a 基板本体 20b 电性连接垫
200 介电层 202 结合层
21 第二电子元件 22 导电体
23,33 第一线路结构 23a,33a 第一侧
23b,33b 第二侧 230,330 第一绝缘层
231,331 第一线路重布层 24 导电柱
25,25’ 包覆层 26,36 第二线路结构
260,260’ 第二绝缘层 261,261’,361 第二线路重布层
27a 第一导电元件 27b 第二导电元件
270 凸块底下金属层 28 第一绝缘保护层
280 第一开孔 32 焊锡材
3300 开孔 332 导电凸块
34 表面处理层 38 第二绝缘保护层
380 第二开孔 4 电子装置
9 承载板 90 离型层
S 切割路径。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2G为本发明的电子封装件2的制法的第一实施例的剖面示意图。
如图2A及图2B所示，提供一堆迭结构2a，该堆迭结构2a包含一第一电子元件20、结合于该第一电子元件20上的第二电子元件21及多个导电体22，该第二电子元件21与该些导电体22电性连接该第一电子元件20。
在本实施例中，该第一电子元件20为半导体元件，其包含一基板本体20a、至少一介电层200与形成于该介电层200上的线路层201，且该第一电子元件20以其线路层201电性连接该第二电子元件21与该些导电体22。需注意，实际情况中，该基板本体20a的内部具有布线层(图略)，且该布线层设有多个电性连接垫20b，以电性连接该线路层201。有关该第一电子元件20的种类繁多，并不限于上述。
此外，该第二电子元件21为主动元件、被动元件或其二者组合，且该主动元件为例如半导体芯片，而该被动元件为例如电阻、电容及电感。例如，该第二电子元件21为半导体芯片，其具有相对的作用面21a与非作用面21b，该作用面21a具有多个电极垫210，且该电极垫210以覆晶方式通过多个如焊锡凸块211电性连接该线路层201，并形成底胶212于该第二电子元件21与该线路层201之间，以包覆该些焊锡凸块211。
又，该导电体22为如焊球的圆球状、或如铜柱、焊锡凸块等金属材的柱状、或焊线机制作的钉状(stud)，但不限于此。
另外，在制作该堆迭结构2a时，先于该基板本体20a上进行线路重布层(redistribution layer，简称RDL)制造方法以制作该介电层200与该线路层201，再于该线路层201上制作该些导电体22，最后以覆晶方式结合该第二电子元件21至该线路层201上。
如图2B所示，还提供一设于承载板9上的第一线路结构23，该第一线路结构23具有相对的第一侧23a与第二侧23b，该第一侧23a上形成有多个导电柱24，且该第二侧23b结合至该承载板9上。
在本实施例中，该第一线路结构23包括至少一第一绝缘层230与设于该第一绝缘层230内的至少一第一线路重布层(RDL)231。
此外，形成该第一线路重布层231的材质为铜，且形成该第一绝缘层230的材质为如聚对二唑苯(Polybenzoxazole，简称PBO)的介电材。
又，该导电柱24设于该第一线路重布层231上以电性连接该第一线路重布层231，且形成该导电柱24的材质为如铜的金属材或焊锡材。
另外，该承载板9为如玻璃的半导体材质的圆形板体，其上以涂布方式形成有一离型层90，以供该第一绝缘层230设于该离型层90上。
如图2C所示，将该堆迭结构2a设于该第一线路结构23的第一侧23a上。
在本实施例中，该堆迭结构2a以其第一电子元件20设于该第一线路结构23的第一侧23a上。具体地，该第一电子元件20以该基板本体20a通过一结合层202粘固于该第一绝缘层230上。例如，先于该基板本体20a下侧形成该结合层202(如图2B所示)，再将该基板本体20a粘固于该第一绝缘层230上。应可理解地，也可先于该第一绝缘层230上形成该结合层202，再将该基板本体20a粘固于该结合层202上。
如图2D所示，形成一包覆层25于该第一线路结构23的第一侧23a上，以令该包覆层25包覆该堆迭结构2a与该些导电柱24，再通过整平制造方法，令该导电柱24的端面外露于该包覆层25。
在本实施例中，该包覆层25为绝缘材，如环氧树脂的封装胶体，其可用压合(lamination)或模压(molding)的方式形成于该第一线路结构23的第一侧23a上。
此外，通过整平制造方法后，该导电体22的部分表面外露于该包覆层25。或者，如图2D’所示，该第二电子元件21的部分表面(即该非作用面21b)也一并外露于该包覆层25’。
又，该整平制造方法通过研磨方式，移除该导电柱24的部分材质与该包覆层25的部分材质(必要时，移除该导电体22的部分材质，如图2D’所示)。
如图2E所示，接续图2D的制造方法，形成一第二线路结构26于该包覆层25上，且该第二线路结构26电性连接该些导电柱24与该些导电体22。
在本实施例中，该第二线路结构26包括多个第二绝缘层260、及设于该第二绝缘层260内的多个第二线路重布层261，且最外层的第二绝缘层260’可作为防焊层，以令最外层的第二线路重布层261’外露于该防焊层。或者，该第二线路结构26也可仅包括单一第二绝缘层260及单一第二线路重布层261。
此外，形成该第二线路重布层261,261’的材质为铜，且形成该第二绝缘层260,260’的材质为如聚对二唑苯(PBO)的介电材。
又，形成多个如焊球的第二导电元件27b于最外层的第二线路重布层261’上。
另外，也可形成一凸块底下金属层(Under Bump Metallurgy，简称UBM)270于最外层的第二线路重布层261’上，以利于结合该第二导电元件27b。
如图2F所示，移除该承载板9及其上的离型层90。接着，形成一第一绝缘保护层28于该第一线路结构23的第二侧23b上的第一绝缘层230上，并外露出该第一线路重布层231。
在本实施例中，该第一绝缘保护层28为防焊层，且形成多个第一开孔280于该第一绝缘保护层28与该第一绝缘层230上，以令该第一线路重布层231外露于该些第一开孔280。
如图2G所示，沿如图2F所示的切割路径S进行切单制造方法，以完成本发明的电子封装件2，并可形成多个如焊球的第一导电元件27a于该第一线路结构23的第二侧23b上，从而供后续接置如封装结构或其它结构(如电路板或中介板)的电子装置4。
在本实施例中，该些第一导电元件27a设于该第一线路重布层231上以电性连接该第一线路重布层231。
此外，若接续图2D’的制造方法，将得到如图2G’所示的电子封装件2’，其中，该第二线路结构26(第二绝缘层260或第二线路重布层261)接触该第二电子元件21的非作用面21b。
因此，本发明的制法通过将多个芯片(即第一与第二电子元件20,21)进行堆迭，以制成该堆迭结构2a，使该电子封装件2,2’内具有多种功能的芯片，故相比于现有技术，本发明的电子封装件2,2’不仅可提供更多功能，且可缩小该电子封装件2,2’的尺寸。
此外，该堆迭结构2a的上、下侧均形成有线路结构(即该第一与第二线路结构23,26)，因而无需使用现有封装基板，故可减少该电子封装件2,2’的厚度，并降低生产成本(即免用现有封装基板)。
另外，通过该第一与第二线路结构23,26的接触垫(即外露于该第一绝缘保护层28与第二绝缘层260’的第一与第二线路重布层231,261’)作为外接点，可利于控制各该接触垫之间的距离，以符合细间距的需求，且能避免各该第一导电元件27a之间或各该第二导电元件27b之间发生桥接。
图3A至图3F为本发明的电子封装件3的制法的第二实施例的剖面示意图。本实施例与第一实施例的差异在于堆迭结构2a的设置方式，故相同处不再赘述。
如图3A及图3B所示，将该堆迭结构2a以其导电体22设于该第一线路结构33的第一侧33a上。
在本实施例中，该第一线路结构33包括至少一第一绝缘层330与至少一第一线路重布层331，且该些导电体22电性连接该第一线路重布层331。具体地，该些导电体22通过焊锡材32结合至该第一线路重布层331上。
此外，在另一实施例中，如图3B’所示，该第一线路结构33的第一侧33a上还形成有多个导电凸块332，以供该导电体22对位结合至该导电凸块332上。
又，该导电柱24的表面可形成有一表面处理层34，如图3B’所示，其中，形成该表面处理层34的材质为镍、钯、金材、(Ni/Pd/Au)的合金、或有机可焊保护材(OrganicSolderability Preservatives，简称OSP)。具体地，本实施例以有机可焊保护材(OSP)制作该表面处理层34。
如图3C所示，接续图3B的制造方法，形成一包覆层25于该第一线路结构33的第一侧33a上，以令该包覆层25包覆该堆迭结构2a与该些导电柱24，再通过薄化该包覆层25的制造方法，令该导电柱24的端面外露于该包覆层25，但该第一电子元件20包覆于该包覆层25中而未外露于该包覆层25的表面。
如图3D所示，形成一第二线路结构36于该包覆层25上，且该第二线路结构36电性连接该些导电柱24。
在本实施例中，该第二线路结构36包括一第二线路重布层361，且该第二线路结构36还具有一外露出该第二线路重布层361的第二绝缘保护层38。例如，该第二绝缘保护层38为防焊层，且该第二绝缘保护层38形成有多个第二开孔380以外露该第二线路重布层361。
如图3E所示，先移除该承载板9及其上的离型层90，再形成多个如焊球的第一导电元件27a于该第一线路结构33的第二侧33b上。
在本实施例中，该些第一导电元件27a设于该第一线路重布层331上以电性连接该第一线路重布层331。具体地，形成多个开孔3300于该第一绝缘层330上，以令该第一线路重布层231外露于该些开孔3300，以供该些第一导电元件27a设于外露出该开孔3300中的第一线路重布层331上。
如图3F所示，沿如图3E所示的切割路径S进行切单制造方法，以完成本发明的电子封装件3，且形成多个如焊球的第二导电元件27b于该第二线路重布层361上，以供后续接置如封装结构或其它结构(如电路板或中介板)的电子装置4。
此外，若接续图3B’的制造方法，将得到如图3F’所示的电子封装件3’。
因此，本发明的制法通过先将多个芯片进行堆迭，以制成该堆迭结构2a，使该电子封装件3,3’内具有多种功能的芯片，故相比于现有技术，本发明的电子封装件3,3’不仅可提供更多功能，且可缩小该电子封装件3,3’的尺寸。
此外，通过在该堆迭结构2a的上、下方形成线路结构(即该第一与第二线路结构33,36)，而无需使用传统的封装基板，故可减少该电子封装件3,3’的厚度，并降低生产成本。
另外，通过该第一与第二线路结构33,36的接触垫(即该第一与第二线路重布层331,361的外露表面)作为外接点，可利于控制各该接触垫之间的距离，以符合细间距(finepitch)的需求，且能避免各该第一导电元件27a之间或各该第二导电元件27b之间发生桥接。
本发明还提供一种电子封装件2,2’,3,3’，其包括：一第一线路结构23,33、一堆迭结构2a、一包覆层25,25’以及一第二线路结构26,36。
所述的第一线路结构23,33具有相对的第一侧23a,33a与第二侧23b,33b，该第一侧23a,33a上形成有多个导电柱24，且该导电柱24电性连接该第一线路结构23,33。
所述的堆迭结构2a设于该第一线路结构23,33的第一侧23a,33a上，且该堆迭结构2a包含一第一电子元件20、结合于该第一电子元件20上的第二电子元件21及多个导电体22，且该第二电子元件21与该些导电体22电性连接该第一电子元件20。
所述的包覆层25,25’形成于该第一线路结构23的第一侧23a上，以令该包覆层25,25’包覆该堆迭结构2a与该些导电柱24，且令该导电柱24的端面外露于该包覆层25,25’。
所述的第二线路结构26,36形成于该包覆层25,25’上，且该第二线路结构26,36电性连接该导电柱24。
在一电子封装件2,2’的实施例中，该堆迭结构2a以其第一电子元件20设于该第一线路结构23的第一侧23a上。在其中一实施例中，该导电体22的部分表面外露于该包覆层25,25’，使该第二线路结构26电性连接该导电体22。在另一实施例中，该第二电子元件21的部分表面外露于该包覆层25’，使该第二线路结构26接触该第二电子元件21。
在一电子封装件3,3’的实施例中，该堆迭结构2a以其第二电子元件21与该导电体22设于该第一线路结构33的第一侧33a上，且该第一电子元件20未外露于该包覆层25的表面。在其中一实施例中，该第一线路结构33的第一侧33a上还形成有多个导电凸块332，以令该导电体22结合至该导电凸块332上。
在一实施例中，该导电柱24的表面形成有表面处理层34。
在一实施例中，该电子封装件2,3,3’还包括多个导电元件27a，形成于该第一线路结构23,33的第二侧23b,33b上。
在一实施例中，该电子封装件2,2’,3还包括多个导电元件27b，形成于该第二线路结构26,36上。
综上所述，本发明的电子封装件及其制法，通过该堆迭结构的设计，以整合多种芯片于单一封装件中，不仅使封装件的尺寸较小，且能增加外接点的数量，并当应用于细间距产品时，可避免各该导电元件之间发生桥接。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (20)

1.一种电子封装件，其特征为，该电子封装件包括：
第一线路结构，其具有相对的第一侧与第二侧，且该第一侧上形成有多个电性连接该第一线路结构的导电柱；
堆迭结构，其设于该第一线路结构的第一侧上，其中，该堆迭结构包含有第一电子元件、结合并电性连接至该第一电子元件的第二电子元件、与至少一导电体；
包覆层，其形成于该第一线路结构的第一侧上，以令该包覆层包覆该堆迭结构与该导电柱，且令该导电柱的端面外露于该包覆层；以及
第二线路结构，其形成于该包覆层上且电性连接该导电柱；
其中，该堆迭结构的该导电体位于该导电柱与该第二电子元件之间以直接结合并电性连接至该第一电子元件，且该堆迭结构的该第一电子元件、该第二电子元件与该导电体皆位于该第一线路结构与该第二线路结构之间、以及该多个电性连接该第一线路结构与该第二线路结构的导电柱之间。
2.如权利要求1所述的电子封装件，其特征为，该堆迭结构以其第一电子元件设于该第一线路结构的第一侧上。
3.如权利要求2所述的电子封装件，其特征为，该导电体的部分表面外露于该包覆层，使该第二线路结构电性连接该导电体。
4.如权利要求2项所述的电子封装件，其特征为，该第二电子元件的部分表面外露于该包覆层，使该第二线路结构接触该第二电子元件。
5.如权利要求1所述的电子封装件，其特征为，该堆迭结构以其导电体设于该第一线路结构的第一侧上，且该导电体电性连接该第一线路结构。
6.如权利要求5所述的电子封装件，其特征为，该第一电子元件包覆于该包覆层中。
7.如权利要求5所述的电子封装件，其特征为，该第一线路结构的第一侧上还形成有至少一导电凸块，以令该导电体结合至该导电凸块上。
8.如权利要求1所述的电子封装件，其特征为，该导电柱的表面形成有表面处理层。
9.如权利要求1所述的电子封装件，其特征为，该电子封装件还包括多个导电元件，其形成于该第一线路结构的第二侧上。
10.如权利要求1所述的电子封装件，其特征为，该电子封装件还包括多个导电元件，其形成于该第二线路结构上。
11.一种电子封装件的制法，其特征为，该制法包括：
提供一堆迭结构与一第一线路结构，其中，该堆迭结构包含有第一电子元件、及结合并电性连接至该第一电子元件的第二电子元件与至少一导电体，而该第一线路结构具有相对的第一侧与第二侧，且该第一侧上形成有至少一电性连接该第一线路结构的导电柱；
将该堆迭结构设于该第一线路结构的第一侧上；
形成包覆层于该第一线路结构的第一侧上，以令该包覆层包覆该堆迭结构与该导电柱，且令该导电柱的端面外露于该包覆层；以及
形成第二线路结构于该包覆层上，且令该第二线路结构电性连接该导电柱。
12.如权利要求11所述的电子封装件的制法，其特征为，该堆迭结构以其第一电子元件设于该第一线路结构的第一侧上。
13.如权利要求12所述的电子封装件的制法，其特征为，该导电体的部分表面外露于该包覆层，使该第二线路结构电性连接该导电体。
14.如权利要求12所述的电子封装件的制法，其特征为，该第二电子元件的部分表面外露于该包覆层，使该第二线路结构接触该第二电子元件。
15.如权利要求11所述的电子封装件的制法，其特征为，该堆迭结构以其导电体设于该第一线路结构的第一侧上，且该导电体电性连接该第一线路结构。
16.如权利要求15所述的电子封装件的制法，其特征为，该第一电子元件包覆于该包覆层中。
17.如权利要求15所述的电子封装件的制法，其特征为，该第一线路结构的第一侧上还形成有至少一导电凸块，以令该导电体结合至该导电凸块上。
18.如权利要求11所述的电子封装件的制法，其特征为，该导电柱的表面形成有表面处理层。
19.如权利要求11所述的电子封装件的制法，其特征为，该制法还包括形成多个导电元件于该第一线路结构的第二侧上。
20.如权利要求11所述的电子封装件的制法，其特征为，该制法还包括形成多个导电元件于该第二线路结构上。
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