CN109037179B - 电子封装件及其制法 - Google Patents

电子封装件及其制法 Download PDF

Info

Publication number
CN109037179B
CN109037179B CN201710425415.7A CN201710425415A CN109037179B CN 109037179 B CN109037179 B CN 109037179B CN 201710425415 A CN201710425415 A CN 201710425415A CN 109037179 B CN109037179 B CN 109037179B
Authority
CN
China
Prior art keywords
layer
circuit
circuit structure
conductive
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710425415.7A
Other languages
English (en)
Other versions
CN109037179A (zh
Inventor
游进暐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Priority to CN201710425415.7A priority Critical patent/CN109037179B/zh
Publication of CN109037179A publication Critical patent/CN109037179A/zh
Application granted granted Critical
Publication of CN109037179B publication Critical patent/CN109037179B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种电子封装件及其制法，包括提供一嵌埋有电子元件的包覆层，其上形成有一具有线路重布层的第一线路结构，再将具有线路层的第二线路结构通过导电元件对接该第一线路结构，以通过混用晶圆级线路制程与基板级线路制程分别制作该线路重布层与该线路层，而降低制作成本。

Description

电子封装件及其制法
技术领域
本发明有关一种半导体结构，尤指一种封装结构及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足电子封装件微型化(miniaturization)的封装需求，发展出芯片尺寸封装件(Chip ScalePackage，简称CSP)的技术，其特征在于此种封装件的尺寸仅较芯片尺寸略大。
图1A至图1E为现有芯片尺寸封装件的制法的剖面示意图。
如图1A所示，形成一热化离形胶层(thermal release tape)100于一承载件10上。接着，置放多个半导体元件11于该热化离形胶层100上，其中，该半导体元件11具有相对的作用面11a与非作用面11b，且该作用面11a具有多个电极垫110，并使该作用面11a黏着于该热化离形胶层100上。
如图1B所示，形成一封装胶体14于该热化离形胶层100上，以包覆该些半导体元件11。
如图1C所示，烘烤该封装胶体14，同时硬化该热化离形胶层100，并移除该热化离形胶层100与该承载件10，以外露出该半导体元件11的作用面11a。
如图1D所示，形成一线路结构16于该封装胶体14与该半导体元件11的作用面11a上，且令该线路结构16的线路重布层160电性连接该电极垫110。接着，形成一防焊层18于该线路结构16上，且该防焊层18外露该线路重布层160的部分表面，以结合焊球19。
如图1E所示，沿如图1D所示的切割路径L进行切单制程，以获取多个个芯片尺寸封装件1，且于后续作业中，该芯片尺寸封装件1可通过其焊球19直接接置于一电路板(图略)或一主机板(图略)上。
惟，现有芯片尺寸封装件1的制法中，该线路结构16一般以晶圆级线路制程制作该线路重布层160，其精密度极高，致使制作困难。
此外，因应目前电子产品的电性需求，需使用多层(一般为三至四层)的线路重布层160，以将该半导体元件11的接点(该电极垫110)延伸拉至该芯片尺寸封装件1的外表面，但每一线路重布层160的制作皆有良率损失的风险，导致该芯片尺寸封装件1存在生产成本居高不下的问题。
因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的缺失，本发明提供一种电子封装件及其制法，以降低制作成本。
本发明的电子封装件，包括：包覆层，其具有相对的第一表面与第二表面；电子元件，其嵌埋于该包覆层中；第一线路结构，其形成于该包覆层的第一表面上并包含有电性连接该电子元件的线路重布层；以及第二线路结构，其包含有线路层并通过导电元件堆叠于该第一线路结构上，且令该导电元件电性连接该线路层与该线路重布层。
本发明还提供一种电子封装件的制法，包括：提供一嵌埋有电子元件的包覆层及一包含有线路层的第二线路结构，其中，该包覆层具有相对的第一表面与第二表面；于该包覆层的第一表面上形成第一线路结构，其中，该第一线路结构包含有电性连接该电子元件的线路重布层；以及将该包含有线路层的第二线路结构通过导电元件堆叠于该第一线路结构上，并令该导电元件电性连接该线路层与该线路重布层。
前述的电子封装件及其制法中，该第一线路结构的线路重布层的线宽小于或等于5微米。
前述的电子封装件及其制法中，该第一线路结构的线路重布层的线距小于或等于5微米。
前述的电子封装件及其制法中，该第二线路结构的线路层的线宽大于5微米。
前述的电子封装件及其制法中，该第二线路结构的线路层的线距大于5微米。
前述的电子封装件及其制法中，该导电元件为凸块或柱体。
前述的电子封装件及其制法中，该导电元件为异方性导电膜。
前述的电子封装件及其制法中，还包括形成导电柱于该包覆层中，且令该导电柱电性连接该第一线路结构的线路重布层。进一步地，还包括形成布线层于该包覆层的第二表面上，且令该导电柱电性连接该布线层。
前述的电子封装件及其制法中，还包括于该第二线路结构上形成多个导电凸块。
前述的电子封装件及其制法中，该电子元件具有相对的作用面与非作用面，该作用面具有多个电极垫并覆盖一绝缘层，且于该电极垫上结合有导电体，以供该电子元件透过该导电体电性连接该线路重布层。
前述的电子封装件及其制法中，形成封装层于该第一与第二线路结构之间以包覆该导电元件。
由上可知，本发明的电子封装件及其制法，主要通过将原晶圆级的部分线路重布层改成以基板制程制作该线路层，故相比于现有技术，本发明的制法可降低制程成本，且可提升该线路层的制作良率。
此外，于将该第二线路结构堆叠于该第一线路结构上之前，可先检测该电子元件或该线路重布层的电性是否正常，以及检测该线路层的电性是否正常后，待确定电性正常后，再将该第一与第二线路结构对接，故相比于现有技术，本发明可提升终端产品的良率。
附图说明
图1A至图1E为现有芯片尺寸封装件的制法的剖面示意图；
图2A至图2G为本发明的电子封装件的制法的剖面示意图；
图2E’为图2E的另一实施例；
图2G’及图2G”为本发明的电子封装件的其它不同实施例的剖面示意图；
图2H为本发明的电子封装件的另一实施例的剖面示意图；以及
图3A至图3B为对应图2D的第二线路结构的制程的剖面示意图。
符号说明：
1 芯片尺寸封装件
10 承载件
100 热化离形胶层
11 半导体元件
11a,21a 作用面
11b,21b 非作用面
110,210 电极垫
14 封装胶体
16 线路结构
160,201 线路重布层
18 防焊层
19 焊球
2,2’,2” 电子封装件
20 第一线路结构
200 第一绝缘层
21 电子元件
211 绝缘层
211a 上表面
212 导电体
212a 顶面
214 结合层
22 封装层
23 导电柱
23a 端面
24 绝缘保护层
25 包覆层
25a 第一表面
25b 第二表面
26 第二线路结构
26a 第一侧
26b 第二侧
260 第二绝缘层
261 线路层
27,37 导电元件
28 布线层
29 导电凸块
8 支撑板
80,90 离型层
9 承载板
L,S 切割路径。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A至图2G为本发明的电子封装件的制法的剖面示意图。
如图2A所示，于一承载板9上形成多个导电柱23，且设置至少一电子元件21于该承载板9上。
于本实施例中，该承载板9为如玻璃的半导体材质的圆形板体，其上以涂布方式形成有一离型层90，以供结合该导电柱23与该电子元件21。
此外，形成该导电柱23的材质为如铜的金属材或焊锡材。
又，该电子元件21为主动元件、被动元件或其二者组合，且该主动元件为例如半导体芯片，而该被动元件为例如电阻、电容及电感。于本实施例中，该电子元件21为半导体芯片，其具有相对的作用面21a与非作用面21b，该电子元件21以其非作用面21b通过一结合层214黏固于该离型层90上，而该作用面21a具有多个电极垫210与一绝缘层211，且于各该电极垫210上结合并电性连接有导电体212，使该绝缘层211覆盖该些电极垫210与该些导电体212。或者，亦可令该导电体212外露出该绝缘层211。
另外，该导电体212为如焊球的圆球状、或如铜柱、焊锡凸块等金属材的柱状、或焊线机制作的钉状(stud)，但不限于此。
如图2B所示，形成一包覆层25于该承载件9上，以令该包覆层25包覆该电子元件21与该些导电柱23，且该绝缘层211的上表面211a、该导电柱23的端面23a与该导电体212的顶面212a外露出该包覆层25。
于本实施例中，该包覆层25为绝缘材，如环氧树脂的封装胶体，其可用压合(lamination)或模压(molding)的方式形成于该承载件9上。
此外，该包覆层25具有相对的第一表面25a与第二表面25b，该包覆层25以其第二表面25b结合该承载件9的离型层90，且利用整平制程，令该包覆层25的第一表面25a齐平该绝缘层211的上表面211a、该导电柱23的端面23a与该导电体212的顶面212a，使该绝缘层211的上表面211a、该导电柱23的端面23a与该导电体212的顶面212a外露出该包覆层25的第一表面25a。
又，该整平制程通过研磨方式，移除该导电柱23的部分材质与该绝缘层211的部分材质(依需求，可移除该导电体212的部分材质)与该包覆层25的部分材质。应可理解地，若该导电体212已外露出该绝缘层211，则移除该包覆层25的部分材质，即可令该些导电体212外露出该包覆层25(但仍可依需求，移除该绝缘层211的部分材质与该导电体212的部分材质)。
如图2C所示，形成一第一线路结构20于该包覆层25的第一表面25a上，且该第一线路结构20电性连接该些导电柱23与该导电体212。
于本实施例中，该第一线路结构20以晶圆级线路制程制作，其包括至少一第一绝缘层200与至少一设于该第一绝缘层200上的线路重布层(redistribution layer，简称RDL)201，且该线路重布层201的线宽小于或等于5微米(≦5μm)，其线距亦小于或等于5微米(≦5μm)。
再者，形成该线路重布层201的材质为铜，且形成该第一绝缘层200的材质为如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)等的介电材。
如图2D所示，提供一设有多个导电元件27的第二线路结构26。
于本实施例中，该第二线路结构26具有相对的第一侧26a与第二侧26b，其包括多个第二绝缘层260、及多个设于该第二绝缘层260上的线路层261，且该导电元件27结合于该第一侧26a的线路层261上。或者，该第二线路结构26亦可仅包括单一第二绝缘层260及单一线路层261。
此外，形成该线路层261的材质为铜，且形成该第二绝缘层260的材质为如聚对二唑苯(PBO)、聚酰亚胺(PI)、预浸材(PP)等的介电材。
又，该第二线路结构26的制程以载板厂的无核心基板(coreless substrate)的制作方式为主，如图3A至图3B所示的基板级线路制程，使该线路层261的线宽大于5微米(>5μm)，其线距亦大于5微米(>5μm)，最佳的线宽/线距为10μm/10μm，亦即该线路层261的线宽/线距不同于该线路重布层201的线宽/线距。
具体地，如图3A所示，先于一支撑板8的离型层80上形成一线路层261与一第二绝缘层260；接着，如图3B所示，形成另一线路层261与另一第二绝缘层260，再形成该些导电元件27于最外侧的线路层261上。应知道，基板级线路制程的制作成本远低于晶圆级线路制程的制作成本。
另外，该导电元件27为凸块或柱状，如焊料、金属材(铜材)或两者组合。
如图2E所示，将该第二线路结构26通过该导电元件27堆叠于该第一线路结构20上，再移除该支撑板8、承载板9及其上的离型层80,90，以外露该包覆层25的第二表面25b与该第二线路结构26的第二侧26b。
于本实施例中，该导电元件27对接于该线路重布层201上，以电性连接该线路重布层201与线路层261。
再者，可依需求移除该结合层214，以外露出该电子元件21的非作用面21b。
又，如图2E’所示，可依需求形成如底胶的封装层22于该第二线路结构26与该第一线路结构20之间以包覆该些导电元件27。
如图2F所示，接续图2E的制程，可依需求形成一布线层28于该包覆层25的第二表面25b(或结合层214)上，且该布线层28电性连接该些导电柱23；或者，形成多个如焊球的导电凸块29于该第二线路结构26的第二侧26b的线路层261上，以供后续接置如封装结构或其它结构(如另一封装件或芯片)的电子装置(图略)。
如图2G所示，沿图2F所示的切割路径S进行切单制程，以形成电子封装件2。
于一实施例中，如图2G’所示的电子封装件2’，于图2A所示的制程中，可省略制作该些导电柱23，且于图2F所示的制程中，可省略制作该布线层28。
于其它实施例中，如图2G”所示的电子封装件2”，该导电元件37为异方性导电膜(Anisotropic Conductive Film，简称ACF)，以供该第二线路结构26以黏贴方式堆叠及电性连接于该第一线路结构20上。
于另一实施例中，如图2H所示，该包覆层25的第二表面25b及/或该第二线路结构26的第二侧26b上可依需求于上述任一适当步骤中形成如防焊层的绝缘保护层24，且外露出该布线层28的部分表面或该第二线路结构26的第二侧26b的部分线路层261，以形成多个如焊球的导电凸块29。
因此，本发明的制法通过将原晶圆级的部分线路重布层改成以无核心基板(coreless substrate)制程制作该线路层261，故相比于现有技术，本发明的制法可大幅降低制作成本，且可提升该线路层261的制作良率。
此外，可于图2E所示的堆叠制程前，预先检测该电子元件21、导电柱23或该第一线路结构20的线路重布层201的电性是否正常(known good PKG)，以及检测该第二线路结构26的线路层261(或导电元件27)的电性是否正常(known good substrate)后，待确定电性正常后，再将该第一线路结构20与该第二线路结构26对接，故相比于现有技术，本发明的制法可大幅提升终端产品的良率。
本发明还提供一种电子封装件2,2’,2”，其包括：一包覆层25、一电子元件21、一第一线路结构20、以及一具有线路层261的第二线路结构26。
所述的包覆层25具有相对的第一表面25a与第二表面25b。
所述的电子元件21嵌埋于该包覆层25中。
所述的第一线路结构20形成于该包覆层25的第一表面25a上并具有一电性连接该电子元件21的线路重布层201。
所述的第二线路结构26具有线路层261并通过导电元件27,37堆叠于该第一线路结构20上，且令该导电元件27电性连接该线路层261与该线路重布层201。
于一实施例中，该第一线路结构20的线路重布层201的线宽小于或等于5微米。
于一实施例中，该第一线路结构20的线路重布层201的线距小于或等于5微米。
于一实施例中，该第二线路结构26的线路层261的线宽大于5微米。
于一实施例中，该第二线路结构26的线路层261的线距大于5微米。
于一实施例中，该导电元件27为凸块或柱体。
于一实施例中，该导电元件37为异方性导电膜。
于一实施例中，所述的电子封装件2还包括多个导电柱23，其嵌埋于该包覆层25中，且该导电柱23电性连接该第一线路结构20的线路重布层201。进一步，该电子封装件2可包括至少一布线层28，其形成于该包覆层25的第二表面25b上，且该导电柱23电性连接该布线层28。
于一实施例中，所述的电子封装件2还包括封装层22，其形成于该第二线路结构26与该第一线路结构20之间以包覆该些导电元件27。
综上所述，本发明的电子封装件及其制法，其通过混用晶圆级线路制程与基板级线路制程分别制作该线路重布层与该线路层，故本发明的制法可大幅降低制作成本，且可提升该线路层的制作良率。
再者，可先检测该电子元件或该线路重布层的电性是否正常，以及检测该第二线路结构的线路层(或导电元件)的电性是否正常后，再对接该第一与第二线路结构，故本发明的制法可大幅提升终端产品的良率。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何所属领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (20)

1.一种电子封装件，其特征在于，该电子封装件包括：
包覆层，其具有相对的第一表面与第二表面；
电子元件，其嵌埋于该包覆层中并具有相对的作用面与非作用面；
绝缘层，只形成于该电子元件的作用面上并嵌埋于该包覆层中，而与该包覆层的第一表面齐平；
第一线路结构，其形成于该包覆层的第一表面上并包含有电性连接该电子元件的线路重布层；以及
第二线路结构，其设置于该包覆层的第一表面上方并包含有线路层，并通过导电元件堆叠于该第一线路结构上，且令该导电元件电性连接该线路层与该线路重布层，
其中，该第二线路结构的侧面齐平于该第一线路结构的侧面。
2.根据权利要求1所述的电子封装件，其特征在于，该第一线路结构的线路重布层的线宽及/或线距小于或等于5微米。
3.根据权利要求1所述的电子封装件，其特征在于，该第二线路结构的线路层的线宽及/或线距大于5微米。
4.根据权利要求3所述的电子封装件，其特征在于，该第二线路结构的线路层的线宽及/或线距为10微米。
5.根据权利要求1所述的电子封装件，其特征在于，该导电元件为异方性导电膜、凸块或柱体。
6.根据权利要求1所述的电子封装件，其特征在于，该电子封装件还包括嵌埋于该包覆层中且电性连接该线路重布层的多个导电柱。
7.根据权利要求6所述的电子封装件，其特征在于，该电子封装件还包括形成于该包覆层的第二表面上且电性连接该导电柱的布线层。
8.根据权利要求1所述的电子封装件，其特征在于，该电子封装件还包括形成于该第二线路结构上的多个导电凸块。
9.根据权利要求1所述的电子封装件，其特征在于，该作用面具有多个电极垫，且于该电极垫上结合有导电体，以供该电子元件透过该导电体电性连接该线路重布层。
10.根据权利要求1所述的电子封装件，其特征在于，该电子封装件还包括封装层，其形成于该第一与第二线路结构之间以包覆该导电元件。
11.一种电子封装件的制法，其特征在于，该制法包括：
提供一嵌埋有电子元件与绝缘层的包覆层及一包含有线路层的第二线路结构，其中，该包覆层具有相对的第一表面与第二表面，该电子元件具有相对的作用面与非作用面，且该绝缘层只形成于该电子元件的作用面上而与该包覆层的第一表面齐平；
于该包覆层的第一表面上形成第一线路结构，其中，该第一线路结构包含有电性连接该电子元件的线路重布层；以及
于该包覆层的第一表面上方设置该第二线路结构，且将该第二线路结构通过导电元件堆叠于该第一线路结构上，并使该导电元件电性连接该线路层与该线路重布层，
其中，该第二线路结构的侧面齐平于该第一线路结构的侧面。
12.根据权利要求11所述的电子封装件的制法，其特征在于，该第一线路结构的线路重布层的线宽及/或线距小于或等于5微米。
13.根据权利要求11所述的电子封装件的制法，其特征在于，该第二线路结构的线路层的线宽及/或线距大于5微米。
14.根据权利要求13所述的电子封装件的制法，其特征在于，该第二线路结构的线路层的线宽及/或线距为10微米。
15.根据权利要求11所述的电子封装件的制法，其特征在于，该导电元件为异方性导电膜、凸块或柱体。
16.根据权利要求11所述的电子封装件的制法，其特征在于，该制法还包括形成多个导电柱于该包覆层中，且令该导电柱电性连接该第一线路结构的线路重布层。
17.根据权利要求16所述的电子封装件的制法，其特征在于，该制法还包括于该包覆层的第二表面上形成电性连接该导电柱的布线层。
18.根据权利要求11所述的电子封装件的制法，其特征在于，该制法还包括于该第二线路结构上形成多个导电凸块。
19.根据权利要求11所述的电子封装件的制法，其特征在于，该作用面具有多个电极垫，且于该电极垫上结合有导电体，以供该电子元件透过该导电体电性连接该线路重布层。
20.根据权利要求11所述的电子封装件的制法，其特征在于，该制法还包括形成封装层于该第一与第二线路结构之间以包覆该导电元件。
CN201710425415.7A 2017-06-08 2017-06-08 电子封装件及其制法 Active CN109037179B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710425415.7A CN109037179B (zh) 2017-06-08 2017-06-08 电子封装件及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710425415.7A CN109037179B (zh) 2017-06-08 2017-06-08 电子封装件及其制法

Publications (2)

Publication Number Publication Date
CN109037179A CN109037179A (zh) 2018-12-18
CN109037179B true CN109037179B (zh) 2021-07-06

Family

ID=64629093

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710425415.7A Active CN109037179B (zh) 2017-06-08 2017-06-08 电子封装件及其制法

Country Status (1)

Country Link
CN (1) CN109037179B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111048232B (zh) * 2019-12-16 2021-07-27 业成科技（成都）有限公司 焊接型异方性导电膜接合结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105514052A (zh) * 2014-09-10 2016-04-20 矽品精密工业股份有限公司 半导体封装件及其制法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI476888B (zh) * 2011-10-31 2015-03-11 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
TW201405758A (zh) * 2012-07-19 2014-02-01 矽品精密工業股份有限公司 具有防電磁波干擾之半導體元件
KR101419597B1 (ko) * 2012-11-06 2014-07-14 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
CN103904057B (zh) * 2014-04-02 2016-06-01 华进半导体封装先导技术研发中心有限公司 PoP封装结构及制造工艺
TWI569390B (zh) * 2015-11-16 2017-02-01 矽品精密工業股份有限公司 電子封裝件及其製法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105514052A (zh) * 2014-09-10 2016-04-20 矽品精密工业股份有限公司 半导体封装件及其制法

Also Published As

Publication number Publication date
CN109037179A (zh) 2018-12-18

Similar Documents

Publication Publication Date Title
TWI643307B (zh) 電子封裝件及其製法
CN112117248B (zh) 电子封装件及其制法
CN111952274B (zh) 电子封装件及其制法
TWI684260B (zh) 電子封裝件及其製法
US20190043819A1 (en) Electronic package having redistribution structure
CN105990270B (zh) 电子封装件及其制法
CN109755202B (zh) 电子封装件及其制法
CN108962840B (zh) 电子封装件及其制法
TWI728936B (zh) 電子封裝件及其製法
CN107403785B (zh) 电子封装件及其制法
CN111987048A (zh) 电子封装件及其制法
CN110797293A (zh) 封装堆叠结构及其制法暨封装结构
CN114121869A (zh) 电子封装件及其制法
CN111883506A (zh) 电子封装件及其承载基板与制法
CN109087896B (zh) 电子封装件及其制法
CN115700906A (zh) 电子封装件及其制法
TWI647798B (zh) 電子封裝件及其製法
CN107887363B (zh) 电子封装件及其制法
TWI712149B (zh) 電子封裝件及其製法
TWI689067B (zh) 電子封裝件及其製法
CN114203686A (zh) 电子封装件及其制法
CN109037179B (zh) 电子封装件及其制法
CN117316884A (zh) 电子封装件及其制法
CN111883505A (zh) 电子封装件及其承载基板与制法
CN111490025B (zh) 电子封装件及其封装基板与制法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant